KR20030077927A - 반도체 집적 회로 - Google Patents

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KR20030077927A
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Abstract

본 발명은 클록 신호에 동기하여 입력 신호를 확실하게 수신하여, 시스템의 전송 속도를 높이는 것을 과제로 한다.
가변 지연 회로는 제1 입력 신호를 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력한다. 판정 회로는 제1 지연 신호와 클록 신호의 위상차에 따라 증가 신호 또는 감소 신호를 출력한다. 지연 조정 회로는 가변 지연 회로를 조정하는 지연 조정 신호를 증가 신호 또는 감소 신호에 따라 생성한다. 따라서, 온도 변화, 전압 변화 등에 의해 제1 입력 신호와 클록 신호의 타이밍이 어긋난 경우에도, 제1 수신 회로는 제1 입력 신호를 클록 신호에 동기하여 확실하게 수신할 수 있다. 클록 신호에 대한 제1 입력 신호의 확정 기간을 최소한으로 할 수 있기 때문에, 클록 신호의 주파수가 확정 시간에 제약되는 것을 방지할 수 있다. 그 결과, 제1 입력 신호의 전송 속도를 향상시킬 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 클록 신호에 동기하여 입력 신호를 수신하는 수신 회로를 갖는 반도체 집적 회로에 관한 것이다.
일반적으로, 시스템을 구성하는 반도체 집적 회로는 클록 신호에 동기하여 동작한다. 통상, 이런 유형의 시스템에서는 시스템 설계를 용이하게 하기 위해서, 하나의 클록 신호가 시스템 클록으로서 이용된다. 그리고, 시스템 중의 반도체 집적 회로는 복수 비트의 입력 신호를 클록 신호에 동기하여 수신한다.
반도체 집적 회로로의 입력 신호의 공급 타이밍은 클록 신호에 대한 설정 시간 및 유지 시간으로 규정된다. 설정 시간은 클록 신호의 취득 에지보다 전에 필요한 신호의 확정 시간이며, 유지 시간은 클록 신호의 취득 에지보다 후에 필요한 신호의 유지 시간이다.
그런데, 반도체 집적 회로 내에서는 복수 비트로 이루어지는 데이터 신호, 어드레스 신호 등(이하, 버스 신호라 칭함)의 전달 타이밍이 서로 어긋나지 않도록 배선 길이가 가지런히 되는 경우가 많다. 또한, 반도체 집적 회로를 탑재하는 시스템에 있어서도, 시스템 버스선의 배선 길이를 가지런히 함으로써 버스 신호의 타이밍이 서로 어긋나는 것이 방지되고 있다.
그러나, 반도체 집적 회로의 내부 회로의 동작 타이밍은 온도 변화 및 전원 전압의 변화에 의해 변화된다. 이 때문에, 신호선의 배선 길이를 가지런히 하고 있음에도 불구하고, 온도 변화 및 전원 전압의 변화에 의해 반도체 집적 회로 내에서 전달되는 버스 신호의 타이밍은 서로 어긋나 버린다.
버스 신호를 포함하는 입력 신호의 설정 시간 및 유지 시간은 전술한 온도 변화 및 전원 전압의 변화에 의한 신호의 타이밍의 변동을 고려하여 결정하여야 한다. 이런 유형의 타이밍의 변동은 클록 주기에 의존하지 않기 때문에, 클록 신호의 주파수가 높아질수록 상대적으로 커진다. 따라서, 설정 시간 및 유지 시간은 클록 신호의 주파수가 높을수록 상대적으로 길게 된다. 이 때문에, 클록 신호의 주파수가 높은 시스템에서는 클록 신호의 주파수가 설정 시간 및 유지 시간에 제약을 받는 경우가 있다. 다시 말해서, 버스 신호의 전송 속도가 설정 시간 및 유지 시간에 제약을 받아 높게 할 수 없는 경우가 있다.
본 발명의 목적은 클록 신호에 동기하여 복수 비트의 신호를 수신하는 반도체 집적 회로에 있어서, 신호를 확실하게 수신하는 데에 있다.
본 발명의 다른 목적은 반도체 집적 회로에 의해 구성되는 시스템의 전송 속도를 높이는 데에 있다.
도 1은 본 발명의 제1 실시예를 도시하는 블록도이다.
도 2는 도 1의 가변 지연 회로를 상세히 도시하는 회로도이다.
도 3은 도 1의 판정 회로를 상세히 도시하는 회로도이다.
도 4는 도 1의 지연 조정 회로를 상세히 도시하는 회로도이다.
도 5는 도 1의 지연 조정 회로를 상세히 도시하는 회로도이다.
도 6은 제1 실시예의 수신 회로의 동작을 도시하는 타이밍도이다.
도 7은 제1 실시예의 수신 회로의 다른 동작을 도시하는 타이밍도이다.
도 8은 제1 실시예의 수신 회로의 다른 동작을 도시하는 타이밍도이다.
도 9는 본 발명의 제2 실시예의 주요부를 도시하는 회로도이다.
도 10은 제2 실시예의 수신 회로의 동작을 도시하는 타이밍도이다.
도 11은 제2 실시예의 수신 회로의 다른 동작을 도시하는 타이밍도이다.
도 12는 본 발명의 제3 실시예의 주요부를 도시하는 회로도이다.
도 13은 본 발명의 제4 실시예를 도시하는 블록도이다.
도 14는 본 발명의 제5 실시예를 도시하는 블록도이다.
도 15는 도 14의 래치 회로를 상세히 도시하는 회로도이다.
도 16은 제5 실시예의 DRAM의 칩 레이아웃의 개요를 도시하는 블록도이다.
도 17은 본 발명의 제6 실시예를 도시하는 블록도이다.
도 18은 도 17의 판정 회로를 상세히 도시하는 회로도이다.
도 19는 제6 실시예의 수신 회로의 동작을 도시하는 타이밍도이다.
도 20은 본 발명의 제7 실시예를 도시하는 블록도이다.
도 21은 본 발명의 제8 실시예의 주요부를 도시하는 회로도이다.
도 22는 본 발명의 제9 실시예를 도시하는 블록도이다.
도 23은 도 22의 판정 회로를 상세히 도시하는 회로도이다.
도 24는 제9 실시예의 수신 회로의 동작을 도시하는 타이밍도이다.
도 25은 제9 실시예의 수신 회로의 다른 동작을 도시하는 타이밍도이다.
도 26은 제9 실시예의 수신 회로의 다른 동작을 도시하는 타이밍도이다.
도 27은 제9 실시예의 수신 회로의 다른 동작을 도시하는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 입력 버퍼
12, 24, 30, 34, 36, 38 : 수신 회로
14 : 가변 지연 회로
16, 20, 22, 40 : 판정 회로
16a, 16b, 16o, 16p : 지연단
16c, 16d, 16e, 16i, 16j, 16k, 16q, 16r, 32 : 래치 회로
16f, 16g, 16s, 16t : 배타적 논리합 회로
16h, 16u, 16v, 16w : 비교 회로
16m, 16n : NOR 게이트
18 : 지연 조정 회로
18a : 생성부
18b : 출력부
26 : 카운터
28 : 게이트 회로
AD0-ADn : 어드레스 신호
ADJA, ADJB, ADJC, ADJD : 조정 신호
ALY1, ALY2 : 메모리 셀 어레이
CLK : 클록 신호
DQ0-DQn : 데이터 신호
DAD0 : 지연 어드레스 신호
IAD0-IADn : 내부 어드레스 신호
ICLK : 내부 클록 신호
IDQ0-IDQn : 내부 데이터 신호
LAD0 : 래치 어드레스 신호
Q0-Q7 : 지연 조정 신호
SDDZ : 증가 신호
SDIZ : 감소 신호
제1항의 반도체 집적 회로에 있어서, 제1 수신 회로는 가변 지연 회로, 판정 회로 및 지연 조정 회로를 구비하고 있다. 가변 지연 회로는 제1 입력 신호를 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력한다. 판정 회로는 제1 지연 신호와 클록 신호의 위상차에 따라 가변 지연 회로의 지연 시간을 증가시키기 위한 증가 신호 또는 가변 지연 회로의 지연 시간을 감소시키기 위한 감소 신호를 출력한다. 지연 조정 회로는 가변 지연 회로를 조정하는 지연 조정 신호를 증가 신호 또는 감소 신호에 따라 생성한다.
예컨대, 반도체 집적 회로의 온도가 상승하여, 집적 회로 내에서의 제1 입력 신호의 위상이 클록 신호에 대하여 느린 쪽에 어긋난 경우, 판정 회로는 감소 신호를 출력한다. 지연 조정 회로는 가변 지연 회로의 지연 시간을 짧게 하기 위한 지연 조정 신호를 생성한다. 따라서, 온도 변화, 전압 변화 등에 의해 제1 입력 신호와 클록 신호의 타이밍이 어긋난 경우에도 제1 수신 회로는 제1 입력 신호를 클록 신호에 동기하여 확실하게 수신할 수 있다.
제1 입력 신호의 수신 타이밍을 제1 수신 회로 내에서 자동으로 조정할 수 있기 때문에, 클록 신호에 대한 제1 입력 신호의 확정 기간(설정 시간 및 유지 시간)을 최소한으로 할 수 있다. 그 결과, 클록 신호의 주파수가 확정 시간에 제약되는 것을 방지할 수 있어 제1 입력 신호의 전송 속도를 향상시킬 수 있다.
또한, 일반적으로, 입력 신호는 클록 신호일수록 빈번하게 레벨이 변화하지 않는다. 이 때문에, 제1 입력 신호를 수신하는 가변 지연 회로의 내부 동작의 빈도는 클록 신호를 수신하는 가변 지연 회로의 동작 빈도보다 낮아진다. 그 결과, 가변 지연 회로의 소비 전력을 작게 할 수 있다.
제2항 및 제8항의 반도체 집적 회로에 있어서, 판정 회로는 지연 회로, 레벨 검출 회로 및 지연 시간 제어 회로를 구비하고 있다. 지연 회로는 제1 지연 신호(또는 제1 입력 신호)를 소정 시간 지연시킨 기준 지연 신호, 이 기준 지연 신호보다 위상이 빠른 전지연 신호 및 기준 지연 신호보다 위상이 지연된 후지연 신호를생성한다. 레벨 검출 회로는 클록 신호(또는 지연 클록 신호)에 동기하여 기준 지연 신호와 전지연 신호의 논리 레벨의 일치, 불일치 및 기준 지연 신호와 후지연 신호의 논리 레벨의 일치, 불일치를 검출한다. 이 때문에, 제1 입력 신호의 타이밍이 클록 신호에 대하여 어긋난 경우, 전지연 신호 또는 후지연 신호와, 기준 지연 신호의 논리 레벨이 불일치하게 된다.
지연 시간 제어 회로는 기준 지연 신호와 전지연 신호의 논리 레벨이 불일치할 때 증가 신호를 출력하고, 기준 지연 신호와 후지연 신호의 논리 레벨이 불일치할 때 감소 신호를 출력한다. 그리고, 제1 입력 신호의 지연 시간이 조정되어 제1 수신 회로가 잘못된 레벨의 제1 입력 신호를 수신하는 것이 방지된다.
이와 같이, 클록 신호에 동기하여, 타이밍이 상이한 3가지의 신호(전지연 신호, 기준 지연 신호 및 후지연 신호)를 비교함으로써, 제1 입력 신호의 타이밍의 어긋남을 용이하게 검출하여 정확한 타이밍으로 복귀시킬 수 있다.
제3항의 반도체 집적 회로에 있어서, 지연 시간 제어 회로는 금지 회로를 포함하고 있다. 금지 회로는 기준 지연 신호와 전지연 신호의 논리 레벨 및 기준 지연 신호와 후지연 신호의 논리 레벨이 함께 불일치할 때 증가 신호 및 감소 신호의 출력을 금지한다. 제1 입력 신호의 클록 신호에 대한 확정 기간(타이밍 사양)이 짧은 경우, 제1 입력 신호의 타이밍이 정확할 때에도, 전지연 신호 또는 후지연 신호의 레벨과 기준 지연 신호의 레벨이 불일치가 될 가능성이 있다. 이러한 경우에, 제1 입력 신호의 타이밍이 잘못 조정되는 것을 방지할 수 있다.
제4항의 반도체 집적 회로에 있어서, 판정 회로는 지연 회로, 레벨 검출 회로 및 지연 시간 제어 회로를 구비하고 있다. 지연 회로는 제1 지연 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 복수의 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 복수의 후지연 신호를 생성한다. 레벨 검출 회로는 클록 신호에 동기하여 기준 지연 신호와 전지연 신호의 논리 레벨의 일치, 불일치를 각각 검출함과 동시에, 기준 지연 신호와 후지연 신호의 논리 레벨의 일치, 불일치를 각각 검출한다.
지연 시간 제어 회로는 기준 지연 신호의 논리 레벨과 전지연 신호 중 어느 한 논리 레벨이 불일치할 때 증가 신호를 출력하고, 기준 지연 신호의 논리 레벨과 후지연 신호 중 어느 한 논리 레벨이 불일치할 때 감소 신호를 출력한다. 그리고, 제1 입력 신호의 지연 시간이 조정되어 제1 수신 회로가 잘못된 레벨의 제1 입력 신호를 수신하는 것이 방지된다.
클록 신호에 동기하여 타이밍이 상이한 복수의 신호(복수의 전지연 신호, 기준 지연 신호, 복수의 후지연 신호)를 비교함으로써, 제1 입력 신호의 타이밍의 어긋남이 작은 경우에도 용이하게 검출할 수 있다. 또는, 제1 입력 신호의 타이밍의 어긋남을 검출할 수 있는 범위를 크게 할 수 있다.
제5항의 반도체 집적 회로에 있어서, 제1 수신 회로는 지연 조정 회로가 생성하는 지연 조정 신호를 복수의 클록 사이클마다 가변 지연 회로에 출력하는 마스크 회로를 포함하고 있다. 가변 지연 회로의 지연 시간의 조정 빈도가 내려가기 때문에, 클록 신호의 지터 등의 영향을 받는 것이 방지된다.
제6항의 반도체 집적 회로에 있어서, 제2 수신 회로는 가변 지연 회로 및제2 래치 회로를 갖고 있다. 가변 지연 회로는 제2 입력 신호를 제1 수신 회로의 지연 조정 회로가 생성하는 지연 조정 신호에 따라 지연시켜 제2 지연 입력 신호로서 출력한다. 제2 래치 회로는 제2 지연 입력 신호를 클록 신호에 동기하여 래치하고, 이 래치한 신호를 내부 회로로 출력한다. 즉, 제2 수신 회로는 제1 수신 회로의 판정 회로 및 지연 조정 회로를 이용하여, 제2 입력 신호를 클록 신호에 동기하여 수신한다. 이 때문에, 제2 수신 회로의 회로 규모를 작게 할 수 있어 반도체 집적 회로의 칩 크기를 작게 할 수 있다.
제7항의 반도체 집적 회로에 있어서, 제1 수신 회로는 가변 지연 회로, 판정 회로 및 지연 조정 회로를 갖고 있다. 가변 지연 회로는 클록 신호를 지연 조정 신호에 따라 지연시켜 지연 클록 신호로서 출력한다. 판정 회로는 지연 클록 신호와 제1 입력 신호의 위상차에 따라 가변 지연 회로의 지연 시간을 증가시키기 위한 증가 신호 또는 가변 지연 회로의 지연 시간을 감소시키기 위한 감소 신호를 출력한다. 지연 조정 회로는 가변 지연 회로를 조정하는 지연 조정 신호를 증가 신호 또는 감소 신호에 따라 생성한다.
예컨대, 반도체 집적 회로의 온도가 상승하여, 집적 회로 내에서의 클록 신호의 위상이 제1 입력 신호에 대하여 느린 쪽에 어긋난 경우, 판정 회로는 감소 신호를 출력한다. 지연 조정 회로는 가변 지연 회로의 지연 시간을 짧게 하기 위한 지연 조정 신호를 생성한다. 따라서, 온도 변화, 전압 변화 등에 의해 제1 입력 신호와 클록 신호의 타이밍이 어긋난 경우에도 제1 수신 회로는 제1 입력 신호를 클록 신호에 동기하여 확실하게 수신할 수 있다.
제1 입력 신호의 수신 타이밍을 제1 수신 회로 내에서 자동으로 조정할 수 있기 때문에, 클록 신호에 대한 제1 입력 신호의 확정 기간(설정 시간 및 유지 시간)을 최소한으로 할 수 있다. 그 결과, 클록 신호의 주파수가 확정 시간으로 제약되는 것을 방지할 수 있어, 제1 입력 신호의 전송 속도를 향상시킬 수 있다.
제9항의 반도체 집적 회로에 있어서, 제2 수신 회로는 제2 래치 회로를 갖고 있다. 제2 래치 회로는 제2 입력 신호를 제1 수신 회로의 가변 지연 회로가 생성하는 지연 클록 신호에 동기하여 래치하고, 이 래치한 신호를 내부 회로에 출력한다. 즉, 제2 수신 회로는 제1 수신 회로의 판정 회로, 지연 조정 회로 및 가변 지연 회로를 이용하여, 제2 입력 신호를 클록 신호에 동기하여 수신한다. 이 때문에, 제2 수신 회로의 회로 규모를 작게 할 수 있어 반도체 집적 회로의 칩 크기를 작게 할 수 있다.
제10항의 반도체 집적 회로에 있어서, 수신 회로는 제1 가변 지연 회로, 제2 가변 지연 회로, 판정 회로, 제1 지연 조정 회로 및 제2 지연 조정 회로를 갖고 있다. 제1 가변 지연 회로는 입력 신호를 제1 지연 조정 신호에 따라 지연시킨다. 제2 가변 지연 회로는 제1 가변 지연 회로에 의해 지연된 입력 신호를 제2 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력한다. 즉, 제1 및 제2 가변 지연 회로는 직렬로 접속되어 있다.
판정 회로는 제1 지연 신호와 클록 신호의 위상차에 따라 제1 가변 지연 회로의 지연 시간을 증가시키기 위한 제1 증가 신호 또는 제1 가변 지연 회로의 지연 시간을 감소시키기 위한 제1 감소 신호를 출력한다. 또한, 판정 회로는 제1 지연신호와 클록 신호의 위상차에 따라 제2 가변 지연 회로의 지연 시간을 증가시키기 위한 제2 증가 신호 또는 제2 가변 지연 회로의 지연 시간을 감소시키기 위한 제2 감소 신호를 출력한다.
예컨대, 판정 회로는 입력 신호의 타이밍이 클록 신호에 대하여 약간 어긋났을 때, 제1 증가 신호 및 제2 증가 신호 중 어느 하나, 또는 제1 감소 신호 및 제2 감소 신호 중 어느 하나를 출력한다. 판정 회로는 입력 신호의 타이밍이 클록 신호에 대하여 크게 어긋났을 때, 제1 및 제2 증가 신호 또는 제1 및 제2 감소 신호를 출력한다.
제1 지연 조정 회로는 제1 가변 지연 회로를 조정하는 제1 지연 조정 신호를 제1 증가 신호 또는 제1 감소 신호에 따라 생성한다. 제2 지연 조정 회로는 제2 가변 지연 회로를 조정하는 제2 지연 조정 신호를 제2 증가 신호 또는 제2 감소 신호에 따라 생성한다.
이와 같이, 입력 신호의 어긋나는 양에 따라 제1 및 제2 가변 지연 회로의 적어도 어느 한 지연 시간을 조정함으로써, 입력 신호의 타이밍을 어긋나는 양의 대소에 관계없이, 짧은 기간에 보정할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 나타내고 있다. 이 실시예는 제1항 내지 제3항에 대응하고 있다. 이 반도체 집적 회로는 실리콘 기판 상에 CMOS 공정을 사용하여 DRAM으로서 형성되어 있다.
DRAM은 외부 단자를 통해 공급되는 클록 신호(CLK), 어드레스 신호(AD0-ADn)(제1 입력 신호) 및 데이터 신호(DQ0-DQn)(제1 입력 신호)를 수신하는 입력 버퍼(10) 및 어드레스 신호(AD0-ADn) 및 데이터 신호(DQ0-DQn)에 각각 대응하는 수신 회로(12)(제1 수신 회로)를 갖고 있다. 특별히 도면에 도시하지는 않았지만, DRAM은 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 라이트 인에이블 신호 등의 커맨드 신호를 수신하는 외부 단자도 갖고 있다. 수신 회로(12)는 이들 커맨드 신호에 대하여도 형성되어 있다.
입력 버퍼(10)는 예컨대 커런트 미러 회로를 갖고 있으며, 외부 단자를 통해 공급되는 신호의 전압 레벨을 CMOS 레벨로 변환하여, 내부 클록 신호(ICLK), 내부 어드레스 신호(IAD0-IADn) 및 내부 데이터 신호(IDQ0-IDQn)로서 출력한다.
수신 회로(12)는 가변 지연 회로(14), 판정 회로(16) 및 지연 조정 회로(18)를 갖고 있다. 수신 회로(12)는 전부 동일한 회로이기 때문에, 이하의 설명에서는 어드레스 신호(AD0)에 대응하는 수신 회로(12)에 관해서 설명한다.
수신 회로(12)의 가변 지연 회로(14)는 지연 조정 신호(Q0-Q7)에 따라 내부 어드레스 신호(IAD0)의 위상을 조정하여, 지연 어드레스 신호(DAD0)(제1 지연 신호)로서 출력한다.
판정 회로(16)는 내부 클록 신호(ICLK)의 위상과 지연 어드레스 신호(DAD)의 위상을 비교하여, 가변 지연 회로(14)의 지연 시간을 감소시키는지 증가시키는지를 판정하여, 판정 결과에 따라 감소 신호(SDDZ) 또는 증가 신호(SDIZ)를 출력한다. 또한, 판정 회로(16)는 내부 어드레스 신호(IAD0)를 내부 클록 신호(ICLK)에 동기하여 래치하고, 래치 어드레스 신호(LAD0)로서 내부 회로에 출력한다.
지연 조정 회로(18)는 감소 신호(SDDZ) 또는 증가 신호(SDIZ)에 따라 지연 조정 신호(Q0-Q7)의 논리 레벨을 변경한다.
도 2는 도 1에 도시한 가변 지연 회로(14)를 상세히 나타내고 있다.
가변 지연 회로(14)는 세로 접속으로 접속되어, 지연 조정 신호(Q0-Q7)에 따라 각각 동작하는 8개의 지연 회로(14a)를 갖고 있다. 초단의 지연 회로(14a)는 내부 어드레스 신호(IAD0)를 수신하고, 최종단의 지연 회로(14a)는 지연 어드레스 신호(DAD0)를 출력한다.
각 지연 회로(14a)는 세로 접속으로 접속된 제1 지연단(15a) 및 제2 지연단(15b)과, 제1 지연단(15a)의 출력 또는 제2 지연단(15b)의 출력을 다음 단에 접속하는 셀렉터(15c)를 갖고 있다. 제1 및 제2 지연단(15a, 15b)은 2개의 인버터를 직렬로 접속하여 각각 형성되어 있다. 셀렉터(15c)는 지연 조정 신호(Q)(Q0-Q7 중 어느 하나) 및 그 반전 신호를 수신하는 한쌍의 CMOS 전달 게이트를 갖고 있다.
지연 회로(14a)는 로우 레벨의 지연 조정 신호(Q)를 수신하였을 때에, 제1 지연단(15a)의 출력을 다음 단에 접속하고, 하이 레벨의 지연 조정 신호(Q)를 수신하였을 때에, 제2 지연단(15b)의 출력을 다음 단에 접속한다. 즉, 가변 지연 회로(14)의 지연 시간은 로우 레벨의 지연 조정 신호(Q)의 수가 많을수록 짧고, 하이 레벨의 지연 조정 신호(Q)의 수가 많을수록 길어진다.
도 3은 도 1에 도시한 판정 회로(16)를 상세히 나타내고 있다.
판정 회로(16)는 지연단(16a, 16b), 래치 회로(16c, 16d, 16e), 배타적 논리합 회로(16f, 16g), 비교 회로(16h), 래치 회로(16i, 16j, 16k) 및 NOR게이트(16m, 16n)를 갖고 있다.
지연단(16a, 16b)은 각각 2 개의 인버터를 직렬로 접속하여 구성되어 있다. 지연단(16a, 16b)의 지연 시간은 동일한 값으로 설정되어 있다. 지연단(16a)은 노드(ND1)에 전달되는 지연 어드레스 신호(DAD0)를 지연시켜 기준 지연 신호로서 노드(ND2)에 출력한다. 지연단(16b)은 기준 지연 신호를 지연시켜 후지연 신호로서 노드(ND3)에 출력한다. 노드(ND1)에 전달되는 지연 어드레스 신호(DAD0)는 전지연 신호로서 래치 회로(16c)에 출력된다. 즉, 지연단(16a, 16b)은 지연 어드레스 신호(DAD0)를 소정 시간 지연시킨 기준 지연 신호, 기준 지연 신호보다 위상이 빠른 전지연 신호(지연 어드레스 신호(DAD0)), 기준 지연 신호보다 위상이 지연된 후지연 신호를 생성하는 지연 회로로서 동작한다.
래치 회로(16c)는 직렬 접속된 2 개의 CMOS 전달 게이트와, CMOS 전달 게이트의 접속 노드를 출력측의 CMOS 전달 게이트를 통해 귀환시키는 직렬 접속된 2개의 인버터를 갖고 있다. 입력측의 CMOS 전달 게이트는 내부 클록 신호(ICLK)가 로우 레벨일 때에 온으로 되고, 출력측의 CMOS 전달 게이트는 내부 클록 신호(ICLK)가 하이 레벨일 때에 온으로 된다. 래치 회로(16c)는 래치한 신호를 상보 신호로서 출력한다.
래치 회로(16c)는 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 노드(ND1)의 레벨을 노드(ND4)에 출력한다. 래치 회로(16c)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 노드(ND1)의 레벨을 래치하여 노드(ND4)에 출력한다.
래치 회로(16d, 16e)는 래치 회로(16c)와 동일한 회로이다. 래치 회로(16d)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 노드(ND2)의 레벨을 래치하여 노드(ND5)에 출력한다. 래치 회로(16e)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 노드(ND3)의 레벨을 래치하여 노드(ND6)에 출력한다.
배타적 논리합 회로(16f, 16g)는 2 개의 CMOS 전달 게이트에 의해 구성되어 있다. 배타적 논리합 회로(16f)는 노드(ND4)의 논리 레벨과, 노드(ND5)의 논리 레벨이 동일할 때 노드(ND7)에 로우 레벨을 출력하고, 양자가 다를 때 노드(ND7)에 하이 레벨을 출력한다. 배타적 논리합 회로(16g)는 노드(ND6)의 논리 레벨과, 노드(ND5)의 논리 레벨이 동일할 때 노드(ND8)에 로우 레벨을 출력하고, 양자가 다를 때 노드(ND8)에 하이 레벨을 출력한다.
래치 회로(16c, 16d, 16e) 및 배타적 논리합 회로(16f, 16g)는 내부 클록 신호(ICLK)에 동기하여, 노드(ND2)의 기준 지연 신호와 노드(ND1)의 전지연 신호(지연 어드레스 신호(DAD0))의 논리 레벨의 일치, 불일치 및 노드(ND2)의 기준 지연 신호와 노드(ND3)의 후지연 신호의 논리 레벨의 일치, 불일치를 검출하는 레벨 검출 회로로서 동작한다.
비교 회로(16h)는 노드(ND7)의 반전 레벨과 노드(ND8)의 레벨을 수신하는 NAND 게이트와, 노드(ND8)의 반전 레벨과 노드(ND7)의 레벨을 수신하는 NAND 게이트를 갖고 있다. 비교 회로(16h)는 노드(ND7, ND8)의 레벨이 동일할 때 노드(ND9, ND10)에 하이 레벨을 출력하고, 노드(ND7, ND8)의 레벨이 서로 다를 때 노드(ND7, ND8)의 레벨을 노드(ND9, ND10)에 각각 전달한다.
래치 회로(16i, 16j, 16k)는 래치 회로(16c)와 동일한 회로이다. 래치회로(16i)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여 노드(ND9)의 레벨을 래치하여, 노드(ND11)에 출력한다. 래치 회로(16j)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여 노드(ND10)의 레벨을 래치하여, 노드(ND12)에 출력한다.
래치 회로(16k)(제1 래치 회로)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여 노드(ND5)의 기준 지연 신호의 논리 레벨을 래치하고, 이 래치한 신호를 래치 어드레스 신호(LAD0)로서 출력한다.
NOR 게이트(16m)는 내부 클록 신호(ICLK)의 로우 레벨시에 노드(ND11)의 반전 레벨을 감소 신호(SDDZ)로서 출력한다. NOR 게이트(16n)는 내부 클록 신호(ICLK)의 로우 레벨시에 노드(ND12)의 반전 레벨을 증가 신호(SDIZ)로서 출력한다.
비교 회로(16h), 래치 회로(16i, 16j, 16k) 및 NOR 게이트(16m, 16n)는 후술하는 바와 같이, 노드(ND2)의 기준 지연 신호와 노드(ND1)의 전지연 신호의 논리 레벨이 불일치할 때 증가 신호(SDIZ)를 출력하고, 노드(ND2)의 기준 지연 신호와 노드(ND3)의 후지연 신호의 논리 레벨이 불일치할 때 감소 신호(SDDZ)를 출력하는 지연 시간 제어 회로로서 동작한다. 또한, 비교 회로(16h)는 기준 지연 신호와 전지연 신호의 논리 레벨 및 기준 지연 신호와 후지연 신호의 논리 레벨이 함께 불일치할 때 증가 신호(SDIZ) 및 감소 신호(SDDZ)의 출력을 금지하는 금지 회로로서도 동작한다.
도 4 및 도 5는 도 1에 도시한 지연 조정 회로(18)를 상세히 나타내고 있다. 지연 조정 회로(18)는 감소 신호(SDDZ) 또는 증가 신호(SDIZ)를 수신하여 조정 신호(ADJA, ADJB, ADJC, ADJD)를 생성하는 생성부(18a)(도 4)와, 생성부(18a)로부터의 조정 신호(ADJA-ADJD)를 수신하여, 지연 조정 신호(Q0-Q7)를 출력하는 출력부(18b)를 갖고 있다.
생성부(18a)는 감소 신호(SDDZ)(하이 레벨의 펄스)를 수신할 때마다, 조정 신호(ADJA, ADJB)(하이 레벨의 펄스)를 교대로 생성한다. 또한, 생성부(18a)는 증가 신호(SDIZ)(하이 레벨의 펄스)를 수신할 때마다, 조정 신호(ADJC, ADJD)(하이 레벨의 펄스)를 교대로 생성한다. 리셋 신호(RESET)를 수신한 후의 초기 상태에 있어서, 생성부(18a)는 감소 신호(SDDZ)를 수신할 때 조정 신호(ADJB)를 생성하고, 증가 신호(SDIZ)를 수신할 때 조정 신호(ADJC)를 생성한다.
도 5에 도시한 출력부(18b)는 리셋 신호(RESET)를 수신한 후의 초기 상태에 있어서, 하이 레벨의 지연 조정 신호(Q0-Q3)(도면 중의 "H")를 출력하고, 로우 레벨의 지연 조정 신호(Q4-Q7)(도면 중의 "L")를 출력한다. 이 상태에서, 출력부(18b)는 조정 신호(ADJB)를 수신했을 때, 지연 조정 신호(Q3)를 로우 레벨로 변경시킨다. 또한, 이 상태에서, 출력부(18b)는 조정 신호(ADJC)를 수신했을 때, 지연 조정 신호(Q4)를 하이 레벨로 변경시킨다.
그 후, 출력부(18b)는 조정 신호(ADJA 또는 ADJB)를 수신할 때마다 지연 조정 신호(Q0-Q7) 중 소정의 하나를 하이 레벨에서 로우 레벨로 변경시킨다. 또한, 출력부(18b)는 조정 신호(ADJC 또는 ADJD)를 수신할 때마다 지연 조정 신호(Q0-Q7) 중 소정의 하나를 로우 레벨에서 하이 레벨로 변경시킨다.
다음에, 전술한 수신 회로(12)의 동작을 설명한다. 여기서는 설명을 간단히하기 위해서, 어드레스 신호(AD0)의 수신 동작에 관해서만 설명한다. 다른 어드레스 신호(AD1-ADn) 및 데이터 신호(DQ0-DQn)의 수신 동작도 동일한 방식으로 이루어진다. 단, 이들 수신 회로(12)의 수신 동작은 서로 독립적으로 이루어진다.
도 6은 DRAM 내부에서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 큰 경우의 동작을 나타내고 있다. 즉, 이 실시예에서는 온도 상승 또는 전원 전압의 변동의 영향에 의해, 클록 신호(CLK)와 내부 클록 신호(ICLK)의 위상차(t1)보다 어드레스 신호(AD0)와 지연 어드레스 신호(DAD0)의 위상차(t2)는 크다.
우선, 1번째의 클록 사이클에 있어서, 클록 신호(CLK)의 상승 에지에 동기하여, DRAM에 어드레스 신호(AD0)가 공급된다(도 6(a)). 도 2에 도시한 가변 지연 회로(14)는 입력 버퍼(10)를 통해 수신한 어드레스 신호(AD0)를 소정 시간 지연시킨 지연 어드레스 신호(DAD0)를 노드(ND1)에 전지연 신호로서 출력한다(도 6(b)). 도 3에 도시한 판정 회로(16)의 지연단(16a, 16b)은 지연 어드레스 신호(DAD0)를 각각 소정 시간 지연시킨 신호를 기준 지연 신호 및 후지연 신호로서 노드(ND2, ND3)에 각각 출력한다(도 6(c)).
이 때, 지연 어드레스 신호(DAD0)의 내부 클록 신호(ICLK)에 대한 지연량이 크기 때문에, 래치 회로(16c, 16d)는 정확한 어드레스 신호(AD0)를 래치할 수 있지만, 래치 회로(16e)는 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치한다. 즉, 노드(ND6)는 로우 레벨로 유지된다(도 6(d)).
배타적 논리합 회로(16f)는 노드(ND4, ND5)의 레벨의 일치를 검출하여, 노드(ND7)에 로우 레벨을 출력한다. 배타적 논리합 회로(16g)는 노드(ND5, ND6)의레벨의 불일치를 검출하여 노드(ND8)에 하이 레벨을 출력한다(도 6(e)).
비교 회로(16h)는 노드(ND7)의 로우 레벨 및 노드(ND8)의 하이 레벨을 수신하여, 노드(ND9)에 로우 레벨을 출력하고 노드(ND10)에 하이 레벨을 출력한다(도 6(f)).
래치 회로(16i)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여, 노드(ND9)의 로우 레벨을 래치하여 노드(ND11)에 출력한다. 래치 회로(16j)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여, 노드(ND10)의 하이 레벨을 래치하여 노드(ND12)에 출력한다(도 6(g)).
래치 회로(16k)는 내부 클록 신호(ICLK)가 하이 레벨인 기간에, 노드(ND5)의 하이 레벨을 래치 어드레스 신호(LAD0)로서 출력한다. 래치 회로(16k)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여, 노드(ND5)의 하이 레벨을 래치한다(도 6(h)).
래치 어드레스 신호(LAD0)는 노드(ND1, ND2, ND3)에 순차적으로 전달되는 전지연 신호, 기준 지연 신호 및 후지연 신호 중 중앙의 기준 지연 신호에 의해 생성된다. 이 때문에, 어드레스 신호(AD0)의 위상이 클록 신호(ICLK)의 위상에 대하여 지연된 경우에도 확실하게 래치할 수 있다.
NOR 게이트(16m)는 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 노드(ND11)의 로우 레벨을 반전하여 하이 레벨의 감소 신호(SDDZ)를 출력한다(도 6(i)).
도 4에 도시한 지연 조정 회로(18)의 생성부(18a)는 하이 레벨의 감소 신호(SDDZ)에 응답하여 조정 신호(ADJB)를 출력한다(도 6(j)). 도 5에 도시한 지연 조정 회로(18)의 출력부(18b)는 조정 신호(ADJB)에 응답하여 지연 조정 신호(Q3)를로우 레벨로 변경시킨다(도 6(k)).
지연 조정 신호(Q3)를 로우 레벨로 변경함으로써, 도 2에 도시한 가변 지연 회로(14)의 지연 시간은 제2 지연단(15b)의 지연 시간만큼 짧아진다. 즉, 지연 어드레스 신호(DAD0)는 제2 지연단(15b)의 지연 시간만큼 빠르게 출력된다(도 6(m)).
이에 따라, 2번째의 클록 사이클에 있어서, 노드(ND3)에 전달되는 지연 어드레스 신호(DAD0)는 래치 회로(16e)에 의해 정확하게 래치된다. 즉, DRAM 내부에서 발생한 클록 신호(CLK)와 어드레스 신호(AD0)의 어긋남은 보정된다.
또한, 도 6에서는 클록 신호(CLK)와 어드레스 신호(AD0)의 위상이 DRAM 내부에서 어긋나는 예에 관해서 나타내고 있지만, 클록 신호(CLK)와 어드레스 신호(AD0)의 위상이 DRAM에 공급되는 시점에서 어긋나고 있는 경우에도 판정 회로(16)는 전술한 바와 같이 동작한다. 이 때문에, 클록 신호(CLK)와 어드레스 신호(AD0)의 어긋남을 보정할 수 있다.
2번째의 클록 사이클에 있어서, 래치 회로(16c, 16d, 16e)는 정확한 어드레스 신호(AD0)를 래치한다. 이 때문에, 노드(ND1)(전지연 신호), 노드(ND2)(기준 지연 신호) 및 노드(ND3)(후기준 신호)는 전부 하이 레벨로 변경된다. 노드(ND1, ND2) 및 노드(ND2, ND3)의 레벨이 함께 일치하기 때문에, 노드(ND7, ND8)는 로우 레벨로 유지된다(도 6(n)).
따라서, 증가 신호(SDIZ) 및 감소 신호(SDDZ)는 하이 레벨로 변경되지 않고(도 6(o)), 가변 지연 회로(14)의 지연 시간은 변경되지 않는다.
도 7은 DRAM 내부에 있어서, 클록 신호(CLK)의 지연량보다 어드레스신호(AD)의 지연량이 작은 경우의 동작을 나타내고 있다. 즉, 이 예에서는 온도 상승 등의 영향에 의해, 클록 신호(CLK)와 내부 클록 신호(ICLK)의 위상차(t1)보다, 어드레스 신호(AD0)와 내부 어드레스 신호(DAD0)의 위상차(t2)는 작게 되고 있다. 도 6과 동일한 동작에 관하여는 상세한 설명은 생략한다.
이 실시예에서는 내부 클록 신호(ICLK)의 지연 어드레스 신호(DAD0)에 대한 지연량이 크다. 이 때문에, 래치 회로(16c)는 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치하여 노드(ND4)에 출력한다(도 7(a)).
배타적 논리합 회로(16f)는 노드(ND4, ND5)의 레벨의 불일치를 검출하여 노드(ND7)에 하이 레벨을 출력한다. 배타적 논리합 회로(16g)는 노드(ND5, ND6)의 레벨의 일치를 검출하여 노드(ND8)에 로우 레벨을 출력한다(도 7(b)).
비교 회로(16h)는 노드(ND7)의 하이 레벨 및 노드(ND8)의 로우 레벨을 수신하여 노드(ND9)에 하이 레벨을 출력하고, 노드(ND10)에 로우 레벨을 출력한다(도 7(c)).
래치 회로(16i)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여, 노드(ND9)의 하이 레벨을 래치하여 노드(ND11)에 출력한다. 래치 회로(16j)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여, 노드(ND10)의 로우 레벨을 래치하여 노드(ND12)에 출력한다(도 7(d)).
래치 회로(16k)는 내부 클록 신호(ICLK)의 하이 레벨 기간, 노드(ND5)의 하이 레벨을 래치 어드레스 신호(LAD0)로서 출력한다. 래치 회로(16k)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여, 노드(ND5)의 하이 레벨을 래치한다(도 7(e)).
래치 어드레스 신호(LAD0)는 노드(ND1, ND2, ND3)에 순차적으로 전달되는 전지연 신호, 기준 지연 신호 및 후지연 신호 중 중앙의 기준 지연 신호에 의해 생성된다. 이 때문에, 어드레스 신호(AD0)의 위상이 클록 신호(ICLK)의 위상에 대하여 빠른 경우에도 확실하게 래치할 수 있다.
NOR 게이트(16n), 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 노드(ND12)의 로우 레벨을 반전하여 하이 레벨의 증가 신호(SDIZ)를 출력한다(도 7(f)).
도 4에 도시한 지연 조정 회로(18)의 생성부(18a)는 하이 레벨의 증가 신호(SDIZ)에 응답하여 조정 신호(ADJC)를 출력한다(도 7(g)). 도 5에 도시한 지연 조정 회로(18)의 출력부(18b)는 조정 신호(ADJC)에 응답하여 지연 조정 신호(Q4)를 하이 레벨로 변경시킨다(도 7(h)).
지연 조정 신호(Q4)를 하이 레벨로 변경함으로써, 도 2에 도시한 가변 지연 회로(14)의 지연 시간은 제2 지연단(15b)의 지연 시간만큼 길어진다. 즉, 지연 어드레스 신호(DAD0)는 제2 지연단(15b)의 지연 시간만큼 느리게 출력된다(도 7(i)).
이에 따라, 2번째의 클록 사이클에 있어서, 노드(ND3)에 전달되는 지연 어드레스 신호(DAD0)는 래치 회로(16c)에 의해 정확하게 래치된다. 즉, DRAM 내부에서 발생한 클록 신호(CLK)와 어드레스 신호(AD0)의 어긋남은 보정된다.
또한, 도 7에서도, 클록 신호(CLK)와 어드레스 신호(AD0)의 위상이 DRAM에 공급되는 시점에서 어긋나고 있는 경우에도, 판정 회로(16)는 전술한 바와 같이 동작한다. 이 때문에, 클록 신호(CLK)와 어드레스 신호(AD0)의 어긋남을 보정할 수 있다.
2번째의 클록 사이클에 있어서, 래치 회로(16c, 16d, 16e)는 정확한 어드레스 신호(AD0)를 래치한다. 이 때문에, 도 6과 같이, 증가 신호(SDIZ) 및 감소 신호(SDDZ)는 하이 레벨로 변경되지 않고(도 7(j)), 가변 지연 회로(14)의 지연 시간은 변경되지 않는다.
도 8은 어드레스 신호(AD0)의 클록 신호(CLK)에 대한 설정 시간 및 유지 시간의 규격이 짧은 경우의 동작을 나타내고 있다. 어드레스 신호(AD0)의 확정 기간이 짧기 때문에, 노드(ND1, ND2, ND3)에 있어서의 어드레스 신호(AD0)(하이 레벨)의 확정 기간은 서로 중복되지 않는다(도 8(a)).
배타적 논리합 회로(16f)는 노드(ND4, ND5)의 레벨의 불일치에 따라 노드(ND7)에 하이 레벨을 출력한다. 배타적 논리합 회로(16g)는 노드(ND5, ND6)의 레벨의 불일치에 따라 노드(ND8)에 하이 레벨을 출력한다(도 8(b)).
판정 회로(16)의 비교 회로(16h)는 노드(ND7, ND8)의 하이 레벨을 수신하여, 노드(ND9, ND10)에 하이 레벨을 출력한다(도 8(c)). 즉, 배타적 논리합 회로(16f, 16g)가 함께 어드레스 신호(AD0)의 불일치를 검출했을 때, 비교 회로(16h)는 이 불일치 정보를 마스크하여, 내부 클록 신호(ICLK)에 의해 래치하는 노드(ND1, ND2, ND3)의 레벨이 전부 일치하고 있는 경우와 동일한 동작을 한다.
그 결과, 노드(ND11, ND12)에는 하이 레벨이 출력되고, 감소 신호(SDDZ) 및 증가 신호(SDIZ)의 어느 것도 출력되지 않는다(도 8(d)). 그 결과, 가변 지연 회로(14)의 지연 시간은 변경되지 않고, 2번째의 클록 사이클에 있어서도 내부 클록 신호(ICLK)와 지연 어드레스 신호(DAD0)의 위상차는 변경되지 않는다(도 8(e)).
이상, 본 실시예에서는 각 수신 회로(12)의 판정 회로(16)에 의해 어드레스 신호(AD0-ADn), 데이터 신호(DQ0-DQn) 등의 입력 신호의 클록 신호(CLK)에 대한 어긋남을 검출하여, 이들 입력 신호의 위상을 조정하였다. 이 때문에, 온도 변화, 전압 변화 등에 의해 입력 신호와 클록 신호(CLK)의 타이밍이 어긋난 경우에도 수신 회로(12)는 입력 신호를 클록 신호(CLK)에 동기하여 확실하게 수신할 수 있다.
입력 신호의 수신 타이밍을 수신 회로(12) 내에서 자동으로 조정할 수 있기 때문에, 클록 신호(CLK)에 대한 입력 신호의 확정 기간(설정 시간 및 유지 시간)을 최소한으로 할 수 있다. 그 결과, 클록 신호(CLK)의 주파수의 상한이 확정 시간에 제약되는 것을 방지할 수 있어 입력 신호의 전송 속도를 향상시킬 수 있다.
또한, 입력 신호는 클록 신호(CLK)일수록 빈번하게 레벨이 변화되지 않는다. 이 때문에, 입력 신호를 수신하는 가변 지연 회로(14)의 내부 동작의 빈도는 클록 신호(CLK)를 수신하는 다른 가변 지연 회로의 동작 빈도보다 낮아진다. 그 결과, 가변 지연 회로(14)의 소비 전력을 작게 할 수 있다.
판정 회로(16)에 어드레스 신호(AD0)(입력 신호)를 순차적으로 지연시키는 지연단(16a, 16b)과, 지연시킨 어드레스 신호(AD0)(전지연 신호, 기준 지연 신호, 후지연 신호)를 클록 신호(CLK)에 동기하여 래치하는 래치 회로(16c, 16d, 16e)와, 래치 회로(16c, 16d, 16e)의 출력 레벨을 비교하는 배타적 논리합 회로(16f, 16g)를 형성하였다. 클록 신호(CLK)에 동기하여 타이밍이 다른 3 가지의 지연 신호, 기준 지연 신호, 후지연 신호를 비교함으로써, 입력 신호의 타이밍의 어긋남을 용이하게 검출하여 정확한 타이밍으로 복귀시킬 수 있다.
판정 회로(16)에 기준 지연 신호와 전지연 신호의 논리 레벨 및 기준 지연 신호와 후지연 신호의 논리 레벨이 함께 불일치할 때 증가 신호(SDIZ) 및 감소 신호(SDDZ)의 출력을 금지하는 비교 회로(16h)(금지 회로)를 형성하였다. 이 때문에, 도 8에 도시한 바와 같이, 어드레스 신호(AD0)(입력 신호)의 클록 신호(CLK)에 대한 확정 기간(타이밍 사양)이 짧은 경우에도 입력 신호의 타이밍이 잘못 조정되는 것을 방지할 수 있다.
도 9는 본 발명의 반도체 집적 회로의 제2 실시예의 주요부를 나타내고 있다. 이 실시예는 제1항, 제3항 및 제4항에 대응하고 있다. 제1 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대해서는 상세한 설명을 생략한다.
이 실시예에서는 제1 실시예의 판정 회로(16) 대신에 판정 회로(20)가 형성되어 있다. 그 밖의 구성은 제1 실시예(도 1)와 같다. 즉, DRAM은 입력 버퍼(10)와, 가변 지연 회로(14), 지연 조정 회로(18) 및 판정 회로(20)를 구비하는 수신 회로를 포함하고 있다. 도 9는 어드레스 신호(AD0)의 수신 회로의 판정 회로(20)를 나타내고 있지만, 다른 어드레스 신호(AD1-ADn) 및 데이터 신호(DQ0-DQn)를 수신하는 수신 회로의 판정 회로(20)도 동일한 회로이다.
판정 회로(20)는 제1 실시예의 판정 회로(16)에 지연단(16o, 16p), 래치 회로(16q, 16r), 배타적 논리합 회로(16s, 16t) 및 비교 회로(16u)를 부가하여 형성되어 있다.
지연단(16o, 16a, 16b, 16p)은 노드(ND1, ND2, ND3)를 통해 세로 접속으로접속되어 있다. 지연단(16o, 16a, 16b, 16p)의 지연 시간은 동일한 값으로 설정되고 있다. 지연단(16o)의 입력 노드(ND1A)에 전달되는 지연 어드레스 신호(DAD0)는 전지연 신호로서 래치 회로(16q)에 출력된다. 그리고, 지연단(16o, 16a, 16b, 16p)에 의해, 지연 어드레스 신호(DAD0)를 소정 시간 지연시킨 기준 지연 신호(노드(ND2)), 기준 지연 신호보다 위상이 빠른 복수의 전지연 신호(노드(ND1A, ND1)) 및 기준 지연 신호보다 위상이 지연된 복수의 후지연 신호(노드(ND3, ND3A))를 생성하는 지연 회로가 형성되어 있다.
래치 회로(16q, 16r), 래치 회로(16c)와 동일한 회로이다. 래치 회로(16q)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 노드(ND1A)의 레벨을 래치하여, 노드(ND4A)에 출력한다. 래치 회로(16r)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 노드(ND3A)의 레벨을 래치하여 노드(ND6A)에 출력한다.
배타적 논리합 회로(16s, 16t)는 배타적 논리합 회로(16f)와 동일한 회로이다. 배타적 논리합 회로(16s)는 노드(ND4A)의 논리 레벨과, 노드(ND5)의 논리 레벨이 동일할 때 노드(ND7B)에 로우 레벨을 출력하고, 양자가 다를 때 노드(ND7B)에 하이 레벨을 출력한다. 배타적 논리합 회로(16t)는 노드(ND6A)의 논리 레벨과, 노드(ND5)의 논리 레벨이 동일할 때 노드(ND8B)에 로우 레벨을 출력하고, 양자가 다를 때 노드(ND8B)에 하이 레벨을 출력한다. 배타적 논리합 회로(16f, 16g)는 연산 결과를 노드(ND7A, ND8A)에 각각 출력한다.
래치 회로(16q, 16c, 16d, 16e, 16r) 및 배타적 논리합 회로(16s, 16f, 16g, 16t)는 내부 클록 신호(ICLK)에 동기하여, 노드(ND2)의 기준 지연 신호와 각노드(ND1A, ND1)의 전지연 신호의 논리 레벨의 일치, 불일치를 검출함과 동시에, 노드(ND2)의 기준 지연 신호와 각 노드(ND3, ND3A)의 후지연 신호의 논리 레벨의 일치, 불일치를 검출하는 레벨 검출 회로로서 동작한다.
비교 회로(16h)는 노드(ND7B, ND8B)의 레벨이 동일할 때 노드(ND9B, ND10B)에 하이 레벨을 출력하고, 노드(ND7B, ND8B)의 레벨이 서로 다를 때 노드(ND7B, ND8B)의 레벨을 노드(ND9B, ND10B)에 각각 전달한다.
비교 회로(16u)는 노드(ND7A, ND8A)가 하이 레벨일 때 노드(ND9A, ND10A)에 하이 레벨을 출력하고, 노드(ND7A, ND8A)의 레벨이 서로 다를 때 노드(ND7A, ND8A)의 레벨을 노드(ND9A, ND10A)에 전달한다. 또한, 비교 회로(16u)는 노드(ND7A, ND8A)가 로우 레벨일 때, 비교 회로(16h)의 출력 노드(ND9B, ND10B)의 레벨을 노드(ND9A, ND10A)에 전달한다.
비교 회로(16h, 16u), 래치 회로(16i, 16j, 16k) 및 NOR 게이트(16m, 16n)는 노드(ND2)의 기준 지연 신호와 노드(ND1A)의 전지연 신호의 논리 레벨이 불일치일 때, 또는 노드(ND2)의 기준 지연 신호와 노드(ND1)의 전지연 신호의 논리 레벨이 불일치일 때에 증가 신호(SDIZ)를 출력하고, 노드(ND2)의 기준 지연 신호와 노드(ND3)의 후지연 신호의 논리 레벨이 불일치일 때, 또는 노드(ND2)의 기준 지연 신호와 노드(ND3A)의 후지연 신호의 논리 레벨이 불일치일 때에 감소 신호(SDDZ)를 출력하는 지연 시간 제어 회로로서 동작한다. 또한, 비교 회로(16h, 16u)는 기준 지연 신호와 전지연 신호의 논리 레벨 및 기준 지연 신호와 후지연 신호의 논리 레벨이 함께 불일치일 때에, 증가 신호(SDIZ) 및 감소 신호(SDDZ)의 출력을 금지하는금지 회로로서도 동작한다.
다음에, 제2 실시예에 있어서의 수신 회로의 동작을 설명한다. 여기서는 설명을 간단히 하기 위해서, 어드레스 신호(AD0)의 수신 동작에 관해서만 설명한다. 다른 어드레스 신호(AD1-ADn) 및 데이터 신호(DQ0-DQn)의 수신 동작도 동일한 방식으로 이루어진다.
도 10은 DRAM 내부에 있어서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 큰 경우의 동작을 나타내고 있다. 제1 실시예와 동일한 동작에 관하여는 상세한 설명을 생략한다.
도 9에 도시한 지연단(16o, 16a, 16b, 16c, 16p)은 지연 어드레스 신호(DAD0)를 순차적으로 지연시킨 신호를 노드(ND1, ND2, ND3, ND3A)에 출력한다. 지연 어드레스 신호(DAD0)는 전지연 신호로서 노드(ND1A)에 출력된다(도 10(a)).
래치 회로(16q, 16c, 16d, 16e, 16r)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여, 노드(ND1A, ND1, ND2, ND3, ND3A)의 레벨을 래치한다. 이 때, 지연 어드레스 신호(DAD0)의 내부 클록 신호(ICLK)에 대한 지연량이 크기 때문에, 래치 회로(16e, 16r)는 잘못된 어드레스 신호(AD0)(로우 레벨)을 래치한다(도 10(b)).
배타적 논리합 회로(16g, 16t)는 노드(ND5, ND6)의 레벨 및 노드(ND5, ND6A)의 레벨의 불일치를 각각 검출하여 노드(ND8A, ND8B)에 하이 레벨을 출력한다(도 10(c)).
비교 회로(16u)는 노드(ND7A)의 로우 레벨 및 노드(ND8A)의 하이 레벨을 수신하여 노드(ND9A)에 로우 레벨을 출력하고, 노드(ND10A)에 하이 레벨을 출력한다(도 10(d)). 이 때문에, 내부 클록 신호(ICLK)가 로우 레벨인 기간에 하이 레벨의 감소 신호(SDDZ)가 출력된다(도 10(e)).
감소 신호(SDDZ)의 출력에 의해, 가변 지연 회로(14)(도 1)의 지연 시간이 짧아지고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 빨라진다. 이에 따라, 2번째의 클록 사이클에 있어서, 노드(ND3)에 전달되는 지연 어드레스 신호(DAD0)는 래치 회로(16e)에 의해 정확하게 래치된다(도 10(f)).
그러나, 이 시점에서, 래치 회로(16r)는 노드(ND3A)에 전달되는 지연 어드레스 신호(DAD0)를 정확하게 래치할 수 없다(도 10(g)). 이 때문에, 배타적 논리합 회로(16t)는 노드(ND5, ND6A)의 레벨 불일치를 검출하여 노드(ND8B)에 하이 레벨을 출력한다(도 10(h)).
비교 회로(16h)는 노드(ND7B)의 로우 레벨 및 노드(ND8B)의 하이 레벨을 수신하여 노드(ND9B)에 로우 레벨을 출력하고, 노드(ND10B)에 하이 레벨을 출력한다(도 10(i)).
비교 회로(16u)는 노드(ND7A, ND8A)의 로우 레벨을 수신하여 노드(ND9B)의 로우 레벨 및 노드(ND10B)의 하이 레벨을 노드(9A, 10A)에 각각 전달한다(도 10(j)).
이 때문에, 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 하이 레벨의 감소 신호(SDDZ)가 다시 출력된다(도 10(k)). 감소 신호(SDDZ)의 출력에 의해, 가변 지연 회로(14)(도 1)의 지연 시간이 더욱 짧아져 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 빠르게 된다. 이에 따라, 3번째의 클록 사이클(도시하지 않음)에 있어서, 노드(ND3A)에 전달되는 지연 어드레스 신호(DAD0)는 래치 회로(16r)에 의해 정확하게 래치된다. 즉, DRAM 내부에서 발생한 클록 신호(CLK)와 어드레스 신호(AD0)의 어긋남은 보정된다.
도 11은 DRAM 내부에 있어서, 클록 신호(CLK)의 지연량보다 어드레스 신호(AD)의 지연량이 작은 경우의 동작을 나타내고 있다. 제1 실시예 및 도 10과 동일한 동작에 대해서는 상세한 설명을 생략한다.
도 9에 도시한 래치 회로(16q, 16c, 16d, 16e, 16r)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 노드(ND1A, ND1, ND2, ND3, ND3A)의 레벨을 래치한다. 이 때, 지연 어드레스 신호(DAD0)의 내부 클록 신호(ICLK)에 대한 지연량이 작기 때문에, 래치 회로(16o, 16a)는 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치한다(도 11(a)).
배타적 논리합 회로(16f, 16s)는 노드(ND5, ND4A)의 레벨 및 노드(ND5, ND4)의 레벨의 불일치를 각각 검출하여 노드(ND7B, ND7A)에 하이 레벨을 출력한다(도 11(b)).
비교 회로(16u)는 노드(ND7A)의 하이 레벨 및 노드(ND8A)의 로우 레벨을 수신하여 노드(ND9A)에 하이 레벨을 출력하고, 노드(ND10A)에 로우 레벨을 출력한다(도 11(c)). 이 때문에, 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 하이 레벨의 증가 신호(SDIZ)가 출력된다(도 11(d)).
증가 신호(SDIZ)의 출력에 의해 가변 지연 회로(14)(도 1)의 지연 시간이 길어지고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 늦어진다. 이에 따라, 2번째의 클록 사이클에 있어서, 노드(ND1)에 전달되는 지연 어드레스 신호(DAD0)는 래치 회로(16c)에 의해 정확하게 래치된다(도 11(e)).
그러나, 이 시점에서, 래치 회로(16o)는 노드(ND3A)에 전달되는 지연 어드레스 신호(DAD0)를 정확하게 래치할 수 없다(도 11(f)). 이 때문에, 배타적 논리합 회로(16s)는 노드(ND5, ND4A)의 레벨의 불일치를 검출하여 노드(ND7B)에 하이 레벨을 출력한다(도 11(g)).
비교 회로(16h)는 노드(ND7B)의 하이 레벨 및 노드(ND8B)의 로우 레벨을 수신하여 노드(ND9B)에 하이 레벨을 출력하고, 노드(ND10B)에 로우 레벨을 출력한다(도 11(h)).
비교 회로(16u)는 노드(ND7B, ND8A)의 로우 레벨을 수신하여 노드(ND9B)의 하이 레벨 및 노드(ND10B)의 로우 레벨을 노드(9A, 10A)에 각각 전달한다(도 11(i)).
이 때문에, 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 하이 레벨의 증가 신호(SDIZ)가 다시 출력된다(도 11(j)). 증가 신호(SDIZ)의 출력에 의해 가변 지연 회로(14)(도 1)의 지연 시간이 더욱 길어지고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 늦어진다. 이에 따라, 3번째의 클록 사이클(도시하지 않음)에 있어서, 노드(ND1A)에 전달되는 지연 어드레스 신호(DAD0)는 래치 회로(16o)에 의해 정확하게 래치된다. 즉, DRAM 내부에서 발생한 클록 신호(CLK)와 어드레스 신호(AD0)의 어긋남은 보정된다.
이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다.또한, 이 실시예에서는 판정 회로(20)에 어드레스 신호(AD0)(입력 신호)를 순차적으로 지연시키는 지연단(16o, 16a, 16b, 16p)과, 이 지연된 어드레스 신호(AD0)(2 개의 전지연 신호, 기준 지연 신호, 2 개의 후지연 신호)를 클록 신호(CLK)에 동기하여 래치하는 래치 회로(16q, 16c, 16d, 16e, 16r)와, 래치 회로(16q, 16c, 16d, 16e, 16r)의 출력 레벨을 비교하는 배타적 논리합 회로(16s, 16f, 16g, 16t)를 형성하였다. 클록 신호(CLK)에 동기하여 타이밍이 다른 5 개의 지연 신호, 기준 지연 신호, 후지연 신호를 비교함으로써, 입력 신호의 타이밍의 어긋남이 작은 경우에도 용이하게 검출할 수 있다. 또는, 입력 신호의 타이밍의 어긋남을 검출할 수 있는 범위를 크게 할 수 있다.
도 12는 본 발명의 반도체 집적 회로의 제3 실시예의 주요부를 나타내고 있다. 이 실시예는 제1항, 제3항 및 제4항에 대응하고 있다. 제1 및 제2 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는, 제2 실시예의 판정 회로(20) 대신에 판정 회로(22)가 형성되어 있다. 그 밖의 구성은 제1 및 제2 실시예와 동일하다. 즉, DRAM은 입력 버퍼(10), 가변 지연 회로(14), 지연 조정 회로(18) 및 판정 회로(22)를 갖는 수신 회로를 포함하고 있다. 도 12는 어드레스 신호(AD0)의 수신 회로의 판정 회로(20)를 나타내고 있지만, 다른 어드레스 신호(AD1-ADn) 및 데이터 신호(DQ0-DQn)를 수신하는 수신 회로의 판정 회로(22)도 동일한 회로이다.
판정 회로(22)는 제2 실시예의 판정 회로(20)(도 9)의 비교 회로(16h, 16u)대신에 비교 회로(16v, 16w)를 갖고 있다. 비교 회로(16v, 16w)는 비교 회로(16h, 16u)와 동일한 동작을 한다. 판정 회로(22)의 그 밖의 구성은 판정 회로(20)와 동일하다.
비교 회로(16v)는 노드(ND7B, ND8B)의 레벨을 수신하는 NOR 게이트(17a)와, NOR 게이트(17a)의 출력에 의해 제어되어 전원선(VDD)(하이 레벨) 또는 노드(ND7B)를 노드(ND9B)에 접속하는 스위치 회로(17b)와, NOR 게이트(17a)의 출력에 의해 제어되어 전원선(VDD)(하이 레벨) 또는 노드(ND8B)를 노드(ND10B)에 접속하는 스위치 회로(17c)를 갖고 있다. 스위치 회로(17b, 17c)는 2 개의 CMOS 전달 게이트를 직렬로 접속하여 구성되어 있다.
비교 회로(16w)는 비교 회로(16v)와 동일한 회로이다. 비교 회로(16w)의 스위치 회로(17b)는 NOR 게이트(17a)의 출력에 의해 제어되어 노드(ND9B) 또는 노드(ND7A)를 노드(ND9A)에 접속한다. 비교 회로(16w)의 스위치 회로(17c)는 NOR 게이트(17a)의 출력에 의해 제어되어 노드(ND10B) 또는 노드(ND8A)를 노드(ND10A)에 접속한다.
이 실시예에서도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 비교 회로(16v, 16w)를 CMOS 전달 게이트로 이루어지는 스위치 회로(17a, 17b)로 구성했기 때문에, 회로를 구성하는 소자의 수를 제2 실시예의 비교 회로(16h, 16u)보다 줄일 수 있다. 이 때문에, 비교 회로(16v, 16w)의 레이아웃 크기를 작게 할 수 있다.
도 13은 본 발명의 반도체 집적 회로의 제4 실시예의 주요부를 나타내고 있다. 이 실시예는 제1항 내지 제3항, 제5항에 대응하고 있다. 제1 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는 제1 실시예의 수신 회로(12) 대신에 수신 회로(24)(제1 수신 회로)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 동일하다. 즉, DRAM은 입력 버퍼(10)와, 어드레스 신호(AD0-ADn) 및 데이터 신호(DQ0-DQn)를 수신하는 수신 회로(24)를 갖고 있다.
수신 회로(24)는 제1 실시예의 수신 회로(12)에 카운터(26) 및 게이트 회로(28)를 부가하여 구성되어 있다. 카운터(26)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 카운트 동작하며, 예컨대 8 클록 사이클마다 1 클록 사이클 기간만큼 하이 레벨의 인에이블 신호를 출력한다.
게이트 회로(28)는 CMOS 전달 게이트 등으로 이루어지는 스위치와 래치를 갖고 있다. 게이트 회로(28)는 인에이블 신호의 하이 레벨 기간만 스위치를 온으로 하여, 지연 제어 회로(18)로부터의 지연 조정 신호(Q0-Q7)를 래치에 전달한다. 래치에 유지된 지연 조정 신호(Q0-Q7)는 가변 지연 회로(14)에 출력된다. 즉, 이 실시예에서, 가변 지연 회로(14)는 8 클록 사이클에 1회 지연 시간을 조정한다. 즉, 카운터(26) 및 게이트 회로(28)는 지연 조정 신호(Q0-Q7)를 8 클록 사이클마다 가변 지연 회로(14)에 출력하는 마스크 회로로서 동작한다.
또한, 카운터(26)의 카운트치를 DRAM의 외부로부터 설정 가능하게 함으로써, DRAM을 탑재하는 시스템에 따른 최적의 빈도로 가변 지연 회로(14)의 조정 간격을설정할 수 있다.
이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 8 클록 사이클마다 가변 지연 회로(14)의 지연 시간을 조정하였다. 이 때문에, 클록 신호(CLK)의 지터 등의 영향을 받는 것을 방지할 수 있다.
도 14는 본 발명의 반도체 집적 회로의 제5 실시예의 주요부를 나타내고 있다. 이 실시예는 제1항 내지 제3항, 제6항에 대응하고 있다. 제1 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는 본 발명이 적용되는 DRAM은 8 비트의 데이터 신호(DQ0-DQn)를 수신하는 8 개의 데이터 단자를 갖고 있다. 그리고, 데이터 신호(DQ0, DQ4)에 대응하여 수신 회로(12)가 각각 형성되고, 데이터 신호(DQ1-DQ3, DQ5-DQ7)(제2 입력 신호(9))에 대응하여 수신 회로(30)(제2 수신 회로)가 각각 형성되고 있다. 수신 회로(12)는 제1 실시예와 동일한 회로이다.
수신 회로(30)는 가변 지연 회로(14)와, 래치 회로(32)(제2 래치 회로)를 갖고 있다. 데이터 신호(DQ1-DQ3)에 대응하는 수신 회로(30)의 가변 지연 회로(14)는 데이터 신호(DQ0)에 대응하는 수신 회로(12)의 지연 조정 회로(18)로부터 출력되는 지연 조정 신호(Q0-Q7)를 수신하고 있다. 데이터 신호(DQ5-DQ7)에 대응하는 수신 회로(30)의 가변 지연 회로(14)는 데이터 신호(DQ4)에 대응하는 수신 회로(12)의 지연 조정 회로(18)로부터 출력되는 지연 조정 신호(Q0-Q7)를 수신하고 있다.
래치 회로(32)는 가변 지연 회로(14)로부터 출력되는 지연 데이터 신호(예컨대, DDQ1)를 내부 클록 신호(ICLK)의 상승 에지에 동기하여 래치하여 래치 데이터 신호(예컨대, LDQ1)로서 출력한다. 래치 회로(32)는 내부 클록 신호(ICLK)의 다음 상승 에지까지 가변 지연 회로(14)로부터 출력되는 지연 데이터 신호를 래치 데이터 신호로서 출력한다.
도 15는 도 14에 도시한 래치 회로(32)를 상세히 나타내고 있다. 도면에서는 데이터 신호(DQ1)에 대응하는 래치 회로(32)에 관해서 설명한다.
래치 회로(32)는 지연단(32a) 및 래치 회로(32b, 32c)를 갖고 있다. 지연단(32a)은 지연 데이터 신호(DDQ1)를 지연시켜 래치 회로(32b)에 출력한다. 래치 회로(32b)는 내부 클록 신호(ICLK)의 로우 레벨인 기간에, 지연단(32a)의 출력 레벨을 래치 회로(32c)에 전달하여 내부 클록 신호(ICLK)가 하이 레벨인 기간에, 지연단(32a)의 출력 레벨을 래치한다.
래치 회로(32c)는 내부 클록 신호(ICLK)의 하이 레벨인 기간에, 래치 회로(32b)의 출력 레벨을 래치 데이터 신호(LDQ1)로서 출력하고, 내부 클록 신호(ICLK)가 로우 레벨인 기간에, 래치 회로(32b)의 출력 레벨을 래치한다.
도 16은 제5 실시예의 DRAM의 칩 레이아웃의 개요를 나타내고 있다.
본 실시예의 DRAM은 데이터 신호(DQ0-DQ3)를 기억하는 메모리 셀 어레이(ALY1)와, 데이터 신호(DQ4-DQ7)를 기억하는 메모리 셀 어레이(ALY2)를 갖고 있다. 데이터 신호(DQ0-DQ3)를 수신하는 외부 단자는 메모리 셀 어레이(ALY1)에 따라 형성되어 있다. 데이터 신호(DQ4-DQ7)를 수신하는 외부 단자는 메모리 셀 어레이(ALY2)에 따라 형성되어 있다. 클록 신호(CLK)를 수신하는 외부 단자는 데이터신호(DQ0-DQ7)를 수신하는 외부 단자열의 중앙에 형성되어 있다.
데이터 신호(DQ0-DQ3)를 외부 단자로부터 메모리 셀 어레이(ALY1)에 전달하는 배선 경로는 서로 근접하고 있다. 이와 동일하게, 데이터 신호(DQ4-DQ7)를 외부 단자로부터 메모리 셀 어레이(ALY2)에 전달하는 배선 경로는 서로 근접하고 있다. 배선 경로가 근접하는 데이터 신호의 전달 지연 시간은 거의 같아진다. 이 때문에, 배선 경로가 근접하는 데이터 신호마다 판정 회로(16) 및 지연 조정 회로(18)를 공유하더라도 가변 지연 회로(14)의 지연 시간은 정확하게 조정된다. 판정 회로(16) 및 지연 조정 회로(18)를 공유화함으로써, 수신 회로(30)의 레이아웃 크기는 작아진다.
이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 배선 경로가 근접하는 데이터 신호마다 판정 회로(16)를 공유했다. 이 때문에, 수신 회로(30)의 레이아웃 크기를 작게 할 수 있어 DRAM의 칩 크기를 작게 할 수 있다.
도 17은 본 발명의 반도체 집적 회로의 제6 실시예의 주요부를 나타내고 있다. 이 실시예는 제7항 및 제8항에 대응하고 있다. 제1 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는 DRAM은 외부 단자를 통해 공급되는 클록 신호(CLK), 어드레스 신호(AD0-ADn)(제1 입력 신호) 및 데이터 신호(DQ0-DQn)(제1 입력 신호)를 수신하는 입력 버퍼(10) 및 어드레스 신호(AD0-ADn) 및 데이터 신호(DQ0-DQn)에 각각대응하는 수신 회로(34)(제1 수신 회로)를 갖고 있다.
수신 회로(34)는 가변 지연 회로(14), 판정 회로(16) 및 지연 조정 회로(18)를 갖고 있다. 수신 회로(34)는 전부 동일한 회로이기 때문에, 이하에서는 어드레스 신호(AD0)에 대응하는 수신 회로(34)에 관해서 설명한다.
수신 회로(34)의 가변 지연 회로(14)는 지연 조정 신호(Q0-Q7)에 따라 내부 클록 신호(ICLK)의 위상을 조정하여 지연 클록 신호(DCLK)로서 출력한다.
판정 회로(16)는 지연 클록 신호(DCLK)의 위상과 내부 어드레스 신호(IAD)의 위상을 비교하고, 가변 지연 회로(14)의 지연 시간을 감소시키거나 증가시킬지의 여부를 판정하여, 이 판정 결과에 따라 감소 신호(SDDZ) 또는 증가 신호(SDIZ)를 출력한다. 또한, 판정 회로(16)는 내부 어드레스 신호(IAD0)를 지연 클록 신호(DCLK)에 동기하여 래치하고, 래치 어드레스 신호(LAD0)로서 내부 회로에 출력한다.
지연 조정 회로(18)는 감소 신호(SDDZ) 또는 증가 신호(SDIZ)에 따라 지연 조정 신호(Q0-Q7)의 논리 레벨을 변경한다.
도 18은 도 17에 도시한 어드레스 신호(AD0)에 대응하는 판정 회로(16)를 상세히 나타내고 있다.
판정 회로(16)는 제1 실시예와 동일한 회로이며, 입력하는 신호 및 출력하는 신호가 제1 실시예와 상이하다. 즉, 본 실시예의 판정 회로(16)의 노드(ND1)에는 내부 어드레스 신호(IAD0)가 공급된다. 또, 판정 회로(16)에는 지연 클록 신호(DCLK)가 입력된다. NOR 게이트(16m, 16n)는 제1 실시예와 반대로 증가신호(SDIZ) 및 감소 신호(SDDZ)를 각각 출력한다.
도 19는 DRAM 내부에 있어서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 큰 경우의 수신 회로(34)의 동작을 나타내고 있다. 이 실시예에서는, 증가 신호(SDIZ)가 출력되었을 때, 도 17에 도시한 가변 지연 회로(14)의 지연 시간이 길어지고, 지연 클록 신호(DCLK)의 위상이 지연된다. 즉, 어드레스 신호(AD)의 지연이 큰 경우, 감소 신호(SDDZ)가 아니라 증가 신호(SDIZ)가 출력되어 지연 클록 신호(DCLK)의 위상이 조정된다. 그 밖의 동작은 제1 실시예와 동일하다.
또한, DRAM 내부에 있어서 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 큰 경우, 제1 실시예(도 7)와는 반대로 감소 신호(SDDZ)가 출력되어 지연 클록 신호(DCLK)의 위상이 빠르게 된다.
이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다.
도 20은 본 발명의 반도체 집적 회로의 제7 실시예를 나타내고 있다. 이 실시예는 제7항 및 제9항에 대응하고 있다. 제1, 제5, 제6 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는 본 발명이 적용되는 DRAM은 제5 실시예(도 16)와 동일한 칩 레이아웃을 갖고 있고, 8 비트의 데이터 신호(DQ0-DQn)를 수신하는 8 개의 데이터 단자를 갖고 있다. 그리고, 데이터 신호(DQ0, DQ4)(제1 입력 신호)에 대응하여 수신 회로(34)(제1 수신 회로)가 각각 형성되고, 데이터 신호(DQ1-DQ3, DQ5-DQ7)(제2 입력 신호)에 대응하여 수신 회로(36)(제2 수신 회로)가 각각 형성되어 있다. 수신회로(34)는 제6 실시예와 동일한 회로이다.
수신 회로(36)는 제5 실시예와 동일한 래치 회로(32)(제2 래치 회로)를 갖고 있다. 데이터 신호(DQ1-DQ3)에 대응하는 수신 회로(36)의 래치 회로(32)는 데이터 신호(DQ0)에 대응하는 수신 회로(34)의 가변 지연 회로(14)로부터 출력되는 지연 클록 신호(DCLK)를 수신하고 있다. 데이터 신호(DQ5-DQ7)에 대응하는 수신 회로(36)의 래치 회로(32)는 데이터 신호(DQ4)에 대응하는 수신 회로(34)의 가변 지연 회로(14)로부터 출력되는 지연 클록 신호(DCLK)를 수신하고 있다.
이 실시예에서는 제5 실시예와 같이, 데이터 신호(DQ0-DQ3)를 외부 단자로부터 메모리 셀 어레이에 전달하는 배선 경로는 서로 근접하고, 데이터 신호(DQ4-DQ7)를 외부 단자에서 메모리 셀 어레이에 전달하는 배선 경로는 서로 근접하고 있다. 배선 경로가 근접하는 데이터 신호마다 가변 지연 회로(14), 판정 회로(16) 및 지연 조정 회로(18)를 공유함으로써, 수신 회로(36)의 레이아웃 크기는 제5 실시예의 수신 회로(30)보다 더욱 작아진다.
이 실시예에서도 전술한 제1, 제5, 제6 실시예와 동일한 효과를 얻을 수 있다.
도 21은 본 발명의 반도체 집적 회로의 제8 실시예의 주요부를 나타내고 있다. 이 실시예는 제7항에 대응하고 있다. 제1, 제2 ,제6 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는 제6 실시예의 판정 회로(16) 대신에 판정 회로(20)가 형성되어 있다. 그 밖의 구성은 제6 실시예(도 17)와 동일하다. 도 21은 어드레스 신호(AD0)의 수신 회로의 판정 회로(20)를 나타내고 있지만, 다른 어드레스 신호(AD1-ADn) 및 데이터 신호(DQ0-DQn)를 수신하는 수신 회로의 판정 회로(20)도 동일한 회로이다.
판정 회로(20)는 제2 실시예와 동일한 회로이며, 입력하는 신호 및 출력하는 신호가 제2 실시예와 상이하다. 즉, 본 실시예의 판정 회로(20)의 노드(ND1A)에는 내부 어드레스 신호(IAD0)가 공급된다. 또한, 판정 회로(20)에는 지연 클록 신호(DCLK)가 입력된다. NOR 게이트(16m, 16n)는 제1 실시예와 반대로, 증가 신호(SDIZ) 및 감소 신호(SDDZ)를 각각 출력한다.
이 실시예에서도 전술한 제1, 제2 및 제6 실시예와 동일한 효과를 얻을 수 있다.
도 22는 본 발명의 반도체 집적 회로의 제9 실시예를 나타내고 있다. 이 실시예는 제7항 및 제10항에 대응하고 있다. 제1 실시예에서 설명하는 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하여, 이들에 대한 상세한 설명을 생략한다.
이 실시예에서는 제1 실시예의 수신 회로(12) 대신에 수신 회로(38)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 같다. 즉, DRAM은 입력 버퍼(10)와, 어드레스 신호(AD0-ADn) 및 데이터 신호(DQ0-DQn)를 수신하는 수신 회로(38)를 갖고 있다. 이하에서는 어드레스 신호(AD0)에 대응하는 수신 회로(38)에 관해서 설명한다.
수신 회로(38)는 세로 접속으로 접속된 2 개의 가변 지연 회로(14)(제1 및제2 가변 지연 회로)와, 판정 회로(40)와, 가변 지연 회로(14)에 각각 대응하는 2개의 지연 조정 회로(18)(제1 및 제2 지연 조정 회로)를 갖고 있다.
내부 어드레스 신호(IAD0)는 2 개의 가변 지연 회로(14)에 의해 지연 시간이 조정되어 지연 어드레스 신호(DAD0)로서 판정 회로(40)에 공급된다. 판정 회로(40)는 내부 클록 신호(ICLK) 및 지연 어드레스 신호(DAD0)의 위상차에 따라 제1 증가 신호(SDI1Z) 및 제2 증가 신호(SDI2Z)의 적어도 어느 하나, 또는 제1 감소 신호(SDD1Z) 및 제2 감소 신호(SDD2Z)의 적어도 어느 하나를 출력한다.
내부 어드레스 신호(IAD0)를 수신하는 가변 지연 회로(14)에 대응하는 지연 조정 회로(18)(제1 지연 조정 회로)는 제1 증가 신호(SDI1Z) 또는 제1 감소 신호(SDD1Z)에 따라 제1 지연 조정 신호(Q10-Q17)의 레벨을 변경한다. 지연 어드레스 신호(DAD0)를 출력하는 가변 지연 회로(14)에 대응하는 지연 조정 회로(18)(제2 지연 조정 회로)는 제2 증가 신호(SDI2Z) 또는 제2 감소 신호(SDD2Z)에 따라 제2 지연 조정 신호(Q20-Q27)의 레벨을 변경한다. 2 개의 가변 지연 회로(14)의 지연 시간은 제1 지연 조정 신호(Q10-Q17) 및 제2 지연 조정 신호(Q20-Q27)의 레벨에 따라 각각 변경된다.
도 23은 도 22에 도시한 판정 회로(40)를 상세히 나타내고 있다.
판정 회로(40)는 제2 실시예와 동일한 지연단(16o, 16a, 16b, 16p), 래치 회로(16q, 16c, 16d, 16e, 16r), 배타적 논리합 회로(16s, 16f, 16g, 16t) 및 래치 회로(16k)를 갖고 있다. 또, 판정 회로(40)는 배타적 논리합 회로(16s, 16t)의 출력을 수신하는 비교 회로(161h)와, 배타적 논리합 회로(16f, 16g)의 출력을 수신하는 비교 회로(162h)와, 래치 회로(161i, 162i, 163i, 164i) 및 NOR 게이트(161m, 162m, 163m, 164m)를 갖고 있다.
래치 회로(161i)는 비교 회로(161h)의 출력 노드(ND9A)의 레벨을 NOR 게이트(161m)에 전달한다. 래치 회로(162i)는 비교 회로(161h)의 출력 노드(ND10A)의 레벨을 NOR 게이트(162m)에 전달한다. 래치 회로(163i)는 비교 회로(162h)의 출력 노드(ND9C)의 레벨을 NOR 게이트(163m)에 전달한다. 래치 회로(164i)는 비교 회로(162h)의 출력 노드(ND10C)의 레벨을 NOR 게이트(164m)에 전달한다.
NOR 게이트(161i, 162i, 163i, 164i)는 내부 클록 신호(ICLK)의 로우 레벨 기간에 각각 노드(ND9A, ND10A, NA9C, ND10C)의 레벨에 따라 감소 신호(SDD1Z, SDD2Z), 증가 신호(SDI1Z, SDI2Z)를 출력한다.
도 24는 DRAM 내부에 있어서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 큰 경우의 동작을 나타내고 있다. 제2 실시예와 동일한 동작은 상세한 설명을 생략한다.
이 예에서, 도 23에 도시한 래치 회로(16e, 16r)는 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치한다(도 24(a)). 배타적 논리합 회로(16g, 16t)는 각각 노드(ND8A, ND8B)에 하이 레벨을 출력한다(도 24(b)).
비교 회로(161h)는 노드(ND7B)의 로우 레벨 및 노드(ND8B)의 하이 레벨을 수신하여 노드(ND9A)에 로우 레벨을 출력하고, 노드(ND10A)에 하이 레벨을 출력한다(도 24(c)). 비교 회로(162h)는 노드(ND7A)의 로우 레벨 및 노드(ND8A)의 하이 레벨을 수신하여 노드(ND9C)에 로우 레벨을 출력하고, 노드(ND10C)에 하이 레벨을 출력한다(도 24(d)). 이 때문에, 하이 레벨의 감소 신호(SDD1Z, SDD2Z)가 출력된다(도 24(e)).
감소 신호(SDD1Z, SDD2Z)의 출력에 의해 2 개의 가변 지연 회로(14)의 지연 시간이 함께 짧아지고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 빨라진다. 이에 따라, 2번째의 클록 사이클에 있어서, 지연 어드레스 신호(DAD0)는 래치 회로(16e, 16r)에 의해 정확하게 래치된다(도 24(f)). 따라서, 2번째의 클록 사이클에서는 감소 신호(SDD1Z, SDD2Z)는 출력되지 않는다. 즉, 제2 실시예(도 10)에서 2 클록의 사이클이 필요했던 래치 타이밍의 조정을 1 클록의 사이클로 할 수 있다.
도 25는 DRAM 내부에 있어서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 큰 경우의 다른 동작을 나타내고 있다. 제2 실시예와 동일한 동작은 상세한 설명을 생략한다.
이 예에서는, 도 23에 도시한 래치 회로(16r)만이 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치한다(도 25(a)). 배타적 논리합 회로(16t)는 노드(ND8B)에 하이 레벨을 출력한다(도 25(b)).
비교 회로(161h)는 노드(ND7B)의 로우 레벨 및 노드(ND8B)의 하이 레벨을 수신하여 노드(ND9A)에 로우 레벨을 출력하고, 노드(ND10A)에 하이 레벨을 출력한다(도 25(c)). 이 때문에, 하이 레벨의 감소 신호(SDD1Z)가 출력된다(도 25(d)).
감소 신호(SDD1Z)의 출력에 의해 가변 지연 회로(14)의 지연 시간이 짧게 되고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 빠르게 된다. 이에 따라, 2번째의 클록 사이클에 있어서, 지연 어드레스 신호(DAD0)는 래치 회로(16r)에 의해 정확하게 래치된다(도 25(e)).
도 26은 DRAM 내부에 있어서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 작은 경우의 동작을 나타내고 있다. 제2 실시예와 동일한 동작은 상세한 설명을 생략한다.
이 예에서는 도 23에 도시한 래치 회로(16q, 16c)는 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치한다(도 26(a)). 배타적 논리합 회로(16s, 16f)는 각각 노드(ND7B, ND7A)에 하이 레벨을 출력한다(도 26(b)).
비교 회로(161h)는 노드(ND7B)의 하이 레벨 및 노드(ND8B)의 로우 레벨을 수신하여 노드(ND9A)에 하이 레벨을 출력하고, 노드(ND10A)에 로우 레벨을 출력한다(도 26(c)). 비교 회로(162h)는 노드(ND7A)의 하이 레벨 및 노드(ND8A)의 로우 레벨을 수신하여 노드(ND9C)에 하이 레벨을 출력하고, 노드(ND10C)에 로우 레벨을 출력한다(도 26(d)). 이 때문에, 하이 레벨의 증가 신호(SDI1Z, SDI2Z)가 출력된다(도 26(e)).
증가 신호(SDI1Z, SDI2Z)의 출력에 의해 2개의 가변 지연 회로(14)의 지연 시간이 함께 길어지고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 지연되게 된다. 이에 따라, 2번째의 클록 사이클에 있어서, 지연 어드레스 신호(DAD0)는 래치 회로(16q, 16c)에 의해 정확하게 래치된다(도 26(f)). 따라서, 2번째의 클록 사이클에서는 증가 신호(SDI1Z, SDI2Z)는 출력되지 않는다. 즉, 제2 실시예(도 11)에서 2 클록 사이클이 필요하였던 래치 타이밍의 조정을 1 클록 사이클로 할 수있다.
도 27은 DRAM 내부에 있어서, 클록 신호(CLK)의 지연보다 어드레스 신호(AD)의 지연이 작은 경우의 다른 동작을 나타내고 있다. 제2 실시예와 동일한 동작은 상세한 설명을 생략한다.
이 예에서는, 도 23에 도시한 래치 회로(16q)만이 잘못된 어드레스 신호(AD0)(로우 레벨)를 래치한다(도 27(a)). 배타적 논리합 회로(16s)는 노드(ND7B)에 하이 레벨을 출력한다(도 27(b)).
비교 회로(161h)는 노드(ND7B)의 하이 레벨 및 노드(ND8B)의 로우 레벨을 수신하여 노드(ND9A)에 하이 레벨을 출력하고, 노드(ND10A)에 로우 레벨을 출력한다(도 27(c)). 이 때문에, 하이 레벨의 증가 신호(SDI1Z)가 출력된다(도 27(d)).
증가 신호(SDI1Z)의 출력에 의해 가변 지연 회로(14)의 지연 시간이 길어지고, 지연 어드레스 신호(DAD0)의 클록 신호에 대한 위상은 지연되게 된다. 이에 따라, 2번째의 클록 사이클에 있어서, 지연 어드레스 신호(DAD0)는 래치 회로(16q)에 의해 정확하게 래치된다(도 27(f)). 따라서, 2번째의 클록 사이클에서 증가 신호(SDI1Z)는 출력되지 않는다.
이 실시예에서도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 클록 신호(CLK)와 어드레스 신호(AD0)의 위상의 어긋남이 클 때에, 판정 회로(40)로부터 2 개의 감소 신호(SDD1Z, SDD2Z) 또는 2 개의 증가 신호(SDI1Z, SDI2Z)를 출력하여 2 개의 가변 지연 회로(14)를 동시에 조정하였다. 이 때문에, 클록 신호(CLK)와 어드레스 신호(AD0)의 위상의 어긋남이 짧은 기간을없앨 수 있다.
또한, 전술한 실시예에서는 본 발명을 DRAM에 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 SRAM, 비휘발성 메모리, 또는 마이크로 컴퓨터 등의 로직 LSI에 적용하더라도 좋다. 제5 및 제7 실시예는 복수 비트의 데이터 신호 또는 복수 비트의 어드레스 신호를 수신하는 수신 회로를 갖는 반도체 집적 회로에 적용하면, 현저한 효과를 얻을 수 있다.
전술한 제2, 제3 및 제8 실시예에서는 세로 접속으로 접속된 4 개의 지연단(16o, 16a, 16b, 16p)을 판정 회로에 형성하여, 입력 신호를 순차적으로 지연시키고, 5개의 래치 회로(16q, 16c, 16d, 16e, 16r)에서 지연시킨 입력 신호를 래치한 예에 관해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 지연단의 수 및 래치 회로의 수를 더욱 늘림으로써 가변 지연 회로(14)의 지연 시간을 미세하게 조정할 수 있다. 이 때, 예컨대, 제2 실시예(도 9)에서 판정 회로(20)의 비교 회로(16u)는 래치 회로의 수에 따라 적층되고 있다.
이상의 실시예에 있어서 설명한 발명을 정리하여 부기로서 개시한다.
(부기 1) 제1 입력 신호를 클록 신호에 동기하여 수신하는 제1 수신 회로를 구비하고,
상기 제1 수신 회로는,
상기 제1 입력 신호를 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력하는 가변 지연 회로와,
상기 제1 지연 신호와 상기 클록 신호의 위상차에 따라 상기 가변 지연 회로의 지연 시간을 증가시키기 위한 증가 신호 또는 상기 가변 지연 회로의 지연 시간을 감소시키기 위한 감소 신호를 출력하는 판정 회로와,
상기 가변 지연 회로를 조정하는 상기 지연 조정 신호를 상기 증가 신호 또는 상기 감소 신호에 따라 생성하는 지연 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 2) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 판정 회로는,
상기 제1 지연 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 후지연 신호를 생성하는 지연 회로와,
상기 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨의 일치, 불일치를 검출하는 레벨 검출 회로와,
상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는 지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 3) 부기 2에 기재한 반도체 집적 회로에 있어서,
상기 지연 회로는, 상기 제1 지연 신호를 수신하여 상기 기준 지연 신호 및 상기 후지연 신호를 순차적으로 생성하는 세로 접속으로 접속된 지연단을 포함하고, 상기 지연단 중 초단에서 수신하는 상기 제1 지연 신호를 상기 전지연 신호로서 출력하며,
상기 지연단의 지연 시간은 동일한 값으로 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 4) 부기 2에 기재한 반도체 집적 회로에 있어서,
상기 판정 회로는 상기 클록 신호에 동기하여 상기 기준 지연 신호를 래치하고, 이 래치한 신호를 내부 회로에 출력하는 제1 래치 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 5) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 지연 시간 제어 회로는 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 함께 불일치할 때 상기 증가 신호 및 상기 감소 신호의 출력을 금지하는 금지 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 6) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 판정 회로는,
상기 제1 지연 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 복수의 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 복수의 후지연 신호를 생성하는 지연 회로와,
상기 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치를 각각 검출함과 동시에, 상기 기준 지연 신호와 상기 후지연신호의 논리 레벨의 일치, 불일치를 각각 검출하는 레벨 검출 회로와,
상기 기준 지연 신호의 논리 레벨과 상기 전지연 신호 중 어느 한 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호의 논리 레벨과 상기 후지연 신호 중 어느 한 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는 지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 7) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 제1 수신 회로는 상기 지연 조정 회로가 생성하는 상기 지연 조정 신호를 복수 클록 사이클마다 상기 가변 지연 회로에 출력하는 마스크 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 8) 부기 1에 기재한 반도체 집적 회로에 있어서,
제2 입력 신호를 상기 클록 신호에 동기하여 수신하는 제2 수신 회로를 구비하고,
상기 제2 수신 회로는,
상기 제2 입력 신호를 상기 제1 수신 회로의 상기 지연 조정 회로가 생성하는 상기 지연 조정 신호에 따라 지연시켜 제2 지연 입력 신호로서 출력하는 가변 지연 회로와,
상기 제2 지연 입력 신호를 상기 클록 신호에 동기하여 래치하고, 이 래치한 신호를 내부 회로에 출력하는 제2 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 9) 제1 입력 신호를 클록 신호에 동기하여 수신하는 제1 수신 회로를구비하고,
상기 제1 수신 회로는,
상기 클록 신호를 지연 조정 신호에 따라 지연시켜 지연 클록 신호로서 출력하는 가변 지연 회로와,
상기 지연 클록 신호와 상기 제1 입력 신호의 위상차에 따라 상기 가변 지연 회로의 지연 시간을 증가시키기 위한 증가 신호 또는 상기 가변 지연 회로의 지연 시간을 감소시키기 위한 감소 신호를 출력하는 판정 회로와,
상기 가변 지연 회로를 조정하는 상기 지연 조정 신호를 상기 증가 신호 또는 상기 감소 신호에 따라 생성하는 지연 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 10) 부기 9에 기재한 반도체 집적 회로에 있어서,
상기 판정 회로는,
상기 제1 입력 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 후지연 신호를 생성하는 지연 회로와,
상기 지연 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨의 일치, 불일치를 검출하는 레벨 검출 회로와,
상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는 지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 11) 부기 10에 기재한 반도체 집적 회로에 있어서,
상기 지연 회로는 상기 제1 입력 신호를 수신하여 상기 기준 지연 신호 및 상기 후지연 신호를 순차적으로 생성하는 세로 접속으로 접속된 지연단을 포함하고, 상기 지연단 중 초단에서 수신하는 상기 제1 입력 신호를 상기 전지연 신호로서 출력하며,
상기 지연단의 지연 시간은 동일한 값으로 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 12) 부기 10에 기재한 반도체 집적 회로에 있어서,
상기 판정 회로는 상기 지연 클록 신호에 동기하여 상기 기준 지연 신호를 래치하고, 이 래치한 신호를 내부 회로에 출력하는 제1 래치 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 13) 부기 9에 기재한 반도체 집적 회로에 있어서,
상기 지연 시간 제어 회로는 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 함께 불일치할 때 상기 증가 신호 및 상기 감소 신호의 출력을 금지하는 금지 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 14) 부기 9에 기재한 반도체 집적 회로에 있어서,
상기 판정 회로는,
상기 제1 입력 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 복수의 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 복수의 후지연 신호를 생성하는 지연 회로와,
상기 지연 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치를 각각 검출함과 동시에, 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨의 일치, 불일치를 각각 검출하는 레벨 검출 회로와,
상기 기준 지연 신호의 논리 레벨과 상기 전지연 신호 중 어느 한 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호의 논리 레벨과 상기 후지연 신호 중 어느 한 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는 지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 15) 부기 9에 기재한 반도체 집적 회로에 있어서,
제2 입력 신호를 상기 클록 신호에 동기하여 수신하는 제2 수신 회로를 구비하고,
상기 제2 수신 회로는,
상기 제2 입력 신호를 상기 제1 수신 회로의 상기 가변 지연 회로가 생성하는 상기 지연 클록 신호에 동기하여 래치하고, 이 래치한 신호를 내부 회로에 출력하는 제2 래치 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 16) 입력 신호를 클록 신호에 동기하여 수신하는 수신 회로를 구비하고,
상기 수신 회로는,
상기 입력 신호를 제1 지연 조정 신호에 따라 지연시키는 제1 가변 지연 회로와,
상기 제1 가변 지연 회로에 의해 지연된 상기 입력 신호를 제2 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력하는 제2 가변 지연 회로와,
상기 제1 지연 신호와 상기 클록 신호의 위상차에 따라 상기 제1 가변 지연 회로의 지연 시간을 증가시키기 위한 제1 증가 신호 또는 상기 제1 가변 지연 회로의 지연 시간을 감소시키기 위한 제1 감소 신호를 출력함과 동시에, 상기 제2 가변 지연 회로의 지연 시간을 증가시키기 위한 제2 증가 신호 또는 상기 제2 가변 지연 회로의 지연 시간을 감소시키기 위한 제2 감소 신호를 출력하는 판정 회로와,
상기 제1 가변 지연 회로를 조정하는 상기 제1 지연 조정 신호를 상기 제1 증가 신호 또는 상기 제1 감소 신호에 따라 생성하는 제1 지연 조정 회로와,
상기 제2 가변 지연 회로를 조정하는 상기 제2 지연 조정 신호를 상기 제2 증가 신호 또는 상기 제2 감소 신호에 따라 생성하는 제2 지연 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
부기 3 및 부기 11의 반도체 집적 회로에 있어서, 지연 회로는 제1 지연 신호(또는 제1 입력 신호)를 수신하여 기준 지연 신호 및 후지연 신호를 순차적으로 생성하는 세로 접속으로 접속된 지연단을 갖고 있다. 지연 회로는 지연단 중 초단에서 수신되는 제1 지연 신호(또는 제1 입력 신호)를 전지연 신호로서 출력한다. 지연단의 지연 시간은 동일한 값으로 설정되어 있다. 즉, 기준 지연 신호와 전지연 신호의 위상차 및 기준 지연 신호와 후지연 신호의 위상차는 동일하게 된다. 이 때문에, 판정 회로에 있어서, 전지연 신호와 관계하는 회로를 후지연 신호와 관계하는 회로와 동일한 구성으로 할 수 있게 된다. 그 결과, 회로 설계 및 타이밍 설계를 용이하게 할 수 있다.
부기 4 및 부기 12의 반도체 집적 회로에 있어서, 판정 회로는 클록 신호(또는 지연 클록 신호)에 동기하여 기준 지연 신호를 래치하고, 이 래치한 신호를 내부 회로에 출력하는 제1 래치 회로를 갖고 있다. 제1 입력 신호의 타이밍이 어긋난 경우에도 전지연 신호 또는 후지연 신호의 레벨과 기준 지연 신호의 레벨의 불일치가 검출된 시점에서, 제1 입력 신호의 타이밍의 어긋남은 보정된다. 따라서, 기준 지연 신호의 논리 레벨이 잘못되는 일은 없다. 이 때문에, 제1 수신 회로는 제1 입력 신호를 확실하게 수신할 수 있다.
이상, 본 발명에 관해서 상세히 설명하였지만, 상기 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.
제1항의 반도체 집적 회로에서는 온도 변화, 전압 변화 등에 의해 제1 입력 신호와 클록 신호의 타이밍이 어긋난 경우에도 제1 수신 회로는 제1 입력 신호를 클록 신호에 동기하여 확실하게 수신할 수 있다. 클록 신호의 주파수가 확정 시간에 제약되는 것을 방지할 수 있고, 제1 입력 신호의 전송 속도를 향상시킬 수 있다. 가변 지연 회로의 소비 전력을 작게 할 수 있다.
제2항 및 제8항의 반도체 집적 회로에서는 제1 입력 신호의 타이밍의 어긋남을 용이하게 검출하여 정확한 타이밍으로 복귀시킬 수 있다.
제3항의 반도체 집적 회로에서는 제1 입력 신호의 타이밍이 잘못 조정되는 것을 방지할 수 있다.
제4항의 반도체 집적 회로에서는 제1 수신 회로가 잘못된 레벨의 제1 입력 신호를 수신하는 것이 방지된다. 제1 입력 신호의 타이밍의 어긋남이 작은 경우에도 용이하게 검출하거나, 또는 제1 입력 신호의 타이밍의 어긋남을 검출할 수 있는 범위를 크게 할 수 있다.
제5항의 반도체 집적 회로에서는 클록 신호의 지터 등의 영향을 받는 것을 방지할 수 있다.
제6항의 반도체 집적 회로에서는 제2 수신 회로의 회로 규모를 작게 할 수 있어 반도체 집적 회로의 칩 크기를 작게 할 수 있다.
제7항의 반도체 집적 회로에서는 온도 변화, 전압 변화 등에 의해 제1 입력 신호와 클록 신호의 타이밍이 어긋난 경우에도 제1 수신 회로는 제1 입력 신호를 클록 신호에 동기하여 확실하게 수신할 수 있다. 클록 신호의 주파수가 확정 시간으로 제약되는 것을 방지할 수 있고, 제1 입력 신호의 전송 속도를 향상시킬 수 있다.
제9항의 반도체 집적 회로에서는 제2 수신 회로의 회로 규모를 작게 할 수 있어 반도체 집적 회로의 칩 크기를 작게 할 수 있다.
제10항의 반도체 집적 회로에서는 입력 신호의 타이밍을 어긋나는 양의 대소에 관계없이 짧은 기간에 보정할 수 있다.

Claims (10)

  1. 제1 입력 신호를 클록 신호에 동기하여 수신하는 제1 수신 회로를 구비하고,
    상기 제1 수신 회로는,
    상기 제1 입력 신호를 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력하는 가변 지연 회로와,
    상기 제1 지연 신호와 상기 클록 신호의 위상차에 따라 상기 가변 지연 회로의 지연 시간을 증가시키기 위한 증가 신호 또는 상기 가변 지연 회로의 지연 시간을 감소시키기 위한 감소 신호를 출력하는 판정 회로와,
    상기 가변 지연 회로를 조정하는 상기 지연 조정 신호를 상기 증가 신호 또는 상기 감소 신호에 따라 생성하는 지연 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 판정 회로는,
    상기 제1 지연 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 후지연 신호를 생성하는 지연 회로와,
    상기 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨의 일치, 불일치를 검출하는 레벨 검출 회로와,
    상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는 지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 지연 시간 제어 회로는, 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 함께 불일치할 때 상기 증가 신호 및 상기 감소 신호의 출력을 금지하는 금지 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 판정 회로는,
    상기 제1 지연 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 복수의 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 복수의 후지연 신호를 생성하는 지연 회로와,
    상기 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치를 각각 검출함과 동시에, 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨의 일치, 불일치를 각각 검출하는 레벨 검출 회로와,
    상기 기준 지연 신호의 논리 레벨과 상기 전지연 신호 중 어느 한 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호의 논리 레벨과 상기 후지연 신호 중 어느 한 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 제1 수신 회로는 상기 지연 조정 회로가 생성하는 상기 지연 조정 신호를 복수의 클록 사이클마다 상기 가변 지연 회로로 출력하는 마스크 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서, 제2 입력 신호를 상기 클록 신호에 동기하여 수신하는 제2 수신 회로를 구비하고,
    상기 제2 수신 회로는,
    상기 제2 입력 신호를 상기 제1 수신 회로의 상기 지연 조정 회로가 생성하는 상기 지연 조정 신호에 따라 지연시켜 제2 지연 입력 신호로서 출력하는 가변 지연 회로와,
    상기 제2 지연 입력 신호를 상기 클록 신호에 동기하여 래치하고, 이 래치한 신호를 내부 회로로 출력하는 제2 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제1 입력 신호를 클록 신호에 동기하여 수신하는 제1 수신 회로를 구비하고,
    상기 제1 수신 회로는,
    상기 클록 신호를 지연 조정 신호에 따라 지연시켜 지연 클록 신호로서 출력하는 가변 지연 회로와,
    상기 지연 클록 신호와 상기 제1 입력 신호의 위상차에 따라 상기 가변 지연 회로의 지연 시간을 증가시키기 위한 증가 신호 또는 상기 가변 지연 회로의 지연 시간을 감소시키기 위한 감소 신호를 출력하는 판정 회로와,
    상기 가변 지연 회로를 조정하는 상기 지연 조정 신호를 상기 증가 신호 또는 상기 감소 신호에 따라 생성하는 지연 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서, 상기 판정 회로는,
    상기 제1 입력 신호를 소정 시간 지연시킨 기준 지연 신호, 상기 기준 지연 신호보다 위상이 빠른 전지연 신호 및 상기 기준 지연 신호보다 위상이 지연된 후지연 신호를 생성하는 지연 회로와,
    상기 지연 클록 신호에 동기하여 상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨의 일치, 불일치 및 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨의 일치, 불일치를 검출하는 레벨 검출 회로와,
    상기 기준 지연 신호와 상기 전지연 신호의 논리 레벨이 불일치할 때 상기 증가 신호를 출력하고, 상기 기준 지연 신호와 상기 후지연 신호의 논리 레벨이 불일치할 때 상기 감소 신호를 출력하는 지연 시간 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제7항에 있어서, 제2 입력 신호를 상기 클록 신호에 동기하여 수신하는 제2수신 회로를 구비하고,
    상기 제2 수신 회로는,
    상기 제2 입력 신호를 상기 제1 수신 회로의 상기 가변 지연 회로가 생성하는 상기 지연 클록 신호에 동기하여 래치하고, 이 래치한 신호를 내부 회로로 출력하는 제2 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  10. 입력 신호를 클록 신호에 동기하여 수신하는 수신 회로를 구비하고,
    상기 수신 회로는,
    상기 입력 신호를 제1 지연 조정 신호에 따라 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로에 의해 지연된 상기 입력 신호를 제2 지연 조정 신호에 따라 지연시켜 제1 지연 신호로서 출력하는 제2 가변 지연 회로와,
    상기 제1 지연 신호와 상기 클록 신호의 위상차에 따라 상기 제1 가변 지연 회로의 지연 시간을 증가시키기 위한 제1 증가 신호 또는 상기 제1 가변 지연 회로의 지연 시간을 감소시키기 위한 제1 감소 신호를 출력함과 동시에, 상기 제2 가변 지연 회로의 지연 시간을 증가시키기 위한 제2 증가 신호 또는 상기 제2 가변 지연 회로의 지연 시간을 감소시키기 위한 제2 감소 신호를 출력하는 판정 회로와,
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