KR20140054908A

KR20140054908A - 듀티 정정 회로 및 이를 포함하는 시스템

Info

Publication number: KR20140054908A
Application number: KR1020120120979A
Authority: KR
Inventors: 설호석; 배승준; 송호성
Original assignee: 삼성전자주식회사
Priority date: 2012-10-30
Filing date: 2012-10-30
Publication date: 2014-05-09
Also published as: US9053774B2; KR102000470B1; US20140119140A1

Abstract

듀티 정정 회로는 듀티 센싱 회로, 패드부, 퓨즈 회로 및 드라이버 회로를 포함한다. 듀티 센싱 회로는 주기적으로 토글링되는 출력 신호의 듀티비를 감지하여 적어도 하나의 센싱 출력 신호를 생성한다. 패드부는 센싱 출력 신호를 외부의 자동 테스트 장치에 적어도 하나의 판정 신호로서 제공한다. 퓨즈 회로는 상기 적어도 하나의 판정 신호에 기초하여 생성된 퓨즈 제어 신호에 기초하여 복수의 듀티 제어 신호들을 생성한다. 드라이버 회로는 테스트 모드에서 주기적으로 토글링되는 입력 신호를 버퍼링하여 상기 출력 신호로 제공하되, 듀티 제어 신호에 응답하여 출력 신호의 풀-업 강도와 풀-다운 강도를 조절하여 출력 신호의 듀티비를 정정한다.

Description

듀티 정정 회로 및 이를 포함하는 시스템{Duty correction circuit and system including the same}

본 발명은 듀티 정정에 관한 것으로 보다 상세하게는 듀티 정정 회로를 이를 구비하는 시스템에 관한 것이다.

반도체 메모리 장치(예컨대, 디램(DRAM))에서 클럭 신호 및 데이터의 듀티는 시스템의 특성에 영향을 미치는 중요한 요소이다. 하지만 종래에는 듀티 정정 회로는 클럭 트리와 같은 부분에서 듀티 정정 회로가 사용되어 클럭 신호의 듀티를 보정하였다. 이는 클럭 신호는 계속적으로 토글링하는 신호이기 때문에 듀티의 산포를 보정할 수 있기 때문이다. 하지만 랜덤한 데이터 패턴이 입력될 수 있는 데이터 경로나 어드레스 경로에서는 듀티 정정 회로가 사용될 수 없는 문제점이 있다.

본 발명의 일 목적은 랜덤한 데이터 패턴이 입력되는 경로에 사용되어 듀티 산포를 개선할 수 있는 듀티 정정 회로를 제공하는데 있다.

본 발명의 다른 목적은 상기 듀티 정정 회로를 포함하는 반도체 메모리 장치를 제공하는데 있다.

상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 듀티 정정 회로는 듀티 센싱 회로, 패드부, 퓨즈 회로 및 드라이버 회로를 포함한다. 상기 듀티 센싱 회로는 주기적으로 토글링되는 출력 신호의 듀티비를 감지하여 감지된 듀티비에 따른 적어도 하나의 센싱 출력 신호를 생성한다. 상기 패드부는 센싱 출력 신호를 외부의 자동 테스트 장치에 적어도 하나의 판정 신호로서 제공한다. 상기 퓨즈 회로는 상기 적어도 하나의 판정 신호에 기초하여 상기 외부의 자동 테스트 장치가 생성한 퓨즈 제어 신호에 응답하여 선택적으로 프로그램되는 복수의 퓨즈 소자들을 포함하고, 상기 퓨즈 제어 신호에 기초한 복수의 듀티 제어 신호들을 생성한다. 상기 드라이버 회로는 테스트 모드에서 주기적으로 토글링되는 입력 신호를 버퍼링하여 상기 출력 신호로 제공하되, 상기 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-업 강도와 풀-다운 강도를 조절하여 상기 출력 신호의 듀티비를 정정한다.

실시예에 있어서, 상기 듀티 센싱 회로는 상기 출력 신호의 평균값을 추출하여 상기 출력 신호의 듀티 비에 비례하는 아날로그 신호를 출력하는 필터; 타겟 듀티 비에 따른 적어도 하나의 기준 전압을 생성하는 기준 전압 생성부; 및 상기 아날로그 신호와 상기 기준 전압을 비교하여 상기 센싱 출력 신호를 제공하는 비교부를 포함할 수 있다.

상기 필터부는 상기 출력 신호가 인가되는 제1 단자를 구비하는 제1 저항; 및 상기 제1 저항의 제2 단자와 접지 전압 사이에 연결되는 커패시터를 포함할 수 있다.

상기 기준 전압 생성부는 전원 전압과 상기 접지 전압 사이에 직렬로 연결되는 복수의 저항들을 포함하고, 전압 배분에 의하여 상기 적어도 하나의 기준 전압을 상기 비교부에 제공할 수 있다.

실시예에 있어서, 상기 비교부는 상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제1 기준 전압을 비교하는 제1 비교기; 상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제2 기준 전압을 비교하는 제2 비교기; 상기 제1 비교기의 출력의 반전된 제1 반전 출력과 상기 제2 비교기의 출력을 앤드 연산하여 제1 센싱 출력 신호를 출력하는 제1 앤드 게이트; 및 상기 제1 반전 출력과 상기 제2 비교기의 출력이 반전된 제2 반전 출력을 앤드 연산하여 제2 센싱 출력 신호를 출력하는 제2 앤드 게이트를 포함할 수 있다.

실시예에 있어서, 상기 비교부는 상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제1 기준 전압을 비교하는 제1 비교기; 상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제2 기준 전압을 비교하는 제2 비교기; 상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제3 기준 전압을 비교하는 제3 비교기; 상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제4 기준 전압을 비교하는 제4 비교기; 상기 제1 내지 제4 비교기들의 출력들을 앤드 연산하여 제1 센싱 출력 신호를 출력하는 제1 앤드 게이트; 상기 제1 비교기의 출력이 반전된 제1 반전 출력과 상기 제2 내지 제4 비교기들의 출력들을 앤드 연산하여 제2 센싱 출력 신호를 출력하는 제2 앤드 게이트; 상기 제1 반전 출력과 상기 제2 비교기의 출력이 반전된 제2 반전 출력과 상기 제3 및 제4 비교기들의 출력들을 앤드 연산하여 제3 센싱 출력 신호를 출력하는 제3 앤드 게이트; 상기 제1 및 제2 반전 출력들과 상기 제3 비교기의 출력이 반전된 제 3 반전 출력 및 상기 제4 비교기의 출력을 앤드 연산하여 제4 센싱 출력 신호룰 출력하는 제4 앤드 게이트; 및 상기 제1 내지 제3 반전 출력들과 상기 제4 비교기의 출력이 반전된 제4 반전 출력을 앤드 연산하여 제4 센싱 출력 신호를 출력하는 제5 앤드 게이트를 포함할 수 있다.

실시예에 있어서, 상기 패드부는 상기 패드부는 상기 적어도 하나의 센싱 출력 신호의 로직 레벨에 따라 상기 적어도 하나의 판정 신호의 로직 레벨을 결정하는 로직 회로; 및 상기 적어도 하나의 판정 신호를 상기 외부의 자동 테스트 장치에 제공하는 적어도 하나의 모니터링 패드를 포함하고, 상기 적어도 하나의 판정 신호는 상기 출력 신호의 듀티비가 타겟 듀티비 이내인지 여부를 나타내는 패스 신호와 상기 출력 신호의 풀-업 강도와 풀-다운 강도를 조절하기 위한 적어도 하나의 업 신호를 포함할 수 있다.

실시예에 있어서, 상기 퓨즈 회로는 상기 퓨즈 제어 신호에 응답하여 선택적으로 프로그램되는 복수의 퓨즈 셀들; 프로그램 신호에 응답하여 상기 복수의 퓨즈 셀들 중 선택적으로 프로그램될 적어도 하나의 퓨즈 셀을 선택하는 프로그램 트랜지스터들; 및 상기 복수의 퓨즈 셀들 각각에 연결되는 감지부들을 포함하고, 상기 감지부들에서 상기 듀티 제어 신호들을 출력하고, 상기 복수의 퓨즈 셀들 각각은 전압 패드에 연결되는 퓨즈 소자; 및 상기 퓨즈 소자와 연결되는 액세스 트랜지스터를 포함하고, 상기 퓨즈 소자의 제1 단자는 프로그램 여부에 따라 프로그램 전압 또는 접지 전압이 인가되는 전압 패드에 연결되고 상기 퓨즈 소자의 제2 단자는 상기 액세스 트랜지스터에 연결될 수 있다.

상기 퓨즈 소자는 안티퓨즈 또는 E-퓨즈일 수 있다.

실시예에 있어서, 상기 드라이버 회로는 상기 입력 신호를 버퍼링하는 제1 버퍼; 연결 노드에서 상기 제1 버퍼와 직렬로 연결되고, 상기 제1 버퍼의 출력을 버퍼링하여 상기 출력 신호로 제공하는 제2 버퍼; 상기 듀티 제어 신호 중 제1 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-업 강도를 증가시키는 풀-업 제어부; 및 상기 듀티 제어 신호 중 제2 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-다운 강도를 증가시키는 풀-다운 제어부를 포함할 수 있다.

상기 제1 듀티 제어 신호는 상기 복수의 퓨즈 소자들 중 상응하는 제1 퓨즈 소자가 프로그램되는 경우에 로우 레벨이고, 상기 제2 듀티 제어 신호는 상기 복수의 제2 퓨즈 소자가 프로그램되는 경우에 하이 레벨일 수 있다.

상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 시스템은 듀티 센싱 회로, 드라이버 회로 및 퓨즈 회로를 구비하는 반도체 메모리 장치; 및 상기 듀티 센싱 회로에서 제공되는 적어도 하나의 센싱 출력 신호에 기초하여 상기 퓨즈 회로에 포함되는 복수의 퓨즈 소자들을 선택적으로 프로그램하기 위한 퓨즈 제어 신호들을 생성하여 상기 퓨즈 회로에 제공하는 자동 테스트 장치를 포함한다. 상기 듀티 센싱 회로는 주기적으로 토글링되는 출력 신호의 듀티비를 감지하여 감지된 듀티비에 따른 상기 적어도 하나의 센싱 출력 신호를 생성한다. 상기 퓨즈 회로는 상기 퓨즈 제어 신호에 기초하여 복수의 듀티 제어 신호들을 생성한다. 상기 드라이버 회로는 테스트 모드에서 주기적으로 토글링되는 입력 신호를 버퍼링하여 상기 출력 신호로 제공하되, 상기 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-업 강도와 풀-다운 강도를 조절하여 상기 출력 신호의 듀티비를 정정한다.

실시예에 있어서, 상기 듀티 센싱 회로 및 상기 드라이버 회로는 상기 반도체 메모리 장치의 데이터 경로, 클럭 경로 및 어드레스 경로 중 저적어도 하나에 구비될 수 있다.

실시예에 있어서, 상기 반도체 메모리 장치는 상기 센싱 출력 신호를 상기 자동 테스트 장치에 적어도 하나의 판정 신호로서 제공하는 패드부를 더 포함하고, 상기 적어도 하나의 판정 신호는 상기 출력 신호의 듀티비가 타겟 듀티비 이내인지 여부를 나타내는 패스 신호와 상기 입력 신호의 풀-업 강도와 풀-다운 강도를 조절하기 적어도 하나의 업 신호를 포함할 수 있다.

상기 자동 테스트 장치는 상기 패스 신호가 상기 출력 신호의 듀티비가 상기 타겟 듀티비 이내임을 나타내는 경우 상기 퓨즈 소자들이 프로그램되지 않도록 상기 퓨즈 제어 신호를 생성하고, 상기 패스 신호가 상기 출력 신호의 듀티비가 상기 타겟 듀티비 밖임을 나타내는 경우 상기 입력 신호의 풀-업 강도가 증가되도록 또는 상기 풀-다운 강도가 증가되도록 상기 퓨즈 제어 신호를 생성할 수 있다.

본 발명의 실시예들에 따르면 테스트 모드 신호(TMS)가 활성화되는 경우 테스트 모드에서 주기적으로 토글링되는 입력 신호를 수신하여 듀티비를 감지하고, 감지된 듀티비에 따라서 퓨즈 회로에 포함되는 퓨즈 소자들을 선택적으로 프로그램하여, 주기적으로 토글링되는 신호의 듀티비를 정정할 수 있다.

도 1은 본 발명의 일 실시예에 따른 듀티 정정 회로의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 듀티 센싱 회로와 패드부의 구성을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 퓨즈 회로의 구성의 일예를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 도 1의 퓨즈 회로의 구성의 일예를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 도 1의 드라이버 회로의 구성의 일예를 나타내는 회로도이다.
도 6은 도 1의 듀티 정정 회로가 도 2 내지 도 5의 회로들로 구성되는 경우에 도 1의 듀티 정정 회로의 동작을 나타내는 흐름도이다.
도 7은 본 발명의 다른 실시예에 따른 도 1의 듀티 센싱 회로와 패드부의 구성을 나타내는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 도 1의 드라이버 회로의 구성의 일예를 나타내는 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 도 1의 듀티 센싱 회로와 패드부의 구성을 나타내는 회로도이다.
도 10은 도 1의 듀티 정정 회로가 도 3, 도 5 및 도 9의 회로들로 구성되는 경우에 도 1의 듀티 정정 회로의 동작을 나타내는 흐름도이다.
도 11a 및 도 11b는 본 발명의 효과를 나타내는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 듀티 정정 회로를 구비하는 메모리 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 듀티 정정 회로의 구성을 나타내는 블록도이다.

도 1에서는 설명의 편의를 위하여 자동 테스트 장치(20)가 듀티 정정 회로(10)와 같이 도시된다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 듀티 정정 회로(10)는 듀티 센싱 회로(100), 패드부(20), 퓨즈 회로(300) 및 드라이버 회로(200)를 포함하여 구성될 수 있다. 또한 듀티 정정 회로(10)는 테스트 모드에 듀티 제어 신호(TSCON)을 드라이버 회로(300)에 제공하는 테스트 모드 셋 레지스터(TMSR)을 더 포함할 수 있다.

드라이버 회로(200)는 테스트 모드에서 입력되는 주기적으로 토글링되는 입력 신호(IN)를 버퍼링하여 출력 신호(OUT)를 출력한다. 여기서 주기적으로 토글링되는 입력 신호(IN)는 테스트 모드에서 자동 테스트 장치(50)로부터 제공될 수 있다. 듀티 센싱 회로(100)는 상기 테스트 모드에서 주기적으로 토글링되는 출력 신호(OUT)의 듀티비(duty ratio)를 감지하고, 감지된 듀티비에 따른 적어도 하나의 센싱 출력 신호(SO)를 생성한다. 패드부(20)는 센싱 출력 신호(SO)를 수신하고 수신된 센싱 출력 신호(SO)에 기초한 적어도 하나의 판정 신호(DS)를 외부의 자동 테스트 장치(50)에 제공한다. 여기서 적어도 하나의 판정 신호(DS)는 출력 신호(OUT)의 듀티비가 타겟 듀티비 이내인지 여부를 나타내는 패스 신호(PASS)와 출력 신호(OUT)의 듀티비를 조절하기 위한 업 신호(UP)를 포함할 수 있다.

자동 테스트 장치(50)는 패스 신호(PASS)와 업 신호(UP) 신호(DN)를 수신하고, 패스 신호(PASS)와 업 신호(UP)의 논리 레벨에 따라 퓨즈 회로(300)에 포함되는 퓨즈 소자들을 선택적으로 프로그램하기 위한 퓨즈 제어 신호(FCON)를 생성할 수 있다. 퓨즈 회로(300)는 자동 테스트 장치(50)(에서 제공되는 퓨즈 제어 신호(FCON)를 수신하고, 수신된 퓨즈 제어 신호(FCON)에 따라 퓨즈 소자들을 선택적으로 프로그램하여 듀티 제어 신호(SCON)를 생성할 수 있다.

드라이버 회로(200)는 퓨즈 회로(300)에서 제공되는 듀티 제어 신호(SCON)에 응답하여 주기적으로 토글링되는 출력 신호(OUT)의 풀-업 강도와 풀-다운 강도를 조절하여 출력 신호(OUT)의 듀티비를 정정할 수 있다.

도 2는 본 발명의 일 실시예에 따른 도 1의 듀티 센싱 회로와 패드부의 구성을 나타내는 회로도이다.

도 2를 참조하면, 듀티 센싱 회로(100a)는 필터(110), 기준 전압 생성부(120) 및 비교부(130)를 포함할 수 있고, 패드부(20a)는 로직회로(21) 및 모니터링 패드들(22, 23)을 포함할 수 있다.

필터(110)는 제1 단자가 출력 신호(OUT)에 연결되고 제2 단자는 노드(N11)와 연결되는 저항(R1)과 노드(N)와 접지 전압 사이에 연결되는 커패시터(C1)를 포함할 수 있다. 따라서 필터(110) 주기적으로 토글링되는 출력 신호(OUT)의 평균값을 추출하여 출력 신호(OUT)의 듀티비에 선형적으로 비례하는 아날로그 신호(AS)를 출력할 수 있다.

기준 전압 생성부(120)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결되는 저항들(121, 122, 123)을 포함하는 전압 분배기로 구현된다. 따라서 저항들(121, 122, 123)의 저항값을 조절하여 노드(N21)에서는 타겟 듀티비의 상한에 해당하는 제1 기준 전압(REF1, 예를 들어, 0.55VDD)을 제공하고, 노드(N22)에서는 타겟 듀티비의 하한에 해당하는 제2 기준 전압(REF2, 예를 들어, 0.45VDD)을 제공할 수 있다.

비교부(130)는 비교기들(131, 132) 및 앤드 게이트들(133, 134)을 포함하여 구성될 수 있다. 비교기(131)는 아날로그 신호(AS)와 제1 기준 전압(REF1)을 비교하고 비교 결과에 따라 제1 비교 신호(CS1)를 출력할 수 있다. 따라서 제1 비교 신호(CS1)는 아날로그 신호(AS)가 제1 기준전압(REF1) 이상이면 하이 레벨을 출력하고, 아날로그 신호(OUT)가 제1 기준전압(REF1) 이하이면 로우 레벨을 출력할 수 있다. 비교기(132)는 아날로그 신호(OUT)와 제2 기준 전압(REF2)을 비교하고 비교 결과에 따라 제2 비교 신호(CS2)를 출력할 수 있다. 따라서 제2 비교 신호(CS2)는 아날로그 신호(OUT)가 제2 기준전압(REF2) 이상이면 하이 레벨을 출력하고, 아날로그 신호(OUT)가 제2 기준전압(REF1) 이하이면 로우 레벨을 출력할 수 있다.

앤드 게이트(133)는 제1비교 신호(CS1)의 반전 신호와 제2 비교 신호(CS2)를 앤드 연산하여 제1 센싱 출력 신호(SO1)를 출력하고, 앤드 게이트(134)는 제비교 신호(CS1)의 반전 신호와 제2 비교 신호(CS2)의 반전 신호를 앤드 연산하여 제2 센싱 출력 신호(SO2)를 출력할 수 있다. 따라서 아날로그 신호(AS)가 제1 기준 전압(REF1) 이상인 경우에, 제1 및 제2 센싱 출력 신호들(SO1, SO2)은 모두 로우 레벨이 된다. 또한 아날로그 신호(AS)가 제1 기준 전압(REF1)과 제2 기준 전압(REF2) 사이인 경우에, 제1 센싱 출력 신호(SO1)는 하이 레벨이 되고, 제2 센싱 출력 신호(SO2)는 로우 레벨이 된다. 또한 아날로그 신호(AS)가 제2 기준 전압(REF2) 미만인 경우에, 제1 센싱 출력 신호(SO1)는 로우 레벨이 되고, 제2 센싱 출력 신호(SO2)는 하이 레벨이 된다. 따라서 센싱 출력 신호들(SO1, SO2)의 논리 레벨에 따라 출력 신호(OUT)의 듀티비가 기준 전압들(REF1, REF2)과 비교하여 어느 범위에 있느지를 알 수 있다.

패드부(20a)의 로직 회로(21)는 센싱 출력 신호들(SO1, SO2)을 수신하고 센싱 출력 신호들(SO1, SO2)의 논리 레벨에 따라 자동 테스트 장치(50)에 제공되는 패스 신호(PASS)와 업 신호(UP)의 논리 레벨을 결정하고 각각의 모니터링 패드들(22, 23)을 통하여 자동 테스트 장치(50)에 제공한다. 예를 들어, 아날로그 신호(AS)가 제1 기준 전압(REF1)과 제2 기준 전압(REF2) 사이여서, 제1 센싱 출력 신호(SO1)가 하이 레벨인 경우 패스 신호(PASS)가 하이 레벨일 수 있다. 예를 들어, 아날로그 신호(AS)가 제1 기준 전압(REF1) 이상이여서, 제1 및 제2 센싱 출력 신호들(SO1, SO2)은 모두 로우 레벨인 경우 패스 신호(PASS)와 업 신호(UP)가 모두 로우 레벨일 수 있다. 예를 들어, 아날로그 신호(AS)가 제2 기준 전압(REF2) 미만이어서 제1 센싱 출력 신호(SO1)는 로우 레벨이고, 제2 센싱 출력 신호(SO2)는 하이 레벨인 경우, 패스 신호(PASS)는 로우 레벨이고 업 신호(UP)는 하이 레벨일 수 있다.

자동 테스트 장치(50)는 패스 신호(PASS)와 업 신호(UP)의 논리 레벨에 따라서 퓨즈 회로(300)에 구비되는 퓨즈 소자들을 선택적으로 프로그램하기 위한 퓨즈 제어 신호(FCON)를 생성할 수 있다. 여기서 퓨즈 제어 신호(FCON)는 프로그램 신호(PGM), 선택 신호(SEL), 프로그램하기 위한 고전압(VP) 및 프로그램하지 않기 위한 접지 전압(GND) 등을 포함할 수 있다.

도 3은 본 발명의 일 실시예에 따른 도 1의 퓨즈 회로의 구성의 일예를 나타내는 회로도이다.

도 3을 참조하면, 퓨즈 회로(300a)는 비트라인들(BL1~BLm)과 워드라인(WL) 사이에 연결되는 복수의 퓨즈 셀들(311~31m), 비트라인들(BL1~BLm) 각각에 연결되며 프로그램 신호들(PGM1~PGMm)을 각각의 게이트에 인가받는 복수의 프로그램 트랜지스터들(321~32m) 및 비트라인들(BL1~BLm)을 통하여 퓨즈 셀들(311~31m) 각각에 연결되는 복수의 감지부들(331~33m)을 포함할 수 있다.

퓨즈 셀들(311~31m)들 각각은 안티퓨즈(AF)와 액세스 트랜지스터(AT)를 포함할 수 있다. 안티퓨즈(AF)의 제1 단자는 프로그램하기 위한 고전압(VP) 또는 접지 전압(GND)이 인가되는 전압 패드(VPD)에 연결되고, 제2 단자는 액세스 트랜지스터(AT)의 제1 단자에 연결된다. 액세스 트랜지스터(AT)의 제2 단자는 비트라인들(BL1~BLm) 각각에 연결되고 게이트는 워드라인(WL)에 연결된다.

복수의 감지부들(331~33m) 중 홀수번째 비트라인들에 연결되는 감지부들(331, 333, ...) 각각은 선택 트랜지스터(341)와 상호 연결된 인버터들(3311, 3312)로 구성된 래치회로를 포함할 수 있다. 복수의 감지부들(331~33m) 중 짝수번째 비트라인들에 연결되는 감지부들(332, ..., 33m) 각각은 선택 트랜지스터(342), 인버터들(3321, 3322)로 구성된 래치회로 및 인버터(3323)를 포함할 수 있다.

자동 테스트 장치(50)는 패스 신호(PASS)와 업 신호(UP)의 논리 레벨에 따라서 고전압(VP) 또는 접지 전압(GND)을 전압패드(VPAD)에 제공하고, 프로그램 신호들(PGM1~PGMn) 및 선택 신호들(SEL1~SELm)의 논리 레벨을 결정하여 퓨즈 회로(300)에 제공할 수 있다.

예를 들어, 복수의 퓨즈 셀들(311~31n) 중 두 개의 퓨즈 셀들(311, 312)이 필요하고, 패스 신호(PASS)가 하이 레벨인 경우, 자동 테스트 장치(50)는 전압 패드(VPAD)에 전지 전압(GND)을 제공하고, 프로그램 신호들(PGM1, PGM2)를 하이 레벨로 하여 두 개의 퓨즈 셀들(311, 312)이 프로그램 되지 않도록 하고, 선택 신호들(SEL1, SEL2)을 하이 레벨로 하여 듀티 제어 신호들(SCON1, SCON2)이 드라이버 회로(200)에 출력되도록 할 수 있다. 이 경우에, 두 개의 퓨즈 셀들(311, 312)이 프로그램 되지 않았으므로, 감지부(331)에서는 하이 레벨의 듀티 제어 신호(SCON1)가 출력되고, 감지부(332)에서는 로우 레벨의 듀티 제어 신호(SCON2)가 출력될 수 있다.

예를 들어, 복수의 퓨즈 셀들(311~31n) 중 두 개의 퓨즈 셀들(311, 312)이 필요하고, 패스 신호(PASS)가 로우 레벨이고, 업 신호(UP)가 하이 레벨인 경우, 자동 테스트 장치(50)는 전압 패드(VPAD)에 고전압(VP)을 제공하고, 프로그램 신호(PGM1)를 하이 레벨로 하고, 프로그램 신호(PGM2)를 로우 레벨로 하여 퓨즈 셀(311)은 프로그램하고 퓨즈 셀은(312)이 프로그램 되지 않도록 하고, 선택 신호들(SEL1, SEL2)을 하이 레벨로 하여 듀티 제어 신호들(SCON1, SCON2)이 드라이버 회로(200)에 출력되도록 할 수 있다. 이 경우에, 퓨즈 셀(311)은 프로그램되었으므로 듀티 제어 신호(SCON1)는 로우 레벨이 되고, 퓨즈 셀(312)은 프로그램되지 않았으므로 듀티 제어 신호(SCON2)는 로우 레벨이 될 수 있다.

예를 들어, 복수의 퓨즈 셀들(311~31n) 중 두 개의 퓨즈 셀들(311, 312)이 필요하고, 패스 신호(PASS)가 로우 레벨이고, 업 신호(UP)가 로우 레벨인 경우, 자동 테스트 장치(50)는 전압 패드(VPAD)에 고전압(VP)을 제공하고, 프로그램 신호(PGM1)를 로우 레벨로 하고, 프로그램 신호(PGM2)를 하이 레벨로 하여 퓨즈 셀(311)은 프로그램하지 않고 퓨즈 셀은(312)이 프로그램하고, 신호들(SEL1, SEL2)을 하이 레벨로 하여 듀티 제어 신호들(SCON1, SCON2)이 드라이버 회로(200)에 출력되도록 할 수 있다. 이 경우에, 퓨즈 셀(311)은 프로그램 되지 않았으므로 듀티 제어 신호(SCON1)는 하이 레벨이 되고, 퓨즈 셀(312)은 프로그램되었으므로 듀티 제어 신호(SCON2)는 하이 레벨이 될 수 있다.

도 4는 본 발명의 일 실시예에 따른 도 1의 퓨즈 회로의 구성의 일예를 나타내는 회로도이다.

도 4를 참조하면, 퓨즈 회로(300b)는 비트라인들(BL1~BLm)과 워드라인(WL) 사이에 연결되는 복수의 퓨즈 셀들(351~35m), 비트라인들(BL1~BLm) 각각에 연결되며 프로그램 신호들(PGM1~PGMm)을 각각의 게이트에 인가받는 복수의 프로그램 트랜지스터들(351~35m) 및 비트라인들(BL1~BLm)을 통하여 퓨즈 셀들(351~35m) 각각에 연결되는 복수의 감지부들(371~37m)을 포함할 수 있다.

퓨즈 셀들(351~35n)들 각각은 전기퓨즈(electrical fuse, E-fuse, EF)와 액세스 트랜지스터(AT)를 포함할 수 있다. 전기퓨즈(EF)의 제1 단자는 프로그램하기 위한 고전압(VP) 또는 접지 전압(GND)이 인가되는 전압 패드(VPD)에 연결되고, 제2 단자는 액세스 트랜지스터(AT)의 제1 단자에 연결된다. 액세스 트랜지스터(AT)의 제2 단자는 비트라인들(BL1~BLm) 각각에 연결되고 게이트는 워드라인(WL)에 연결된다.

복수의 감지부들(371~37m) 중 홀수번째 비트라인들에 연결되는 감지부들(371, 373, ...) 각각은 선택 트랜지스터(381)와 상호 연결된 인버터들(3711, 3712)로 구성된 래치회로 및 인버터(3713)을 포함할 수 있다. 복수의 감지부들(371~37m) 중 짝수번째 비트라인들에 연결되는 감지부들(372, ..., 37m) 각각은 선택 트랜지스터(382) 및 인버터들(3721, 3722)로 구성된 래치회로를 포함할 수 있다.

따라서, 복수의 퓨즈 셀들(351~35n) 중 두 개의 퓨즈 셀들(351, 352)이 필요하고, 패스 신호(PASS)가 하이 레벨인 경우, 자동 테스트 장치(50)는 전압 패드(VPAD)에 전지 전압(GND)을 제공하고, 프로그램 신호들(PGM1, PGM2)을 하이 레벨로 하여 두 개의 퓨즈 셀들(351, 352)이 프로그램 되지 않도록 하고, 선택 신호들(SEL1, SEL2)을 하이 레벨로 하여 듀티 제어 신호들(SCON1, SCON2)이 드라이버 회로(200)에 출력되도록 할 수 있다. 이 경우에, 두 개의 퓨즈 셀들(351, 352)이 프로그램 되지 않았으므로, 감지부(351)에서는 하이 레벨의 듀티 제어 신호(SCON1)가 출력되고, 감지부(352)에서는 로우 레벨의 듀티 제어 신호(SCON2)가 출력될 수 있다.

도 5는 본 발명의 일 실시예에 따른 도 1의 드라이버 회로의 구성의 일예를 나타내는 회로도이다.

도 5를 참조하면, 드라이버 회로(200a)는 버퍼들(211, 212), 풀-업 제어부(220) 및 풀-다운 제어부(230)를 포함할 수 있다.

버퍼들(211, 212)은 인버터로 구성되어 연결 노드(N31)에서 직렬로 연결될 수 있다. 버퍼(211)는 입력 신호(IN)를 버퍼링하고, 버퍼(212)는 버퍼(211)의 출력을 버퍼링하여 출력 신호(OUT)로 제공한다. 풀-업 제어부(220)는 전원 전압(VDD)과 연결 노드(N31) 사이에 연결되는 피모스 트랜지스터(221)로 구성되고 피모스 트랜지스터(221)의 게이트에 인가되는 제1 듀티 제어 신호(SCON1)에 응답하여 출력 신호(OUT)의 풀-업 강도를 증가시킨다. 풀-다운 제어부(230)는 연결 노드(N31)와 접지 전압 사이에 연결되는 엔모스 트랜지스터(231)로 구성되고 엔모스 트랜지스터(231)의 게이트에 인가되는 제2 듀티 제어 신호(SCON2)에 응답하여 출력 신호(OUT)의 풀-다운 강도를 증가시킨다. 출력 신호(OUT)의 풀-업 강도가 증가되면 출력 신호(OUT)의 듀티비가 증가될 수 있고, 출력 신호(OUT)의 풀-다운 강도가 증가되면 출력 신호(OUT)의 듀티비가 감소될 수 있다.

도 6은 도 1의 듀티 정정 회로가 도 2 내지 도 5의 회로들로 구성되는 경우에 도 1의 듀티 정정 회로의 동작을 나타내는 흐름도이다.

이하 도 1 내지 도 6을 참조하여, 도 1의 듀티 정정 회로의 동작을 설명한다.

먼저, 테스트 모드가 시작되면, 자동 테스트 장치(50)로부터 주기적으로 토글링되는 입력 신호(IN)가 드라이버 회로(200a)로 제공되고 주기적으로 토글링되는 출력 신호(OUT)로 출력된다. 듀티 센싱 회로(100a)에서 출력 신호(OUT)의 듀티비를 감지하여 감지된 듀티비를 나타내는 센싱 출력 신호들(SO1, SO2)을 패드부(20a)에 제공하고, 패드부(20a)에서는 센싱 출력 신호들(SO1, SO2)의 논리 레벨에 따른 패스 신호(PASS)와 업 신호(UP)를 자동 테스트 장치(50)에 제공한다. 자동 테스트 장치(50)는 먼저 패스 신호(PASS)가 하이 레벨인지 여부를 판단한다(S110). 패스 신호(PASS)가 하이 레벨(S110에서 YES)이면 출력 신호(OUT)의 듀티비가 타겟 듀티비 이내임을 나타내므로, 상술한 바와 같이, 자동 테스트 장치(50)는 전압 패드(VPAD)에 전지 전압(GND)을 제공하고, 프로그램 신호들(PGM1, PGM2)을 하이 레벨로 하여 두 개의 퓨즈 셀들(351, 352)이 프로그램 되지 않도록 한다. 따라서 하이 레벨의 듀티 제어 신호(SCON1)가 피모스 트랜지스터(221)에 인가되고, 로우 레벨의 듀티 제어 신호(SCON2)가 엔모스 트랜지스터(231)에 인가된다.그러므로, 출력 신호(OUT)의 듀티비는 변동되지 않고 그대로 유지된다.

패스 신호(PASS)가 하이 레벨이 아니면(S110에서 NO)이면, 자동 테스트 장치(50)는 업 신호(UP)가 하이 레벨인지 여부를 판단한다(S120). 업 신호(UP)가 하이 레벨이면(S120에서 YES), 출력 신호(OUT)의 듀티비가 제2 기준 전압(REF2) 미만임을 나타내므로 자동 테스트 장치(50)는 전압 패드(VPAD)에 고전압(VP)을 제공하고, 프로그램 신호(PGM1)를 하이 레벨로 하고, 프로그램 신호(PGM2)를 로우 레벨로 하여 퓨즈 셀(311)은 프로그램하고 퓨즈 셀은(312)이 프로그램 되지 않도록 한다. 따라서 로우 레벨의 듀티 제어 신호(SCON1)가 피모스 트랜지스터(221)에 인가되고, 로우 레벨의 듀티 제어 신호(SCON2)가 엔모스 트랜지스터(231)에 인가된다. 그러므로 출력 신호(OUT)의 풀-업 강도가 증가하여 출력 신호(OUT)의 듀티비가 증가하게 된다.

업 신호(UP)가 하이 레벨이 아니면(S120에서 NO), 출력 신호(OUT)의 듀티비가 제2 기준 전압(REF2) 미만임을 나타내므로 자동 테스트 장치(50)는 전압 패드(VPAD)에 고전압(VP)을 제공하고, 프로그램 신호(PGM1)를 로우 레벨로 하고, 프로그램 신호(PGM2)를 하이 레벨로 하여 퓨즈 셀(311)은 프로그램되지 않도록 하고 퓨즈 셀은(312)이 프로그램되도록 한다. 따라서 하이 레벨의 듀티 제어 신호(SCON1)가 피모스 트랜지스터(221)에 인가되고, 하이 레벨의 듀티 제어 신호(SCON2)가 엔모스 트랜지스터(231)에 인가된다. 그러므로 출력 신호(OUT)의 풀-다운 강도가 증가하여 출력 신호(OUT)의 듀티비가 감소하게 된다.

도 7은 본 발명의 다른 실시예에 따른 도 1의 듀티 센싱 회로와 패드부의 구성을 나타내는 회로도이다.

도 7을 참조하면, 필터(110), 기준 전압 생성부(140) 및 비교부(150)를 포함할 수 있고, 패드부(20b)는 로직 회로(21) 및 모니터링 패드들(25~29)을 포함할 수 있다.

기준 전압 생성부(150)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결되는 저항들(141~145)을 포함하는 전압 분배기로 구현된다. 따라서 저항들(141~145)의 저항값을 조절하여 노드(N41)에서는 타겟 듀티비의 상한에 해당하는 제1 기준 전압(REF11, 예를 들어, 0.55VDD)을 제공하고, 노드(N42)에서는 타겟 듀티비의 52.5%에 해당하는 제2 기준 전압(REF12, 예를 들어, 0.525VDD)을 제공할 수 있고, 노드(N43)에서는 타겟 듀티비의 47.5%에 해당하는 제3 기준 전압(REF13, 예를 들어, 0.475VDD)을 제공할 수 있고, 노드(N44)에서는 타겟 듀티비의 하한에 해당하는 제4 기준 전압(REF14, 예를 들어, 0.45VDD)을 제공할 수 있다.

비교부(150)는 비교기들(151~154) 및 앤드 게이트들(161~165)을 포함하여 구성될 수 있다. 비교기(151)는 아날로그 신호(AS)와 제1 기준 전압(REF11)을 비교하고 비교 결과에 따라 제1 비교 신호(CS11)를 출력하고, 비교기(152)는 아날로그 신호(AS)와 제2 기준 전압(REF21)을 비교하고 비교 결과에 따라 제2 비교 신호(CS12)를 출력하고, 비교기(153)는 아날로그 신호(AS)와 제3 기준 전압(REF13)을 비교하고 비교 결과에 따라 제3 비교 신호(CS11)를 출력하고, 비교기(154)는 아날로그 신호(AS)와 제4 기준 전압(REF14)을 비교하고 비교 결과에 따라 제4 비교 신호(CS14)를 출력할 수 있다.

따라서, 아날로그 신호(AS)가 제1 기준 전압(REF1) 이상이면, 비교신호들(CS11~CS14)은 "1111"이고, 아날로그 신호(AS)가 제1 기준 전압(REF1)과 제2 기준전압(REF2) 사이이면, 비교신호들(CS11~CS14)은 "0111"이고, 아날로그 신호(AS)가 제2 기준 전압(REF2)과 제3 기준전압(REF3) 사이이면, 비교신호들(CS11~CS14)은 "0011"이고, 아날로그 신호(AS)가 제3 기준 전압(REF3)과 제4 기준전압(REF4) 사이이면, 비교신호들(CS11~CS14)은 "0001"이고, 아날로그 신호(AS)가 제4 기준 전압(REF4)과 미만이면, 비교신호들(CS11~CS14)은 "0000"일 수 있다.

앤드 게이트(161)는 비교신호들(CS11~CS14)을 앤드 연산하여 센싱 출력 신호(SO23)를 출력하고, 앤드 게이트(162)는 비교 신호(CS1)의 반전 신호와 비교신호들(CS12~CS14)을 앤드 연산하여 센싱 출력 신호(SO22)를 출력하고, 앤드 게이트(163)는 비교 신호들(CS1, CS2)의 반전 신호들과 비교 신호들(CS3, CS4)을 앤드 연산하여 센싱 출력 신호(SO22)를 출력하고, 앤드 게이트(164)는 비교 신호들(CS1~CS3)의 반전 신호들과 비교 신호(CS4)를 앤드 연산하여 센싱 출력 신호(SO24)를 출력하고, 앤드 게이트(165)는 비교 신호들(CS1~CS4)의 반전 신호들을 앤드 연산하여 센싱 출력 신호(SO24)를 출력할 수 있다.

따라서 아날로그 신호(AS)가 제2 기준 전압(REF12)과 제3 기준 전압(REF13) 사이인 경우에만 센싱 출력 신호(SO21)가 하이 레벨이 되고, 다른 경우에는 센싱 출력 신호(SO21)가 로우 레벨이 된다.

패드부(20b) 로직 회로(24) 센싱 출력 신호들(SO21~SO25)을 수신하고 센싱 출력 신호들(SO21~SO25)의 논리 레벨에 따라 자동 테스트 장치(50)에 제공되는 패스 신호(PASS), 업 신호들(UP1, UP2) 및 다운 신호들(DN1, DN2)의 논리 레벨을 결정하고 각각의 모니터링 패드들(25~29)을 통하여 자동 테스트 장치(50)에 제공한다.

자동 테스트 장치(50)는 패스 신호(PASS), 업 신호들(UP1, UP2) 및 다운 신호들(DN1, DN2)의 논리 레벨에 따라서 퓨즈 회로(300)에 구비되는 퓨즈 소자들을 선택적으로 프로그램하기 위한 퓨즈 제어 신호(FCON)를 생성할 수 있다. 여기서 퓨즈 제어 신호(FCON)는 프로그램 신호(PGM), 선택 신호(SEL), 프로그램하기 위한 고전압(VP) 및 프로그램하지 않기 위한 접지 전압(GND) 등을 포함할 수 있다.

도 8은 본 발명의 다른 실시예에 따른 도 1의 드라이버 회로의 구성의 일예를 나타내는 회로도이다.

도 8을 참조하면, 드라이버 회로(200b)는 버퍼들(211, 212), 풀-업 제어부(240) 및 풀-다운 제어부(250)를 포함할 수 있다.

버퍼들(211, 212)은 인버터로 구성되어 연결 노드(N32)에서 직렬로 연결될 수 있다. 버퍼(211)는 입력 신호(IN)를 버퍼링하고, 버퍼(212)는 버퍼(211)의 출력을 버퍼링하여 출력 신호(OUT)로 제공한다. 풀-업 제어부(220)는 전원 전압(VDD)과 연결 노드(N32) 사이에 연결되는 서로 병렬로 연결되는 피모스 트랜지스터들(241, 242)을 포함할 수 있다. 피모스 트랜지스터들(241, 242)의 게이트들에는 각각 듀티 제어 신호들(SCON1, SCON3)이 인가될 수 있다. 피모스 트랜지스터들(241, 242)은 듀티 제어 신호들(SCON1, SCON3)에 응답하여 출력 신호(OUT)의 풀-업 강도를 개별적으로 증가시킨다. 풀-다운 제어부(250)는 연결 노드(N32)와 접지 전압 사이에 서로 병렬로 연결되는 엔모스 트랜지스터들(251, 252)을 포함할 수 있다. 엔모스 트랜지스터들(251, 252)의 게이트들에는 각각 듀티 제어 신호들(SCON2, SCON4)이 인가될 수 있다. 엔모스 트랜지스터들(251, 252)은 듀티 제어 신호들(SCON2, SCON4)에 응답하여 출력 신호(OUT)의 풀-다운 강도를 개별적으로 증가시킨다.

이하 도 1, 도 7 및 도 8을 참조하여 본 발명의 실시예에 따른 듀티 정정 회로(10)의 동작을 설명한다.

예를 들어, 아날로그 신호(AS)가 제2 기준 전압(REF12)과 제3 기준 전압(REF13) 사이인 경우, 센싱 출력 신호들(SO21~SO25)은 "10000"이 되고, 따라서 패스 신호(PASS)는 하이 레벨이 되고, 업 신호들(UP1, UP2) 및 다운 신호들(DN1, DN2)은 모두 로우 레벨이 될 수 있다. 이 경우에 자동 테스트 장치(50)는 전압 패드(VPAD)에 전지 전압(GND)을 공급하여 상응하는 퓨즈 소자들이 프로그램되지 않도록 프로그램 신호(PGM)와 선택 신호(SEL)를 퓨즈 회로(300)에 제공한다. 따라서 퓨즈 회로(300)에서는 하이 레벨의 듀티 제어 신호들(SCON1, SCON3)을 피모스 트랜지스터들(241, 242)의 게이트에 인가하고, 로우 레벨의 듀티 제어 신호들(SCON2, SCON4)을 엔모스 트랜지스터들(251, 252)의 게이트에 인가한다. 따라서 출력 신호(OUT)의 듀티비는 변동되지 않고 그대로 유지된다.

예를 들어, 아날로그 신호(AS)가 제1 기준 전압(REF11)과 제2 기준 전압(REF12) 사이인 경우, 센싱 출력 신호들(SO21~SO25)은 "01000"이 되고, 따라서 패스 신호(PASS), 업 신호들(UP1, UP2) 및 다운 신호들(DN1, DN2)도 역시 "01000"이 될 수 있다. 이 경우에 자동 테스트 장치(50)는 전압 패드(VPAD)에 고전압(VP)을 공급하여 퓨즈셀(311)의 퓨즈 소자는 프로그램되고 나머지 퓨즈 소자들은 프로그램되지 않도록 프로그램 신호(PGM)와 선택 신호(SEL)를 퓨즈 회로(300)에 제공한다. 따라서 퓨즈 회로(300)는 로우 레벨의 듀티 제어 신호(SCON1)와 하이 레벨의 듀티 제어 신호(SCON3)을 피모스 트랜지스터들(241, 242)의 게이트에 인가하고, 로우 레벨의 듀티 제어 신호들(SCON2, SCON4)을 엔모스 트랜지스터들(251, 252)의 게이트에 인가한다. 따라서 출력 신호(OUT)의 듀티비는 피모스 트랜지스터(241)의 풀-업 강도만큼 증가하게 된다.

따라서 도 7의 듀티 센싱 회로(100b)와 도 8의 드라이버 회로(200b)가 도 1의 듀티 정정 회로에 채용되는 경우는 보다 정밀하게 출력 신호(OUT)의 듀티비를 조절할 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 듀티 센싱 회로(100)는 도 7보다 더 많은 수의 비교기들 및 앤드 게이트들을 포함하여 보다 정밀한 센싱 출력 신호들을 패드부(20)를 통하여 자동 테스트 장치(50)에 제공할 수 있다. 또한 자동 테스트 장치는 정밀한 센싱 출력 신호들에 기초하여 퓨즈 제어 신호(FCON)를 생성하고, 퓨즈 회로(300)는 퓨즈 제어 신호(FCON)에 응답하여 듀티 제어 신호들(SCON)을 생성하므로써 출력 신호(OUT)의 듀티비를 보다 정밀하게 조정할 수 있다.

도 9는 본 발명의 또 다른 실시예에 따른 도 1의 듀티 센싱 회로와 패드부의 구성을 나타내는 회로도이다.

도 9를 참조하면, 듀티 센싱 회로(100c)는 필터(110), 기준 전압 생성부(170) 및 비교부(180)를 포함할 수 있고, 패드부(20c)는 모니터링 패드(31)를 포함할 수 있다.

기준 전압 생성부(170)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결되는 저항들(171, 172)을 포함하는 전압 분배기로 구현된다. 따라서 저항들(171)의 저항값을 조절하여 노드(N51)에서는 타겟 듀티비에 해당하는 기준 전압(REF31, 예를 들어, 0.5VDD)을 제공할 수 있다.

비교부(180)는 비교기(181)로 구성되고, 비교기(181)는 아날로그 신호(AS)와 기준 전압(REF31)을 비교하고 비교 결과에 따른 센싱 출력 신호(SO)를 출력할 수 있다. 패드부(20c)는 센싱 출력 신호(SO)를 자동 테스트 장치(50)에 제공하는 모니터링 패드(31)를 포함할 수 있다. 자동 테스트 장치(50)는 센싱 출력 신호(SO)의 논리 레벨에 따른 퓨즈 제어 신호(FCON)을 생성하여 퓨즈 회로(300)에 제공한다.

도 10은 도 1의 듀티 정정 회로가 도 3, 도 5 및 도 9의 회로들로 구성되는 경우에 도 1의 듀티 정정 회로의 동작을 나타내는 흐름도이다.

이하 도 1, 도 3, 도 5, 도 9 및 도 10을 참조하여 듀티 정정 회로의 동작을 설명한다.

먼저 테스트 모드가 시작되면, TMSR(400)을 사용하여 풀-업 제어부(220)의 피모스 트랜지스터(221)에 인가되는 듀티 제어 신호(TSCON)를 로우 레벨로 하여 출력 신호(OUT)의 듀티비를 증가시킨다(S210). 모니터링 패드(31)를 통하여 자동 테스트 장치(50)에서 센싱 출력 신호(SO)가 로우 레벨인지 여부를 판단한다(S220). 센싱 출력 신호(SO)가 로우 레벨이면(S220에서 YES), 출력 신호(OUT)의 듀티비가 50% 미만이므로 자동 테스트 장치(50)에서는 퓨즈 제어 신호(FCON)를 통하여 출력 신호(OUT)의 듀티비가 증가되도록 퓨즈 회로(300)를 프로그램하고, 퓨즈 회로(300)에서는 로우 레벨의 듀티 제어 신호(SCON1)를 피모스 트랜지스터(221)의 게이트에 인가하고 로우 레벨의 듀티 제어 신호(SCON2)를 엔모스 트랜지스터(231)의 게이트에 인가하여 출력 신호(OUT)의 풀-업 강도가 증가되도록 한다(S230). 센싱 출력 신호(SO)가 로우 레벨이 아니면(S220에서 NO), 출력 신호(OUT)의 듀티비가 50% 이상이므로 TMSR(400)을 사용하여 풀-다운 제어부(230)의 엔모스 트랜지스터(231)에 인가되는 듀티 제어 신호(TSCON)를 하이 레벨로 하여 출력 신호(OUT)의 듀티비를 감소시킨다(S240). 모니터링 패드(31)를 통하여 자동 테스트 장치(50)에서 센싱 출력 신호(SO)가 하이 레벨인지 여부를 판단한다(S250). 센싱 출력 신호(SO)가 하이 레벨이면(S250에서 YES), 출력 신호(OUT)의 듀티비가 여전히 50% 이상이므로, 퓨즈 회로(300)에서는 하이 레벨의 듀티 제어 신호(SCON1)를 피모스 트랜지스터(221)의 게이트에 인가하고 하이 레벨의 듀티 제어 신호(SCON2)를 엔모스 트랜지스터(231)의 게이트에 인가하여 출력 신호(OUT)의 풀-다운 강도가 증가되도록 한다(S240). 센싱 출력 신호(SO)가 하이 레벨이 아니면(S250에서 NO), 출력 신호(OUT)의 듀티비가 듀티 제어 신호(TSCON)에 의하여 감소되었으므로 테스트 모드를 종료한다.

도 11a 및 도 11b는 본 발명의 효과를 나타내는 도면들이다.

도 11a를 참조하면, 기준 전압(REF)에 대하여 40%의 듀티비를 갖는 입력 신호(IN)가 본 발명의 실시예에 따른 듀티 정정 회로(10)에 의하여 기준 전압(REF)에 대하여 약 50%의 듀티비를 갖는 출력 신호(OUT)로 출력됨을 알 수 있다.

또한 도 11b를 참조하면, 본 발명의 실시예에 따른 듀티 정정 회로(10)에 의하여 타겟 듀티비 외의 영역들(AREA1, AREA2)의 듀티비 산포가 타겟 듀티비 이내로 이동됨을 알 수 있다.

도 12는 본 발명의 일 실시예에 따른 듀티 정정 회로를 구비하는 메모리 장치를 나타내는 블록도이다.

도 12를 참조하면, 메모리 장치(60)는 제어 로직(500), 어드레스 버퍼부(600), 메모리 셀 어레이(540), 입/출력 회로(700) 퓨즈 회로(800)를 포함하여 구성될 수 있다.

제어 로직(500)은 커맨드 핀들(75)을 통하여 복수의 제어 신호들(70, /CS, /WE, /CAS, /RAS)을 수신하고, 어드레스 핀들(85)을 통하여 어드레스 신호(80, ADDR1~ADDRn)를 수신하여 수신된 제어 신호들(/CS, /WE, /CAS, /RAS)이 나타내는 커맨드 및 어드레스 신호(ADDR1~ADDRn)에 기초하여 메모리 셀 어레이(540)를 액세스하는 어드레스 디코더(530)를 제어한다. 또한 제어 로직(500)은 클럭 인에이블 신호(/CKE), 클럭 신호(CK) 및 반전 클럭 신호(/CK)를 수신할 수 있다.

어드레스 버퍼부(600)는 어드레스 핀들(85)을 통하여 어드레스 신호(80)를 수신하고 수신된 어드레스 신호(ADDR1~ADDRn)를 클럭 신호(CK) 또는 반전 클럭 신호(/CK)에 동기하여 제어 로직(500)과 어드레스 디코더(530)에 제공한다.

입/출력 회로(700)는 메모리 셀 어레이(540)에 데이터(90, DQ1~DQk)를 제공하거나 메모리 셀 어레이(540)로부터 데이터(DQ1~DQk)를 제공받아 입출력 핀들(95)을 통하여 외부로 제공한다.

제어 로직(500)은 커맨드 디코더(510) 및 모드 레지스터(520)를 포함한다. 커맨드 디코더(510)는 복수의 제어 신호들(20, /CS, /WE, /CAS, /RAS)이 나타내는 커맨드를 디코딩하여 모드 레지스터 셋(Mode register set; MRS) 커맨드(MRS_CMD)를 모드 레지스터(520)에 제공한다. 모드 레지스터(520)는 커맨드 디코더(110)로부터 제공받은 MRS 커맨드(MRS_CMD)에 응답하여 메모리 장치(60)의 동작 모드를 설정한다. 이러한 동작 모드는 MRS 모드, 테스트 모드 및 노멀 동작 모드 등을 포함할 수 있다.

퓨즈 회로(800)는 도 3의 퓨즈 회로(300a)나 도 4의 퓨즈 회로(300b)로 구현될 수 있다.

도 1의 듀티 정정 회로(10) 중 듀티 센싱 회로(100)와 드라이버 회로(200)는 메모리 셀 어레이(240), 입출력 회로(700) 및 데이터 핀(95)으로 구성되는 데이터 경로, 어드레스 핀(85), 어드레스 버퍼부(600) 및 어드레스 디코더(530)로 구성되는 어드레스 경로 및 클럭 신호들(CK, ICK)이 전달되는 클럭 경로 중 적어도 하나의 경로에 배치될 수 있다. 따라서 듀티 센싱 회로(100)와 드라이버 회로(200)는 테스트 모드 신호(TMS)가 활성화되는 경우 테스트 모드에서 주기적으로 토글링되는 입력 신호를 수신하여 듀티비를 감지하고, 감지된 듀티비에 따라서 퓨즈 회로(800)에 포함되는 퓨즈 소자들을 선택적으로 프로그램하여, 주기적으로 토글링되는 신호의 듀티비를 정정할 수 있다. 따라서 도 12의 메모리 장치에서는 주기적으로 토글링되지 않는 신호들이 전달되는 데이터 경로 및 어드레스 경로에서도 듀티비를 정정할 수 있어 메모리 장치(60)의 성능을 향상시킬 수 있다.

도 13은 본 발명의 실시예에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 13을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 도 1 내지 도 12를 참조하여 상술한 바와 같이, 테스트 모드 신호(TMS)가 활성화되는 경우 테스트 모드에서 주기적으로 토글링되는 신호를 수신하여 듀티비를 감지하고, 감지된 듀티비에 따라서 퓨즈 회로에 포함되는 퓨즈 소자들을 선택적으로 프로그램하여, 주기적으로 토글링되는 신호의 듀티비를 정정할 수 있다.

비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 14는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 14를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1340)은 메모리 컨트롤러(1311)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있다. 상기 메모리 장치들은 도 1 내지 도 12를 참조하여 상술한 바와 같이, 도 1 내지 도 12를 참조하여 상술한 바와 같이, 테스트 모드 신호(TMS)가 활성화되는 경우 테스트 모드에서 주기적으로 토글링되는 신호를 수신하여 듀티비를 감지하고, 감지된 듀티비에 따라서 퓨즈 회로에 포함되는 퓨즈 소자들을 선택적으로 프로그램하여, 주기적으로 토글링되는 신호의 듀티비를 정정할 수 있다.

입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 22에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

이와 같이 본 발명의 실시예들에 따른 듀티 정정 회로 및 이를 포함하는 시스템에서는 테스트 모드 신호(TMS)가 활성화되는 경우 테스트 모드에서 주기적으로 토글링되는 신호를 수신하여 듀티비를 감지하고, 감지된 듀티비에 따라서 퓨즈 회로에 포함되는 퓨즈 소자들을 선택적으로 프로그램하여, 주기적으로 토글링되는 신호의 듀티비를 정정할 수 있어 성능을 향상시킬 수 있다.

본 발명의 실시예들은 메모리 장치 및 메모리 시스템에 유용하게 이용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

주기적으로 토글링되는 출력 신호의 듀티비를 감지하여 감지된 듀티비에 따른 적어도 하나의 센싱 출력 신호를 생성하는 듀티 센싱 회로;
상기 센싱 출력 신호를 외부의 자동 테스트 장치에 적어도 하나의 판정 신호로서 제공하는 패드부;
상기 적어도 하나의 판정 신호에 기초하여 상기 외부의 자동 테스트 장치가 생성한 퓨즈 제어 신호에 응답하여 선택적으로 프로그램되는 복수의 퓨즈 소자들을 포함하고, 상기 퓨즈 제어 신호에 기초한 복수의 듀티 제어 신호들을 생성하는 퓨즈 회로; 및
테스트 모드에서 주기적으로 토글링되는 입력 신호를 버퍼링하여 상기 출력 신호로 제공하되, 상기 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-업 강도와 풀-다운 강도를 조절하여 상기 출력 신호의 듀티비를 정정하는 드라이버 회로를 포함하는 듀티 정정 회로.
제1항에 있어서, 상기 듀티 센싱 회로는, 상기 출력 신호의 평균값을 추출하여 상기 출력 신호의 듀티 비에 비례하는 아날로그 신호를 출력하는 필터;
타겟 듀티 비에 따른 적어도 하나의 기준 전압을 생성하는 기준 전압 생성부; 및
상기 아날로그 값과 상기 기준 전압을 비교하여 상기 센싱 출력 신호를 제공하는 비교부를 포함하는 것을 특징으로 하는 듀티 정정 회로.
제2항에 있어서, 상기 필터부는
상기 출력 신호가 인가되는 제1 단자를 구비하는 제1 저항; 및
상기 제1 저항의 제2 단자와 접지 전압 사이에 연결되는 커패시터를 포함하고,
상기 기준 전압 생성부는 전원 전압과 상기 접지 전압 사이에 직렬로 연결되는 복수의 저항들을 포함하고, 전압 배분에 의하여 상기 적어도 하나의 기준 전압을 상기 비교부에 제공하는 것을 특징으로 하는 듀티 정정 회로.
제3항에 있어서, 상기 비교부는
상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제1 기준 전압을 비교하는 제1 비교기;
상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제2 기준 전압을 비교하는 제2 비교기;
상기 제1 비교기의 출력의 반전된 제1 반전 출력과 상기 제2 비교기의 출력을 앤드 연산하여 제1 센싱 출력 신호를 출력하는 제1 앤드 게이트; 및
상기 제1 반전 출력과 상기 제2 비교기의 출력이 반전된 제2 반전 출력을 앤드 연산하여 제2 센싱 출력 신호를 출력하는 제2 앤드 게이트를 포함하는 것을 특징으로 하는 듀티 정정 회로.
제3항에 있어서, 상기 비교부는
상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제1 기준 전압을 비교하는 제1 비교기;
상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제2 기준 전압을 비교하는 제2 비교기;
상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제3 기준 전압을 비교하는 제3 비교기;
상기 아날로그 신호와 상기 적어도 하나의 기준 전압 중 제4 기준 전압을 비교하는 제4 비교기;
상기 제1 내지 제4 비교기들의 출력들을 앤드 연산하여 제1 센싱 출력 신호를 출력하는 제1 앤드 게이트;
상기 제1 비교기의 출력이 반전된 제1 반전 출력과 상기 제2 내지 제4 비교기들의 출력들을 앤드 연산하여 제2 센싱 출력 신호를 출력하는 제2 앤드 게이트;
상기 제1 반전 출력과 상기 제2 비교기의 출력이 반전된 제2 반전 출력과 상기 제3 및 제4 비교기들의 출력들을 앤드 연산하여 제3 센싱 출력 신호를 출력하는 제3 앤드 게이트;
상기 제1 및 제2 반전 출력들과 상기 제3 비교기의 출력이 반전된 제 3 반전 출력 및 상기 제4 비교기의 출력을 앤드 연산하여 제4 센싱 출력 신호룰 출력하는 제4 앤드 게이트; 및
상기 제1 내지 제3 반전 출력들과 상기 제4 비교기의 출력이 반전된 제4 반전 출력을 앤드 연산하여 제4 센싱 출력 신호를 출력하는 제5 앤드 게이트를 포함하는 것을 특징으로 하는 듀티 정정 회로.
제1항에 있어서, 상기 패드부는
상기 적어도 하나의 센싱 출력 신호의 로직 레벨에 따라 상기 적어도 하나의 판정 신호의 로직 레벨을 결정하는 로직부; 및
상기 적어도 하나의 판정 신호를 상기 외부의 자동 테스트 장치에 제공하는 적어도 하나의 모니터링 패드를 포함하고,
상기 적어도 하나의 판정 신호는 상기 출력 신호의 듀티비가 타겟 듀티비 이내인지 여부를 나타내는 패스 신호와 상기 입력 신호의 풀-업 강도와 풀-다운 강도를 조절하기 위한 적어도 하나의 업 신호를 포함하는 것을 특징으로 하는 듀티 정정 회로.
제1항에 있어서, 상기 퓨즈 회로는
상기 퓨즈 제어 신호에 응답하여 선택적으로 프로그램되는 복수의 퓨즈 셀들;
프로그램 신호에 응답하여 상기 복수의 퓨즈 셀들 중 선택적으로 프로그램될 적어도 하나의 퓨즈 셀을 선택하는 프로그램 트랜지스터들; 및
상기 복수의 퓨즈 셀들 각각에 연결되는 감지부들을 포함하고, 상기 감지부들에서 상기 듀티 제어 신호들을 출력하고,
상기 복수의 퓨즈 셀들 각각은 전압 패드에 연결되는 퓨즈 소자; 및
상기 퓨즈 소자와 연결되는 액세스 트랜지스터를 포함하고, 상기 퓨즈 소자의 제1 단자는 프로그램 여부에 따라 프로그램 전압 또는 접지 전압이 인가되는 전압 패드에 연결되고 상기 퓨즈 소자의 제2 단자는 상기 액세스 트랜지스터에 연결되고,
상기 퓨즈 소자는 안티퓨즈 또는 E-퓨즈(electrical fuse)인 것을 특징으로 하는 듀티 정정 회로.
제1항에 있어서, 상기 드라이버 회로는,
상기 입력 신호를 버퍼링하는 제1 버퍼;
연결 노드에서 상기 제1 버퍼와 직렬로 연결되고, 상기 제1 버퍼의 출력을 버퍼링하여 상기 출력 신호로 제공하는 제2 버퍼;
상기 듀티 제어 신호 중 제1 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-업 강도를 증가시키는 풀-업 제어부; 및
상기 듀티 제어 신호 중 제2 듀티 제어 신호에 응답하여 상기 출력 신호의 풀-다운 강도를 증가시키는 풀-다운 제어부를 포함하고,
상기 제1 듀티 제어 신호는 상기 복수의 퓨즈 소자들 중 상응하는 제1 퓨즈 소자가 프로그램되는 경우에 로우 레벨이고,
상기 제2 듀티 제어 신호는 상기 복수의 제2 퓨즈 소자가 프로그램되는 경우에 하이 레벨이 되는 것을 특징으로 하는 듀티 정정 회로.
듀티 센싱 회로, 드라이버 회로 및 퓨즈 회로를 구비하는 반도체 메모리 장치; 및
상기 듀티 센싱 회로에서 제공되는 적어도 하나의 센싱 출력 신호에 기초하여 상기 퓨즈 회로에 포함되는 복수의 퓨즈 소자들을 선택적으로 프로그램하기 위한 퓨즈 제어 신호들을 생성하여 상기 퓨즈 회로에 제공하는 자동 테스트 장치를 포함하고,
상기 듀티 센싱 회로는 주기적으로 토글링되는 출력 신호의 듀티비를 감지하여 감지된 듀티비에 따른 상기 적어도 하나의 센싱 출력 신호를 생성하고,
상기 퓨즈 회로는 상기 퓨즈 제어 신호에 기초하여 복수의 듀티 제어 신호들을 생성하고,
상기 드라이버 회로는 테스트 모드에서 주기적으로 토글링되는 입력 신호를 버퍼링하여 상기 출력 신호로 제공하되, 상기 듀티 제어 신호에 응답하여 상기 입력 신호의 풀-업 강도와 풀-다운 강도를 조절하여 상기 출력 신호의 듀티비를 정정하는 시스템.
제9항에 있어서, 상기 듀티 센싱 회로 및 상기 드라이버 회로는 상기 반도체 메모리 장치의 데이터 경로, 클럭 경로 및 어드레스 경로 중 저적어도 하나에 구비되고,
상기 반도체 메모리 장치는 상기 센싱 출력 신호를 상기 자동 테스트 장치에 적어도 하나의 판정 신호로서 제공하는 패드부를 더 포함하고,
상기 적어도 하나의 판정 신호는 상기 출력 신호의 듀티비가 타겟 듀티비 이상인지 여부를 나타내는 패스 신호와 상기 입력 신호의 풀-업 강도와 풀-다운 강도를 조절하기 위한 업 신호와 다운 신호를 포함하는 것을 특징으로 하는 시스템.