JP2021047743A - 電子機器 - Google Patents
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Abstract
【課題】旧規格システム、Ｐｏｗｅｒ Ｄｉｓａｂｌｅ機能に対応した新規格システム及び独自仕様を有する新旧規格システム互換性を有する電子機器を提供する。【解決手段】電子機器１００は、第１信号が供給される第１端子と、第２端子と、電源端子を有するインターフェース４０と、複数の抵抗と、ヒューズとを有し、第１信号をヒューズの導通状態に応じた異なる電圧レベルに変換して出力する第１分圧部２と、電圧レベルが変換された第１信号にもとづいて、オンまたはオフする第１トランジスタ３５と、第１トランジスタがオンしているときにオフし、第１トランジスタがオフしているときに、第２信号にもとづいてオンまたはオフに制御される第２トランジスタ３６と、第２トランジスタの導通状態に応じて一端と他端が接続または切断され、一端から他端へ電源電圧を供給する導通制御素子（電子ヒューズ３７、３８）と、電源回路と、を有する。【選択図】図２
Description
本発明の実施形態は、電子機器に関する。
電子機器の一例として、ＰＣ等のホスト（外部機器）に接続されるハードディスクドラ
イブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）等のストレージ装置がある。スト
レージ装置とＰＣとのインターフェースの一つにＳＡＳ（ＳｅｒｉａｌＡｔｔａｃｈｅｄ
ＳＣＳＩ （Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ））規格
がある。このようなインターフェースの規格は旧規格から新規格へアップグレードされる
場合、新旧の規格で互換性が一部失われ、新規格が旧規格でサポートされないことがある
。すなわち、新規格に対応するストレージ装置が旧規格に対応するホストで制御できない
場合が生じる。
イブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）等のストレージ装置がある。スト
レージ装置とＰＣとのインターフェースの一つにＳＡＳ（ＳｅｒｉａｌＡｔｔａｃｈｅｄ
ＳＣＳＩ （Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ））規格
がある。このようなインターフェースの規格は旧規格から新規格へアップグレードされる
場合、新旧の規格で互換性が一部失われ、新規格が旧規格でサポートされないことがある
。すなわち、新規格に対応するストレージ装置が旧規格に対応するホストで制御できない
場合が生じる。
本発明が解決しようとする課題は、旧規格システム、Ｐｏｗｅｒ Ｄｉｓａｂｌｅ機能
に対応した新規格システム、及び独自仕様を有する新旧規格でシステム互換性を有する電
子機器の提供を目的とする。
に対応した新規格システム、及び独自仕様を有する新旧規格でシステム互換性を有する電
子機器の提供を目的とする。
上記課題を解決するために、実施形態の電子機器は、第１信号が供給される第１端子と
、第２端子と、電源端子を有するインターフェースと、複数の抵抗と、ヒューズとを有し
、第１信号を前記ヒューズの導通状態に応じた異なる電圧レベルに変換して出力する第１
分圧部と、電圧レベルが変換された第１信号にもとづいて、オンまたはオフする第１トラ
ンジスタと、前記第１トランジスタがオンしているときにオフし、前記第１トランジスタ
がオフしているときに、前記第２信号にもとづいてオンまたはオフに制御される第２トラ
ンジスタと、前記第２トランジスタの導通状態に応じて前記一端と前記他端が接続または
切断され、前記一端から前記他端へ電源電圧を供給する導通制御素子と、電源回路と、を
有する。
、第２端子と、電源端子を有するインターフェースと、複数の抵抗と、ヒューズとを有し
、第１信号を前記ヒューズの導通状態に応じた異なる電圧レベルに変換して出力する第１
分圧部と、電圧レベルが変換された第１信号にもとづいて、オンまたはオフする第１トラ
ンジスタと、前記第１トランジスタがオンしているときにオフし、前記第１トランジスタ
がオフしているときに、前記第２信号にもとづいてオンまたはオフに制御される第２トラ
ンジスタと、前記第２トランジスタの導通状態に応じて前記一端と前記他端が接続または
切断され、前記一端から前記他端へ電源電圧を供給する導通制御素子と、電源回路と、を
有する。
（第１の実施形態）
本明細書において、電気的に接続されるとは、２つ以上の要素が直接的に、あるいは配
線や要素を介して間接的につながっており、一方の要素の電気的な状態が他方の要素の電
気的な状態に影響を及ぼす関係であることを指す。
本明細書において、電気的に接続されるとは、２つ以上の要素が直接的に、あるいは配
線や要素を介して間接的につながっており、一方の要素の電気的な状態が他方の要素の電
気的な状態に影響を及ぼす関係であることを指す。
本実施例による電子機器１００はストレージ装置であり、ホストとのインターフェース
がＳＡＳインターフェースである場合について以下、説明するが、本発明はストレージ装
置のインターフェースに限らず、ホストとの間のインターフェースで電圧制御が必要な電
子機器全般に適用可能である。
がＳＡＳインターフェースである場合について以下、説明するが、本発明はストレージ装
置のインターフェースに限らず、ホストとの間のインターフェースで電圧制御が必要な電
子機器全般に適用可能である。
先ず、ＳＡＳ規格について説明する。ＳＡＳ−２／ＳＡＳ−３規格におけるパワーセグ
メントのＰ１、Ｐ２、Ｐ３端子の使用の違いを表１に示す。
メントのＰ１、Ｐ２、Ｐ３端子の使用の違いを表１に示す。
図１Ａは、ＳＡＳ−２規格のインターフェースの一例である。図１ＡのＳＡＳインター
フェースのＨ側の端子はホストにそれぞれ接続され、Ｄ側の端子は電子機器（以下、単に
デバイスと称することもある）にそれぞれ接続される。ＳＡＳ−２規格では、通常、ホス
トとデバイスが接続される際、デバイス側でＰ１、Ｐ２、Ｐ３端子が共通とされ、３．３
Ｖ（または０Ｖ）の電源電圧が入力される。ただし、ＳＡＳ−２規格のシステムであって
も、２．５ｉｎｃｈ／３．５ｉｎｃｈのＨＤＤでは３．３Ｖ電源入力を必要とすることは
まれであり、２．５ｉｎｃｈ／３．５ｉｎｃｈのＨＤＤを対象としたシステムではＰ１、
Ｐ２、Ｐ３端子をベンダ独自仕様で使用している場合もある。
フェースのＨ側の端子はホストにそれぞれ接続され、Ｄ側の端子は電子機器（以下、単に
デバイスと称することもある）にそれぞれ接続される。ＳＡＳ−２規格では、通常、ホス
トとデバイスが接続される際、デバイス側でＰ１、Ｐ２、Ｐ３端子が共通とされ、３．３
Ｖ（または０Ｖ）の電源電圧が入力される。ただし、ＳＡＳ−２規格のシステムであって
も、２．５ｉｎｃｈ／３．５ｉｎｃｈのＨＤＤでは３．３Ｖ電源入力を必要とすることは
まれであり、２．５ｉｎｃｈ／３．５ｉｎｃｈのＨＤＤを対象としたシステムではＰ１、
Ｐ２、Ｐ３端子をベンダ独自仕様で使用している場合もある。
図１Ｂは、ＳＡＳ−３規格のインターフェースの一例である。ＳＡＳ−３規格では、デ
バイス側でＰ１、Ｐ２端子は共通に接続されるが、Ｐ３端子は独立しており、Ｐｏｗｅｒ
Ｄｉｓａｂｌｅ端子（以下、ＰＤ端子）として使用する事ができる。また、ホストのイ
ニシエータはＰ１、Ｐ２端子にベンダ独自の仕様を割り当てることが可能であり、Ｐ３端
子にはＰｏｗｅｒ Ｄｉｓａｂｌｅ信号（以下、ＰＤ信号）、あるいはベンダ独自の仕様
を割り当てることが可能となっている。Ｐ１端子、Ｐ２端子、Ｐ３端子に入力される電圧
は、Ｐ１電圧、Ｐ２電圧、Ｐ３電圧と表現する。
バイス側でＰ１、Ｐ２端子は共通に接続されるが、Ｐ３端子は独立しており、Ｐｏｗｅｒ
Ｄｉｓａｂｌｅ端子（以下、ＰＤ端子）として使用する事ができる。また、ホストのイ
ニシエータはＰ１、Ｐ２端子にベンダ独自の仕様を割り当てることが可能であり、Ｐ３端
子にはＰｏｗｅｒ Ｄｉｓａｂｌｅ信号（以下、ＰＤ信号）、あるいはベンダ独自の仕様
を割り当てることが可能となっている。Ｐ１端子、Ｐ２端子、Ｐ３端子に入力される電圧
は、Ｐ１電圧、Ｐ２電圧、Ｐ３電圧と表現する。
ＳＡＳ−３の規格には、ＳＡＳ−２規格でサポートされなかったＰ３端子をデバイスの
電源制御信号として用いるＰｏｗｅｒ Ｄｉｓａｂｌｅ機能（以下、ＰＤ機能）が追加さ
れた。この機能は、ホストのイニシエータからＰ３端子に送られたＰＤ信号に基づいて、
デバイスが電源入力をオン／オフする機能である。これによれば、デバイスのソフトウェ
アに起因する問題が発生した時に、ホストがデバイスの電源をオン／オフ制御することに
より強制的にデバイスを初期化し、前記問題からの復旧を試みることができる。
電源制御信号として用いるＰｏｗｅｒ Ｄｉｓａｂｌｅ機能（以下、ＰＤ機能）が追加さ
れた。この機能は、ホストのイニシエータからＰ３端子に送られたＰＤ信号に基づいて、
デバイスが電源入力をオン／オフする機能である。これによれば、デバイスのソフトウェ
アに起因する問題が発生した時に、ホストがデバイスの電源をオン／オフ制御することに
より強制的にデバイスを初期化し、前記問題からの復旧を試みることができる。
次に、ＰＤ機能を有するＳＡＳ−３規格のＰ３端子の電圧仕様を表２に示す。
これ以降、ＰＤ信号（Ｐ３電圧）の電圧が、０．７Ｖ未満である状態をＬｏｗと表し、
２．１Ｖ以上である状態をＨｉｇｈと表して説明する。表２から、下記のことが分かる。
ＰＤ信号（Ｐ３電圧）がＬｏｗ（０．７Ｖ未満）であれば、デバイスの電源がオンされる
。ＰＤ信号（Ｐ３電圧）がＨｉｇｈ（２．１Ｖ以上）であれば、デバイスの電源がオンさ
れる。一方、ＰＤ信号（Ｐ３電圧）がＬｏｗにもＨｉｇｈにも当てはまらない（０．７Ｖ
以上、２．１Ｖ未満）場合は、デバイスの電源がオンされかオフされるか定まらず、電源
状態が非定義となる。
２．１Ｖ以上である状態をＨｉｇｈと表して説明する。表２から、下記のことが分かる。
ＰＤ信号（Ｐ３電圧）がＬｏｗ（０．７Ｖ未満）であれば、デバイスの電源がオンされる
。ＰＤ信号（Ｐ３電圧）がＨｉｇｈ（２．１Ｖ以上）であれば、デバイスの電源がオンさ
れる。一方、ＰＤ信号（Ｐ３電圧）がＬｏｗにもＨｉｇｈにも当てはまらない（０．７Ｖ
以上、２．１Ｖ未満）場合は、デバイスの電源がオンされかオフされるか定まらず、電源
状態が非定義となる。
図１Ｃは、ＳＡＳ−３規格でＰ３端子に割り当てられるＰｏｗｅｒ Ｄｉｓａｂｌｅ機
能の一実装例を示すブロック図である。ホストから供給された＋１２Ｖと＋５Ｖの電源電
圧は、電子ヒューズ（以降、ＥＦＵＳＥと表記する）３７、３８を介してデバイスの電源
回路に供給される。ＰＤ信号（Ｐ３電圧）がＨｉｇｈ（２．１Ｖ以上）の場合、ＥＦＵＳ
Ｅ３７、３８は切断し、電源回路に＋１２Ｖと＋５Ｖの電源電圧は供給されない。Ｐ３端
子がＬｏｗ（０．７Ｖ以下）の場合、ＥＦＵＳＥ３７、３８は接続し、電源回路に＋１２
Ｖと＋５Ｖの電源電圧が供給される。この実装例では、旧来のＳＡＳ−２規格通りにＰ３
端子に３．３Ｖを供給しているシステムでは、Ｐ３端子に割り当てられたＰＤ信号がＨｉ
ｇｈとなるので、ＳＡＳ−３規格のデバイスに電源が供給されず、起動できない。
能の一実装例を示すブロック図である。ホストから供給された＋１２Ｖと＋５Ｖの電源電
圧は、電子ヒューズ（以降、ＥＦＵＳＥと表記する）３７、３８を介してデバイスの電源
回路に供給される。ＰＤ信号（Ｐ３電圧）がＨｉｇｈ（２．１Ｖ以上）の場合、ＥＦＵＳ
Ｅ３７、３８は切断し、電源回路に＋１２Ｖと＋５Ｖの電源電圧は供給されない。Ｐ３端
子がＬｏｗ（０．７Ｖ以下）の場合、ＥＦＵＳＥ３７、３８は接続し、電源回路に＋１２
Ｖと＋５Ｖの電源電圧が供給される。この実装例では、旧来のＳＡＳ−２規格通りにＰ３
端子に３．３Ｖを供給しているシステムでは、Ｐ３端子に割り当てられたＰＤ信号がＨｉ
ｇｈとなるので、ＳＡＳ−３規格のデバイスに電源が供給されず、起動できない。
このように、ＳＡＳ−３規格ではＰ３端子がＬｏｗ（０．７Ｖ未満）でなければデバイ
スが起動できないので、ＳＡＳ−３規格のデバイスは旧来のＳＡＳ−２規格を適用したシ
ステムとの互換性がなくなっている。そのため、デバイスは、ＳＡＳ−２規格、ＳＡＳ−
３規格いずれに対応可能な製品とするかに応じ、規格毎にそれぞれ別個に設計・製造・販
売する必要があった。ＳＡＳ−２規格に準拠したシステムと互換性を有するＳＡＳ−３規
格のデバイスであれば、規格毎に設計・製造・販売する必要がないため全体コストを集約
でき、低コスト化を図ることができる。
スが起動できないので、ＳＡＳ−３規格のデバイスは旧来のＳＡＳ−２規格を適用したシ
ステムとの互換性がなくなっている。そのため、デバイスは、ＳＡＳ−２規格、ＳＡＳ−
３規格いずれに対応可能な製品とするかに応じ、規格毎にそれぞれ別個に設計・製造・販
売する必要があった。ＳＡＳ−２規格に準拠したシステムと互換性を有するＳＡＳ−３規
格のデバイスであれば、規格毎に設計・製造・販売する必要がないため全体コストを集約
でき、低コスト化を図ることができる。
ＳＡＳ−３規格のデバイスは、例えば、ＳＡＳ−２規格に準拠したシステムにおいて、
Ｐ１／Ｐ２端子の電圧をもとにＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（以下、
ＦＥＴ）を動作させて、ＰＤ機能を無効にして、Ｐ３端子の入力に関係なく、ＳＡＳ−２
規格のホストから電源供給を受けることが可能となる。しかし、デバイスが独自仕様のＳ
ＡＳ−２規格ホストまたはＳＡＳ−３規格ホストに接続された場合、Ｐ１/Ｐ２端子にベ
ンダ独自仕様の電圧（ベンダ設定電圧）が入力されることで、ＦＥＴのオン／オフ動作が
不定となることがある。この場合、当該デバイスは、独自仕様のＳＡＳ−２規格に準拠し
たシステムにおいて、ＰＤ機能を無効化できず、起動できない可能性がある。また、当該
デバイスは、ＳＡＳ−３規格に準拠したシステムにおいて、ＰＤ機能を使用できない可能
性がある。
Ｐ１／Ｐ２端子の電圧をもとにＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（以下、
ＦＥＴ）を動作させて、ＰＤ機能を無効にして、Ｐ３端子の入力に関係なく、ＳＡＳ−２
規格のホストから電源供給を受けることが可能となる。しかし、デバイスが独自仕様のＳ
ＡＳ−２規格ホストまたはＳＡＳ−３規格ホストに接続された場合、Ｐ１/Ｐ２端子にベ
ンダ独自仕様の電圧（ベンダ設定電圧）が入力されることで、ＦＥＴのオン／オフ動作が
不定となることがある。この場合、当該デバイスは、独自仕様のＳＡＳ−２規格に準拠し
たシステムにおいて、ＰＤ機能を無効化できず、起動できない可能性がある。また、当該
デバイスは、ＳＡＳ−３規格に準拠したシステムにおいて、ＰＤ機能を使用できない可能
性がある。
図２は、第１の実施形態に係るＳＡＳ−２規格のホストに接続可能な電子機器１００の
Ｐｏｗｅｒ Ｄｉｓａｂｌｅ回路（以下、ＰＤ回路）１の実装例を示すブロック図である
。第１の実施形態のＰＤ回路１は、ＳＡＳ−２規格に準拠したシステムにおいて、Ｐ１／
Ｐ２端子の電圧をもとにＰＤ機能を無効化して＋１２Ｖと＋５Ｖの電源電圧の供給を受け
ることができる。さらに、ＰＤ回路１は、Ｐ１／Ｐ２端子からＦＥＴへされる電圧レベル
を、複数の抵抗による抵抗分割とＯｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ Ｆｕｓｅ
（以下、ＯＴＰＦ）とによって調整することで、ＦＥＴの動作が不定となることを回避で
きる。
Ｐｏｗｅｒ Ｄｉｓａｂｌｅ回路（以下、ＰＤ回路）１の実装例を示すブロック図である
。第１の実施形態のＰＤ回路１は、ＳＡＳ−２規格に準拠したシステムにおいて、Ｐ１／
Ｐ２端子の電圧をもとにＰＤ機能を無効化して＋１２Ｖと＋５Ｖの電源電圧の供給を受け
ることができる。さらに、ＰＤ回路１は、Ｐ１／Ｐ２端子からＦＥＴへされる電圧レベル
を、複数の抵抗による抵抗分割とＯｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ Ｆｕｓｅ
（以下、ＯＴＰＦ）とによって調整することで、ＦＥＴの動作が不定となることを回避で
きる。
なお、電圧とは各ノードに現れる電位のことであるが、本明細書では、説明の便宜上、
ＧＮＤ電位を基準とする各ノードの電位の意味で、電圧と表現する。
ＧＮＤ電位を基準とする各ノードの電位の意味で、電圧と表現する。
図２では、ホストと電子機器１００との間のＳＡＳ−３規格のインターフェース４０は
、＋１２Ｖ、＋５Ｖの電源端子と、Ｐ１、Ｐ２、Ｐ３端子と、信号端子ＳＩＧを含む（各
電源端子、信号端子は単数で示すが、実際は複数）ことを例示的に示す。これらの端子以
外にも、接地端子等を有する。ホストから供給された＋１２Ｖと＋５Ｖの電源電圧各々は
、後述するＥＦＵＳＥ３７、３８を介して電源回路４１に供給される。電源回路４１はＤ
Ｃ／ＤＣコンバータ等を含み、＋１２Ｖ、＋５Ｖから所定の動作電圧を生成し、コントロ
ーラ４２をはじめとする電子機器１００の各回路へ動作電圧を供給する。コントローラ４
２はハードディスク、フラッシュメモリ等の記憶媒体４３へのデータの書き込み、記憶媒
体４３からのデータの読み出しを制御する。ホストからの制御信号やリード／ライト等の
コマンド等はＳＡＳインターフェースの信号端子ＳＩＧを介してコントローラ４２に供給
される。Ｐ１端子はＰ２端子に接続される。
、＋１２Ｖ、＋５Ｖの電源端子と、Ｐ１、Ｐ２、Ｐ３端子と、信号端子ＳＩＧを含む（各
電源端子、信号端子は単数で示すが、実際は複数）ことを例示的に示す。これらの端子以
外にも、接地端子等を有する。ホストから供給された＋１２Ｖと＋５Ｖの電源電圧各々は
、後述するＥＦＵＳＥ３７、３８を介して電源回路４１に供給される。電源回路４１はＤ
Ｃ／ＤＣコンバータ等を含み、＋１２Ｖ、＋５Ｖから所定の動作電圧を生成し、コントロ
ーラ４２をはじめとする電子機器１００の各回路へ動作電圧を供給する。コントローラ４
２はハードディスク、フラッシュメモリ等の記憶媒体４３へのデータの書き込み、記憶媒
体４３からのデータの読み出しを制御する。ホストからの制御信号やリード／ライト等の
コマンド等はＳＡＳインターフェースの信号端子ＳＩＧを介してコントローラ４２に供給
される。Ｐ１端子はＰ２端子に接続される。
Ｐ１／Ｐ２端子及びＰ３端子と電源回路４１との間には、ＥＦＵＳＥ３７、３８、第１
分圧部２、第２分圧部３、第１ＦＥＴ３５、及び第２ＦＥＴ３６によって構成されたＰＤ
回路１が設けられる。ＰＤ回路１は、供給されたＰ１／Ｐ２電圧をもとに、ＰＤ機能を有
効化または無効化する。ＰＤ回路１は、ＰＤ機能が有効のとき、Ｐ３端子を介してホスト
から供給されたＰＤ信号に基づいて、電子機器１００への電源供給を制御する。
分圧部２、第２分圧部３、第１ＦＥＴ３５、及び第２ＦＥＴ３６によって構成されたＰＤ
回路１が設けられる。ＰＤ回路１は、供給されたＰ１／Ｐ２電圧をもとに、ＰＤ機能を有
効化または無効化する。ＰＤ回路１は、ＰＤ機能が有効のとき、Ｐ３端子を介してホスト
から供給されたＰＤ信号に基づいて、電子機器１００への電源供給を制御する。
第１分圧部２は抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ６、コン
デンサ２１、第１ＯＴＰＦ３１、及び第２ＯＴＰＦ３２を有する。第１分圧部２は、Ｐ１
／Ｐ２電圧を、各ＯＴＰＦの書き込み状態に応じた抵抗分割によって、異なる電圧レベル
に変換する。電圧レベルが変換されたＰ１／Ｐ２電圧は、第１ＦＥＴ３５のゲートに入力
される。
デンサ２１、第１ＯＴＰＦ３１、及び第２ＯＴＰＦ３２を有する。第１分圧部２は、Ｐ１
／Ｐ２電圧を、各ＯＴＰＦの書き込み状態に応じた抵抗分割によって、異なる電圧レベル
に変換する。電圧レベルが変換されたＰ１／Ｐ２電圧は、第１ＦＥＴ３５のゲートに入力
される。
第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２は、Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌ
ｅ Ｆｕｓｅである。ＯＴＰＦは、両端部を有する。ＯＴＰＦの一端ともう一端との間は
、通常時に接続状態であり、１度プログラムされる（書き込まれる）と切断状態になり、
接続状態には戻らない。ＯＴＰＦは、システムオンチップ（ＳｏＣ）３０上に設けられ、
例えば、電子機器１００が有するファームウェアによってプログラムされることができる
。
ｅ Ｆｕｓｅである。ＯＴＰＦは、両端部を有する。ＯＴＰＦの一端ともう一端との間は
、通常時に接続状態であり、１度プログラムされる（書き込まれる）と切断状態になり、
接続状態には戻らない。ＯＴＰＦは、システムオンチップ（ＳｏＣ）３０上に設けられ、
例えば、電子機器１００が有するファームウェアによってプログラムされることができる
。
抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、及び抵抗Ｒ４は、Ｐ１／Ｐ２（共通）端子と基準電位
ＧＮＤとの間に順に、直列に電気的に接続される。抵抗Ｒ５は、第１ＯＴＰＦ３１と直列
に電気的に接続され、これらは抵抗Ｒ２と並列に電気的に接続される。抵抗Ｒ６は、第２
ＯＴＰＦ３２と直列に電気的に接続され、これらは抵抗Ｒ３と並列に電気的に接続される
。抵抗Ｒ２と抵抗Ｒ３との間のノードは、第１ＦＥＴ３５のゲートに電気的に接続される
。コンデンサ２１は、一端が抵抗Ｒ２と抵抗Ｒ３との間のノードに電気的に接続され、他
端が基準電位ＧＮＤに電気的に接続される。
ＧＮＤとの間に順に、直列に電気的に接続される。抵抗Ｒ５は、第１ＯＴＰＦ３１と直列
に電気的に接続され、これらは抵抗Ｒ２と並列に電気的に接続される。抵抗Ｒ６は、第２
ＯＴＰＦ３２と直列に電気的に接続され、これらは抵抗Ｒ３と並列に電気的に接続される
。抵抗Ｒ２と抵抗Ｒ３との間のノードは、第１ＦＥＴ３５のゲートに電気的に接続される
。コンデンサ２１は、一端が抵抗Ｒ２と抵抗Ｒ３との間のノードに電気的に接続され、他
端が基準電位ＧＮＤに電気的に接続される。
第２分圧部３は、抵抗Ｒ７、抵抗Ｒ８、抵抗Ｒ９、コンデンサ２２、及びコンデンサ２
３を有する。第２分圧部３は、Ｐ３電圧（ＰＤ信号）を、抵抗分圧によって異なる電圧レ
ベルに変換し、第２ＦＥＴ３６のゲートに出力する。抵抗Ｒ７及び抵抗Ｒ８は、Ｐ３端子
と基準電位ＧＮＤとの間に順に、直列に電気的に接続される。抵抗Ｒ９は、一端が抵抗Ｒ
７及び第８抵抗間１８のノードに電気的に接続され、他端が第２ＦＥＴ３６のゲートに電
気的に接続される。コンデンサ２２は、一端が抵抗Ｒ７及び第８抵抗間１８のノードに電
気的に接続され、他端が基準電位ＧＮＤに電気的に接続される。コンデンサ３３は、一端
が抵抗Ｒ９及び第２ＦＥＴ３６のゲートの間のノードに電気的に接続され、基準電位ＧＮ
Ｄに電気的に接続される。
３を有する。第２分圧部３は、Ｐ３電圧（ＰＤ信号）を、抵抗分圧によって異なる電圧レ
ベルに変換し、第２ＦＥＴ３６のゲートに出力する。抵抗Ｒ７及び抵抗Ｒ８は、Ｐ３端子
と基準電位ＧＮＤとの間に順に、直列に電気的に接続される。抵抗Ｒ９は、一端が抵抗Ｒ
７及び第８抵抗間１８のノードに電気的に接続され、他端が第２ＦＥＴ３６のゲートに電
気的に接続される。コンデンサ２２は、一端が抵抗Ｒ７及び第８抵抗間１８のノードに電
気的に接続され、他端が基準電位ＧＮＤに電気的に接続される。コンデンサ３３は、一端
が抵抗Ｒ９及び第２ＦＥＴ３６のゲートの間のノードに電気的に接続され、基準電位ＧＮ
Ｄに電気的に接続される。
なお、コンデンサ２１、２２、２３は、電気的に接続された抵抗とローパスフィルタを
構成する。
構成する。
第１ＦＥＴ３５及び第２ＦＥＴ３６は、例えばＰ型ＭＯＳＦＥＴである。第１ＦＥＴ３
５及び第２ＦＥＴ３６は、ゲートにＶｏｎ以上の電圧が入力されれば、ソース−ドレイン
間が導通する。第１ＦＥＴ３５及び第２ＦＥＴ３６は、ゲート間にＶｏｆｆ以下の電圧が
入力されれば、ソース−ドレイン間が非導通となる。第１ＦＥＴ３５及び第２ＦＥＴ３６
は、ゲートにＶｏｎ未満、ＶＯｆｆ以上の電圧が入力されれば、ソース−ドレイン間が導
通状態は不定となり、導通することも非導通となることもある。Ｐ１／Ｐ２端子に通常の
ＳＡＳ−２規格の電源（３．３Ｖまたは０Ｖ）が入力されているか否かを判断し、ＰＤ機
能を無効化する必要があるため、第１ＦＥＴ３５及び第２ＦＥＴ３６には、Ｖｏｎ＜３．
３Ｖかつ０＜ＶｏｆｆであるＭＯＳＦＥＴを使用する。
５及び第２ＦＥＴ３６は、ゲートにＶｏｎ以上の電圧が入力されれば、ソース−ドレイン
間が導通する。第１ＦＥＴ３５及び第２ＦＥＴ３６は、ゲート間にＶｏｆｆ以下の電圧が
入力されれば、ソース−ドレイン間が非導通となる。第１ＦＥＴ３５及び第２ＦＥＴ３６
は、ゲートにＶｏｎ未満、ＶＯｆｆ以上の電圧が入力されれば、ソース−ドレイン間が導
通状態は不定となり、導通することも非導通となることもある。Ｐ１／Ｐ２端子に通常の
ＳＡＳ−２規格の電源（３．３Ｖまたは０Ｖ）が入力されているか否かを判断し、ＰＤ機
能を無効化する必要があるため、第１ＦＥＴ３５及び第２ＦＥＴ３６には、Ｖｏｎ＜３．
３Ｖかつ０＜ＶｏｆｆであるＭＯＳＦＥＴを使用する。
第１ＦＥＴ３５のソースは、基準電位ＧＮＤに電気的に接続される。第１ＦＥＴ３５の
ドレインは、抵抗Ｒ７と抵抗Ｒ９との間のノードに電気的に接続される。
ドレインは、抵抗Ｒ７と抵抗Ｒ９との間のノードに電気的に接続される。
第２ＦＥＴ３２のソースは、基準電位ＧＮＤに電気的に接続される。第２ＦＥＴ３２の
ドレインは、ＥＦＵＳＥ３７、３８の制御端子に電気的に接続される。第２ＦＥＴ３２の
ゲート電圧は、第２分圧部３の抵抗分圧で異なる電圧レベルに変換されたＰ３電圧（ＰＤ
信号）、及び第１ＦＥＴ３５の動作によって決定される。
ドレインは、ＥＦＵＳＥ３７、３８の制御端子に電気的に接続される。第２ＦＥＴ３２の
ゲート電圧は、第２分圧部３の抵抗分圧で異なる電圧レベルに変換されたＰ３電圧（ＰＤ
信号）、及び第１ＦＥＴ３５の動作によって決定される。
第２ＦＥＴ３６は、第１ＦＥＴ３５がオンしたとき、ゲートに基準電位（０Ｖ）が入力
され、Ｐ３電圧の値に関係なくオフする。このとき、ＰＤ機能は無効となる。第２ＦＥＴ
３６は、第１ＦＥＴ３５がオフしたとき、Ｐ３電圧の値に応じて、オン／オフが制御され
る。このとき、ＰＤ回路１のＰＤ機能は有効となる。
され、Ｐ３電圧の値に関係なくオフする。このとき、ＰＤ機能は無効となる。第２ＦＥＴ
３６は、第１ＦＥＴ３５がオフしたとき、Ｐ３電圧の値に応じて、オン／オフが制御され
る。このとき、ＰＤ回路１のＰＤ機能は有効となる。
第２ＦＥＴ３２がオンしたとき、ＥＦＵＳＥ３７、３８の制御端子と基準電位ＧＮＤと
の間は非導通状態となる。ＥＦＵＳＥ３７、３８は、制御端子にＨｉｇｈレベルの電圧が
入力され、切断する。このとき、ＥＦＵＳＥ３７、３８は、電源回路４１への＋１２Ｖ、
＋５Ｖ電源電圧の供給を遮断する。
の間は非導通状態となる。ＥＦＵＳＥ３７、３８は、制御端子にＨｉｇｈレベルの電圧が
入力され、切断する。このとき、ＥＦＵＳＥ３７、３８は、電源回路４１への＋１２Ｖ、
＋５Ｖ電源電圧の供給を遮断する。
第２ＦＥＴ３２がオフしたとき、ＥＦＵＳＥ３７、３８の制御端子と基準電位ＧＮＤと
の間は導通した状態となる。ＥＦＵＳＥ３７、３８は、制御端子にＬｏｗレベルの電圧が
入力され、接続する。このとき、ＥＦＵＳＥ３７、３８は、電源回路４１へ＋１２Ｖ、＋
５Ｖ電源電圧を供給する。
の間は導通した状態となる。ＥＦＵＳＥ３７、３８は、制御端子にＬｏｗレベルの電圧が
入力され、接続する。このとき、ＥＦＵＳＥ３７、３８は、電源回路４１へ＋１２Ｖ、＋
５Ｖ電源電圧を供給する。
ここで、Ｐ１／Ｐ２電圧、Ｐ３電圧レベル、及び電源回路４１への電源供給状態と、各
ＯＴＰＦの接続状態との関係について説明する。
ＯＴＰＦの接続状態との関係について説明する。
抵抗Ｒ１〜抵抗Ｒ９の抵抗値を、小文字のｒを用いてｒ１〜ｒ９と表記する。合成抵抗
の抵抗値は、ｒの後に合成した抵抗の番号を並べて表現する。例えば、抵抗Ｒ１、Ｒ２、
Ｒ５の合成抵抗の抵抗値はｒ１、２、５と表記する。後述する抵抗の抵抗値も同様に表現
する。Ｖｏｎ、Ｖｏｆｆ、及び各抵抗の抵抗値の一例を表３に示す。より良い理解のため
、本明細書で用いるＶｏｎ、Ｖｏｆｆ、及び各抵抗の抵抗値を表３に示す値として説明す
る。
の抵抗値は、ｒの後に合成した抵抗の番号を並べて表現する。例えば、抵抗Ｒ１、Ｒ２、
Ｒ５の合成抵抗の抵抗値はｒ１、２、５と表記する。後述する抵抗の抵抗値も同様に表現
する。Ｖｏｎ、Ｖｏｆｆ、及び各抵抗の抵抗値の一例を表３に示す。より良い理解のため
、本明細書で用いるＶｏｎ、Ｖｏｆｆ、及び各抵抗の抵抗値を表３に示す値として説明す
る。
なお、特に言及がなければ、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２はプログラム（書
き込み）されていない、すなわち切断されていないものとして、以下説明する。
き込み）されていない、すなわち切断されていないものとして、以下説明する。
（１）第１ＦＥＴ３５のゲートにＶｏｎ以上の電圧が印加される場合
第１ＦＥＴ３５は、オンし、抵抗Ｒ７と抵抗Ｒ９との間のノードが接地される。Ｐ３端
子の入力に関係なく第２ＦＥＴ３６のゲート電圧が０Ｖとなり、第２ＦＥＴ３６はオフす
る。ＥＦＵＳＥ３７、３８は、制御端子に０Ｖが入力されることで接続する。電源回路４
１には、＋１２Ｖと＋５Ｖの電源電圧が供給される。Ｐ３端子の入力に関係なく電源回路
４１に＋１２Ｖと＋５Ｖの電源電圧が供給されることを、ＰＤ機能の無効化と表現する。
第１ＦＥＴ３５は、オンし、抵抗Ｒ７と抵抗Ｒ９との間のノードが接地される。Ｐ３端
子の入力に関係なく第２ＦＥＴ３６のゲート電圧が０Ｖとなり、第２ＦＥＴ３６はオフす
る。ＥＦＵＳＥ３７、３８は、制御端子に０Ｖが入力されることで接続する。電源回路４
１には、＋１２Ｖと＋５Ｖの電源電圧が供給される。Ｐ３端子の入力に関係なく電源回路
４１に＋１２Ｖと＋５Ｖの電源電圧が供給されることを、ＰＤ機能の無効化と表現する。
電子機器１００がＳＡＳ−２規格のホストに接続された場合、Ｐ１／Ｐ２／Ｐ３端子に
は、３．３Ｖの電圧が印加される。３．３Ｖ×ｒ３、４、６／（ｒ１、２、５＋ｒ３、４
、６）≒３．１９Ｖ＞Ｖｏｎ＝２．１Ｖである。つまり、電子機器１００がＳＡＳ−２規
格のホストに接続された場合、電子機器１００はＰＤ機能を無効化して＋１２Ｖと＋５Ｖ
の電源電圧の供給を受けることができる。
は、３．３Ｖの電圧が印加される。３．３Ｖ×ｒ３、４、６／（ｒ１、２、５＋ｒ３、４
、６）≒３．１９Ｖ＞Ｖｏｎ＝２．１Ｖである。つまり、電子機器１００がＳＡＳ−２規
格のホストに接続された場合、電子機器１００はＰＤ機能を無効化して＋１２Ｖと＋５Ｖ
の電源電圧の供給を受けることができる。
電子機器１００がＳＡＳ−３規格のホストに接続された場合、Ｐ１／Ｐ２端子及び第１
ＦＥＴ３５のゲートには、いずれのレベルの電圧も印加されうる。電子機器１００は、第
１ＦＥＴ３５のゲートにＶｏｎ以上の電圧が入力されるＳＡＳ−３規格のホストに接続さ
れた場合、ＰＤ機能は無効となる。電子機器１００は、Ｐ３端子のＰＤ信号入力によって
電源回路４１への＋１２Ｖと＋５Ｖの電源電圧の供給を制御できない。しかし、電源回路
４１に常に＋１２Ｖと＋５Ｖの電源電圧が供給され、電子機器１００は動作可能である。
ＦＥＴ３５のゲートには、いずれのレベルの電圧も印加されうる。電子機器１００は、第
１ＦＥＴ３５のゲートにＶｏｎ以上の電圧が入力されるＳＡＳ−３規格のホストに接続さ
れた場合、ＰＤ機能は無効となる。電子機器１００は、Ｐ３端子のＰＤ信号入力によって
電源回路４１への＋１２Ｖと＋５Ｖの電源電圧の供給を制御できない。しかし、電源回路
４１に常に＋１２Ｖと＋５Ｖの電源電圧が供給され、電子機器１００は動作可能である。
（２）第１ＦＥＴ３５のゲートにＶｏｆｆ未満の電圧が印加される場合
第１ＦＥＴ３５はオフし、電源回路４１への＋１２Ｖと＋５Ｖとの電源電圧の供給は、
Ｐ３電圧に応じて制御される（ＰＤ機能有効化）。
第１ＦＥＴ３５はオフし、電源回路４１への＋１２Ｖと＋５Ｖとの電源電圧の供給は、
Ｐ３電圧に応じて制御される（ＰＤ機能有効化）。
ＰＤ機能が有効であって、ＰＤ信号（Ｐ３電圧）がＬｏｗの時、第２ＦＥＴ３５はオフ
する。ＥＦＵＳＥ３７、３８は、制御端子と基準電位とが電気的に接続され、制御端子に
Ｌｏｗレベルの電圧が入力され、両端が接続する。これにより、電源回路４１へ＋１２Ｖ
と＋５Ｖの電源が供給される。
する。ＥＦＵＳＥ３７、３８は、制御端子と基準電位とが電気的に接続され、制御端子に
Ｌｏｗレベルの電圧が入力され、両端が接続する。これにより、電源回路４１へ＋１２Ｖ
と＋５Ｖの電源が供給される。
ＰＤ機能が有効であって、Ｐ３端子に入力されるＰＤ信号がＨｉｇｈの時、抵抗分割に
よって電圧が調整されたＰＤ信号によって第２ＦＥＴ３５がオンする。ＥＦＵＳＥ３７、
３８は、制御端子にＨｉｇｈレベルの電圧が入力されることで接続する。これにより、電
源回路４１への＋１２Ｖと＋５Ｖとの電源電圧の供給は遮断される。
よって電圧が調整されたＰＤ信号によって第２ＦＥＴ３５がオンする。ＥＦＵＳＥ３７、
３８は、制御端子にＨｉｇｈレベルの電圧が入力されることで接続する。これにより、電
源回路４１への＋１２Ｖと＋５Ｖとの電源電圧の供給は遮断される。
なお、ＳＡＳ−３規格でＰＤ機能対応のホストが、第２ＦＥＴ３６の電源状態が非定義
となる電圧レベルのＰＤ信号を、電子機器１００のＰ３端子に入力する可能性は考慮しな
い。
となる電圧レベルのＰＤ信号を、電子機器１００のＰ３端子に入力する可能性は考慮しな
い。
電子機器１００が、第１ＦＥＴ３５のゲートにＶｏｎ以上の電圧が入力されるＳＡＳ−
３規格のホストに接続された場合、ＰＤ機能を正常に使用して動作可能である。
３規格のホストに接続された場合、ＰＤ機能を正常に使用して動作可能である。
（３）第１ＦＥＴ３５のゲートにＶｏｆｆ以上Ｖｏｎ未満の電圧が印加される場合
第１ＦＥＴ３５はオンすることもオフすることもある不定状態である。
第１ＦＥＴ３５はオンすることもオフすることもある不定状態である。
Ｐ１／Ｐ２電圧をベンダ設定電圧とすることで、第１ＦＥＴ３５がオン／またはオフし
、ＰＤ回路１はユーザが意図しないＰＤ機能有効化／無効化状態となることが考えられる
。このとき、第１ＯＴＰＦ３１または第２ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ３
５のゲートに入力される電圧を調整し、第１ＦＥＴ３５のオン／オフ動作を反転させるこ
とができる可能性がある。第１ＦＥＴ３５のオン／オフ動作を反転させることができれば
、ＰＤ回路１をユーザが意図したＰＤ有効化状態に合わせることができる可能性がある。
、ＰＤ回路１はユーザが意図しないＰＤ機能有効化／無効化状態となることが考えられる
。このとき、第１ＯＴＰＦ３１または第２ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ３
５のゲートに入力される電圧を調整し、第１ＦＥＴ３５のオン／オフ動作を反転させるこ
とができる可能性がある。第１ＦＥＴ３５のオン／オフ動作を反転させることができれば
、ＰＤ回路１をユーザが意図したＰＤ有効化状態に合わせることができる可能性がある。
例えば、Ｐ１／Ｐ２電圧がＶｏｎとＶｏｆｆの中間程度の１．８Ｖであるホストと、電
子機器１００と、の接続を考える。第１ＯＴＰＦ３１、第２ＯＴＰＦ３２が書き込まれて
いない時、第１ＦＥＴ３５には、１．８Ｖ×ｒ３、４、６／（ｒ１、２、５＋ｒ３、４、
６）≒１．７４Ｖが入力される。
子機器１００と、の接続を考える。第１ＯＴＰＦ３１、第２ＯＴＰＦ３２が書き込まれて
いない時、第１ＦＥＴ３５には、１．８Ｖ×ｒ３、４、６／（ｒ１、２、５＋ｒ３、４、
６）≒１．７４Ｖが入力される。
このとき、ユーザの意図に反して、ＰＤ機能が無効化する場合、第１ＯＴＰＦ３１を書
き込む。抵抗Ｒ５が抵抗分圧に関与しなくなり、第１ＦＥＴ３５のゲートに入力される電
圧は、１．８Ｖ×ｒ３、４、６／（ｒ１、２＋ｒ３、４、６）≒１．７１Ｖに減少する。
第１ＦＥＴ３５のゲートに入力される電圧が小さくなることで、第１ＦＥＴ３５がオンか
らオフに切り替わり、ＰＤ機能を有効化できる可能性がある。
き込む。抵抗Ｒ５が抵抗分圧に関与しなくなり、第１ＦＥＴ３５のゲートに入力される電
圧は、１．８Ｖ×ｒ３、４、６／（ｒ１、２＋ｒ３、４、６）≒１．７１Ｖに減少する。
第１ＦＥＴ３５のゲートに入力される電圧が小さくなることで、第１ＦＥＴ３５がオンか
らオフに切り替わり、ＰＤ機能を有効化できる可能性がある。
例えば、ＳＡＳ−３規格のシステムにおいて、Ｐ１／Ｐ２電圧が高い場合は、ＰＤ機能
が無効化される。このとき、第１ＯＴＰＦ３１を書き込むことで、ＰＤ機能を使用できる
可能性がある。
が無効化される。このとき、第１ＯＴＰＦ３１を書き込むことで、ＰＤ機能を使用できる
可能性がある。
また、Ｐ１／Ｐ２端子に１．８Ｖを入力し、ユーザの意図に反して、ＰＤ機能が有効化
する場合、第２ＯＴＰＦ３２を書き込む。抵抗Ｒ６が抵抗分圧に関与しなくなり、第１Ｆ
ＥＴ３５のゲートに入力される電圧は、１．８×ｒ３、４／（ｒ１、２、５＋ｒ３、４）
≒１．７６Ｖに増加する。第１ＦＥＴ３５のゲートに入力される電圧が大きくなることで
、第１ＦＥＴ３５がオフからオンに切り替わり、ＰＤ機能を無効化できる可能性がある。
する場合、第２ＯＴＰＦ３２を書き込む。抵抗Ｒ６が抵抗分圧に関与しなくなり、第１Ｆ
ＥＴ３５のゲートに入力される電圧は、１．８×ｒ３、４／（ｒ１、２、５＋ｒ３、４）
≒１．７６Ｖに増加する。第１ＦＥＴ３５のゲートに入力される電圧が大きくなることで
、第１ＦＥＴ３５がオフからオンに切り替わり、ＰＤ機能を無効化できる可能性がある。
例えば、Ｐ１、Ｐ２、Ｐ３端子を独自仕様で使用しているＳＡＳ−２規格のシステムに
おいて、Ｐ１／Ｐ２電圧が低く、Ｐ３電圧が高い場合、ＰＤ機能は有効化される。このシ
ステムでは、第２ＦＥＴ３６がオンするため、電源回路４１に＋１２Ｖと＋５Ｖの電源電
圧が供給されない。このとき、第２ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ３５がオ
フからオンに切り替わり、有効化していたＰＤ機能を無効化できる可能性がある。つまり
、Ｐ１、Ｐ２、Ｐ３端子を独自仕様で使用しているＳＡＳ−２規格のシステムにおいて、
電子機器１００に＋１２Ｖと＋５Ｖの電源電圧が供給できる可能性が高くなる。
おいて、Ｐ１／Ｐ２電圧が低く、Ｐ３電圧が高い場合、ＰＤ機能は有効化される。このシ
ステムでは、第２ＦＥＴ３６がオンするため、電源回路４１に＋１２Ｖと＋５Ｖの電源電
圧が供給されない。このとき、第２ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ３５がオ
フからオンに切り替わり、有効化していたＰＤ機能を無効化できる可能性がある。つまり
、Ｐ１、Ｐ２、Ｐ３端子を独自仕様で使用しているＳＡＳ−２規格のシステムにおいて、
電子機器１００に＋１２Ｖと＋５Ｖの電源電圧が供給できる可能性が高くなる。
なお、第１ＦＥＴ３５のゲートに入力される電圧は、第１ＯＴＰＦ３１及び第２ＯＴＰ
Ｆ３２の両方に書き込むことによって調整することができる。両方に書き込んだ場合の第
１ＦＥＴ３５のゲートに入力される電圧は、各抵抗の抵抗値の関係によって、両方とも書
き込まなかった場合の第１ＦＥＴ３５のゲートに入力される電圧と比べて大きくなること
も小さくなることもある。
Ｆ３２の両方に書き込むことによって調整することができる。両方に書き込んだ場合の第
１ＦＥＴ３５のゲートに入力される電圧は、各抵抗の抵抗値の関係によって、両方とも書
き込まなかった場合の第１ＦＥＴ３５のゲートに入力される電圧と比べて大きくなること
も小さくなることもある。
図３は、比較例のＰＤ回路５を電子機器２００に実装したブロック図である。比較例の
ＰＤ回路５は、第１実施形態のＰＤ回路１の第１分圧部２の構成が異なる。電子機器２０
０は、ＳＡＳ−２規格を適用したシステムとの互換性を有するＳＡＳ−３規格のストレー
ジ装置である。なお、実施形態の比較例の説明において、第１の実施形態と同様の構成に
は、同じ符号を付し説明を省略する。
ＰＤ回路５は、第１実施形態のＰＤ回路１の第１分圧部２の構成が異なる。電子機器２０
０は、ＳＡＳ−２規格を適用したシステムとの互換性を有するＳＡＳ−３規格のストレー
ジ装置である。なお、実施形態の比較例の説明において、第１の実施形態と同様の構成に
は、同じ符号を付し説明を省略する。
比較例の第１分圧部４は、抵抗Ｒ１０、抵抗Ｒ１１、及びコンデンサ２１を有する。抵
抗Ｒ１０は、一端をＰ１／Ｐ２端子と電気的に接続され、他端を第１ＦＥＴ３５のゲート
と電気的に接続される。抵抗Ｒ１１は、一端を抵抗Ｒ１０の他端と電気的に接続され、他
端を基準電位ＧＮＤに電気的に接続される。コンデンサ２１は、一端を抵抗Ｒ１０の他端
と電気的に接続され、他端を基準電位ＧＮＤに電気的に接続される。
抗Ｒ１０は、一端をＰ１／Ｐ２端子と電気的に接続され、他端を第１ＦＥＴ３５のゲート
と電気的に接続される。抵抗Ｒ１１は、一端を抵抗Ｒ１０の他端と電気的に接続され、他
端を基準電位ＧＮＤに電気的に接続される。コンデンサ２１は、一端を抵抗Ｒ１０の他端
と電気的に接続され、他端を基準電位ＧＮＤに電気的に接続される。
Ｐ１／Ｐ２電圧、及びＰ３電圧の電圧レベルと、比較例のＰＤ回路５の動作について説
明する。
明する。
ここでは、抵抗Ｒ１０の抵抗値ｒ１０＝Ｒ１、２、５であり、抵抗Ｒ１１の抵抗値ｒ１
１＝ｒ２、４、６であるものとして説明する。つまり、比較例の第１分圧部４において、
Ｐ１／Ｐ２端子に入力される抵抗分割は、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２を書き
込まない第１分圧部２と同様である。
１＝ｒ２、４、６であるものとして説明する。つまり、比較例の第１分圧部４において、
Ｐ１／Ｐ２端子に入力される抵抗分割は、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２を書き
込まない第１分圧部２と同様である。
第１分圧部４は、Ｐ１／Ｐ２電圧を、抵抗分圧によって異なる電圧レベルに変換する。
電圧レベルが変換されたＰ１／Ｐ２電圧は、第１ＦＥＴ３５のゲートに入力される。比較
例のＰＤ回路５は、第１ＦＥＴ３５のゲートにＶｏｆｆ未満、またはＶｏｎ以上の電圧が
印加される場合、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２を書き込まない第１の実施例の
ＰＤ回路１と同じ動作をする。つまり、電子機器１００は、ＰＤ回路５によって、通常の
ＳＡＳ−２規格システムにおいて、電源回路４１に電源供給が可能となる。
電圧レベルが変換されたＰ１／Ｐ２電圧は、第１ＦＥＴ３５のゲートに入力される。比較
例のＰＤ回路５は、第１ＦＥＴ３５のゲートにＶｏｆｆ未満、またはＶｏｎ以上の電圧が
印加される場合、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２を書き込まない第１の実施例の
ＰＤ回路１と同じ動作をする。つまり、電子機器１００は、ＰＤ回路５によって、通常の
ＳＡＳ−２規格システムにおいて、電源回路４１に電源供給が可能となる。
第１ＦＥＴ３５のゲートにＶｏｆｆ以上Ｖｏｎ未満の電圧が入力される場合、第１ＦＥ
Ｔ３５のオン／オフ状態が不定となる。これにより、ＰＤ回路５はユーザが意図しないＰ
Ｄ機能有効化／無効化状態となる可能性がある。比較例では、Ｐ１／Ｐ２電圧に応じて、
第１ＦＥＴ３５のゲートの入力電圧が１つの値に決定される。
Ｔ３５のオン／オフ状態が不定となる。これにより、ＰＤ回路５はユーザが意図しないＰ
Ｄ機能有効化／無効化状態となる可能性がある。比較例では、Ｐ１／Ｐ２電圧に応じて、
第１ＦＥＴ３５のゲートの入力電圧が１つの値に決定される。
比較例において、電子機器２００はユーザが意図しないＰＤ機能有効化／無効化状態と
なった場合、ＰＤ機能有効化／無効化状態を反転させるには、ホストの電圧仕様を変更す
るか、あるいは第１分圧部４の抵抗Ｒ１０、抵抗Ｒ１１の抵抗値を変更する必要がある。
なった場合、ＰＤ機能有効化／無効化状態を反転させるには、ホストの電圧仕様を変更す
るか、あるいは第１分圧部４の抵抗Ｒ１０、抵抗Ｒ１１の抵抗値を変更する必要がある。
しかしながら、通常、電子機器２００の状態に応じて、ホストの電圧仕様を変更すること
は困難である。また、ベンダ環境に応じて、第１分圧部４の設計を変更することは、通常
の、設計・開発・製造コストに、さらに追加コストが発生してしまうため、デバイス製造
にとって好ましくない。
は困難である。また、ベンダ環境に応じて、第１分圧部４の設計を変更することは、通常
の、設計・開発・製造コストに、さらに追加コストが発生してしまうため、デバイス製造
にとって好ましくない。
一方、本実施形態の電子機器１００は、ユーザが意図しないＰＤ機能有効化／無効化状
態となった場合、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ
３５の動作を反転させ、ユーザが意図した動作状態（ＰＤ機能有効状態）に合わせること
ができる。第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２の書き込みに、設計変更は不要であり
、ＰＤ回路１はユーザが意図しないＰＤ機能有効化／無効化状態となったとき、対応に必
要なコストの減少が期待される。
態となった場合、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ
３５の動作を反転させ、ユーザが意図した動作状態（ＰＤ機能有効状態）に合わせること
ができる。第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２の書き込みに、設計変更は不要であり
、ＰＤ回路１はユーザが意図しないＰＤ機能有効化／無効化状態となったとき、対応に必
要なコストの減少が期待される。
また、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３２に書き込んでいない場合、ＰＤ回路１は
比較例のＰＤ回路５と同様の抵抗分割が可能である。このため、電子機器１００において
、ＰＤ回路５をＰＤ回路１に置き換えることが可能であり、比較例の電子機器２００が対
応できる仕様のＳＡＳ−２規格及びＳＡＳ−３規格のシステムを増やすことができる。
比較例のＰＤ回路５と同様の抵抗分割が可能である。このため、電子機器１００において
、ＰＤ回路５をＰＤ回路１に置き換えることが可能であり、比較例の電子機器２００が対
応できる仕様のＳＡＳ−２規格及びＳＡＳ−３規格のシステムを増やすことができる。
図４は、第１の実施形態の変形例のＰＤ回路６を電子機器１０１に実装したブロック図で
ある。ＰＤ回路６の第１分圧部７は、第１実施形態の第１分圧部２と比較して、抵抗Ｒ５
、Ｒ６が設けられない点が異なる。
ある。ＰＤ回路６の第１分圧部７は、第１実施形態の第１分圧部２と比較して、抵抗Ｒ５
、Ｒ６が設けられない点が異なる。
第１の実施形態のにおいて、第１ＯＴＰＦ３１は、抵抗Ｒ２と並列に電気的に接続され
る。第２ＯＴＰＦ３２は、抵抗Ｒ３と並列に電気的に接続される。
る。第２ＯＴＰＦ３２は、抵抗Ｒ３と並列に電気的に接続される。
第１の実施形態の比較例において、第１ＯＴＰＦ３１と第２ＯＴＰＦとが書き込まれて
いない時、Ｐ１／Ｐ２電圧を抵抗Ｒ１、Ｒ４によって抵抗分割する。例えば、Ｐ１／Ｐ２
電圧が１．８Ｖのとき、第１ＦＥＴ３５のゲートには、１．８Ｖ×ｒ４／（ｒ１＋ｒ４）
≒１．７４Ｖが入力される。
いない時、Ｐ１／Ｐ２電圧を抵抗Ｒ１、Ｒ４によって抵抗分割する。例えば、Ｐ１／Ｐ２
電圧が１．８Ｖのとき、第１ＦＥＴ３５のゲートには、１．８Ｖ×ｒ４／（ｒ１＋ｒ４）
≒１．７４Ｖが入力される。
第１ＯＴＰＦ３１を書き込むと、Ｐ１／Ｐ２電圧は、抵抗Ｒ１、Ｒ２、Ｒ４によって抵
抗分割される。第１ＦＥＴ３５のゲートには、１．８Ｖ×ｒ４／（ｒ１、２＋ｒ４）≒１
．６４Ｖが入力される。このように、第１ＯＴＰＦ３１を書き込むと、第１ＦＥＴ３５の
ゲートに入力される電圧を小さくすることができる。
抗分割される。第１ＦＥＴ３５のゲートには、１．８Ｖ×ｒ４／（ｒ１、２＋ｒ４）≒１
．６４Ｖが入力される。このように、第１ＯＴＰＦ３１を書き込むと、第１ＦＥＴ３５の
ゲートに入力される電圧を小さくすることができる。
第２ＯＴＰＦ３２を書き込むと、Ｐ１／Ｐ２電圧は、抵抗Ｒ１、Ｒ３、Ｒ４によって抵
抗分割される。第１ＦＥＴ３５のゲートには、１．８Ｖ×ｒ３、４／（ｒ１＋ｒ３、４）
≒１．７８Ｖが入力される。このように、第２ＯＴＰＦ３２を書き込むと第１ＦＥＴ３５
のゲートに入力される電圧を大きくすることができる。
抗分割される。第１ＦＥＴ３５のゲートには、１．８Ｖ×ｒ３、４／（ｒ１＋ｒ３、４）
≒１．７８Ｖが入力される。このように、第２ＯＴＰＦ３２を書き込むと第１ＦＥＴ３５
のゲートに入力される電圧を大きくすることができる。
このように、変形例のＰＤ回路６は、ＰＤ回路１と同様に、第１ＯＴＰＦ３１及び第２
ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ３５の動作を反転させ、ユーザが意図した動
作状態（ＰＤ機能有効状態）に合わせることができる可能性がある。
ＯＴＰＦ３２を書き込むことで、第１ＦＥＴ３５の動作を反転させ、ユーザが意図した動
作状態（ＰＤ機能有効状態）に合わせることができる可能性がある。
以上説明したように、第１の実施形態及び変形例に示すＳＡＳ−３規格の電子機器は、
ＰＤ回路を有する。ＰＤ回路は、第１分圧部２、第２分圧部３、第１ＦＥＴ３５、第２Ｆ
ＥＴ３６、及びＥＦＵＳＥ３７、３８を有する。第１分圧部は、Ｐ１／Ｐ２端子と基準電
位ＧＮＤとの間に電気的に接続された抵抗と、ＯＴＰＦを有し、Ｐ１／Ｐ２電圧をＯＴＰ
Ｆの書き込み状態に応じた異なる電圧レベルに変換して第１トランジスタ３５のゲートに
出力する。第１ＦＥＴ３５は、ゲートへの入力に応じて動作し、ＰＤ機能の有効化／無効
化を切り替える。第２ＦＥＴ３６は、第１ＦＥＴがオンしている場合にＰ３電圧に関係な
くオフし、前記第１トランジスタがオフでＰ３電圧がＬｏｗである場合にオフし、前記第
１トランジスタがオフでＰ３電圧がＨｉｇｈである場合にオンする。ＥＦＵＳＥ３７、３
８は、第２ＦＥＴ３６がオフすれば電源回路４１へ電源を供給し、第２ＦＥＴ３６がオン
すれば電源回路４１への電源供給を遮断する。
ＰＤ回路を有する。ＰＤ回路は、第１分圧部２、第２分圧部３、第１ＦＥＴ３５、第２Ｆ
ＥＴ３６、及びＥＦＵＳＥ３７、３８を有する。第１分圧部は、Ｐ１／Ｐ２端子と基準電
位ＧＮＤとの間に電気的に接続された抵抗と、ＯＴＰＦを有し、Ｐ１／Ｐ２電圧をＯＴＰ
Ｆの書き込み状態に応じた異なる電圧レベルに変換して第１トランジスタ３５のゲートに
出力する。第１ＦＥＴ３５は、ゲートへの入力に応じて動作し、ＰＤ機能の有効化／無効
化を切り替える。第２ＦＥＴ３６は、第１ＦＥＴがオンしている場合にＰ３電圧に関係な
くオフし、前記第１トランジスタがオフでＰ３電圧がＬｏｗである場合にオフし、前記第
１トランジスタがオフでＰ３電圧がＨｉｇｈである場合にオンする。ＥＦＵＳＥ３７、３
８は、第２ＦＥＴ３６がオフすれば電源回路４１へ電源を供給し、第２ＦＥＴ３６がオン
すれば電源回路４１への電源供給を遮断する。
Ｐ１／Ｐ２端子にベンダの独自仕様の電圧が入力され、第１ＦＥＴ３５のゲートにオン
／オフが不定となるレベルの電圧が入力される場合、ＰＤ回路は、ユーザが意図しないＰ
Ｄ機能有効化／無効化状態をとりうる。このとき、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３
２を書き込むことで、第１ＦＥＴ３５の動作を反転させ、ユーザが意図したＰＤ機能有効
化／無効化状態に合わせることができる可能性がある。
／オフが不定となるレベルの電圧が入力される場合、ＰＤ回路は、ユーザが意図しないＰ
Ｄ機能有効化／無効化状態をとりうる。このとき、第１ＯＴＰＦ３１及び第２ＯＴＰＦ３
２を書き込むことで、第１ＦＥＴ３５の動作を反転させ、ユーザが意図したＰＤ機能有効
化／無効化状態に合わせることができる可能性がある。
第１の実施形態及び変形例の電子機器は、ＰＤ回路によってＰ１／Ｐ２電圧をもとにＰ
Ｄ機能の有効化または無効化することで、通常の旧規格（ＳＡＳ−２規格）システム、Ｐ
ｏｗｅｒ Ｄｉｓａｂｌｅ機能に対応した新規格（ＳＡＳ−３規格）システム、及び独自
仕様を有する新旧規格でシステムとの互換性を有する。 以上、本発明の実施形態を説明
したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定すること
は意図していない。これら新規な実施形態は、そのほか様々な形態で実施されることが可
能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことがで
きる。これらの実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記
載された発明とその均等の範囲に含まれる。
Ｄ機能の有効化または無効化することで、通常の旧規格（ＳＡＳ−２規格）システム、Ｐ
ｏｗｅｒ Ｄｉｓａｂｌｅ機能に対応した新規格（ＳＡＳ−３規格）システム、及び独自
仕様を有する新旧規格でシステムとの互換性を有する。 以上、本発明の実施形態を説明
したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定すること
は意図していない。これら新規な実施形態は、そのほか様々な形態で実施されることが可
能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことがで
きる。これらの実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記
載された発明とその均等の範囲に含まれる。
１、５、６ Ｐｏｗｅｒ Ｄｉｓａｂｌｅ回路（ＰＤ回路）
２、４、７ 第１分圧部
３ 第２分圧部
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ
１３、Ｒ１４、Ｒ１５ 抵抗
２１、２２、２３ コンデンサ
３０ システムオンチップ
３５ 第１ＦＥＴ
３６ 第２ＦＥＴ
３７、３８ ＥＦＵＳＥ
４０ インターフェース
４１ 電源回路
４２ コントローラ
４３ 記憶媒体
１００、１０１、２００ 電子機器
２、４、７ 第１分圧部
３ 第２分圧部
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ
１３、Ｒ１４、Ｒ１５ 抵抗
２１、２２、２３ コンデンサ
３０ システムオンチップ
３５ 第１ＦＥＴ
３６ 第２ＦＥＴ
３７、３８ ＥＦＵＳＥ
４０ インターフェース
４１ 電源回路
４２ コントローラ
４３ 記憶媒体
１００、１０１、２００ 電子機器
Claims (7)
- 外部機器に接続可能で、第１信号が供給される第１端子と、第２信号が供給される第２
端子と、電源電圧が供給される電源端子を有するインターフェースと、
前記第１端子と基準電位との間に電気的に直列に接続された複数の抵抗と、少なくとも
一端が複数の前記抵抗のいずれかの一端と接続されたヒューズとを有し、前記第１信号を
前記ヒューズの導通状態に応じた異なる電圧レベルに変換し、２つの前記抵抗の間のノー
ドから、電圧レベルが変換された前記第１信号を出力する第１分圧部と、
ゲートが前記ノードに接続され、ソース及びドレインの一方が基準電位と電気的に接続
され、電圧レベルが変換された前記第１信号にもとづいて、オンまたはオフする第１トラ
ンジスタと、
ソース及びドレインの一方が基準電位に電気的に接続され、ゲートが前記第２端子と、
前記第１トランジスタのソース及びドレインの他の一方とに電気的に接続され、前記第１
トランジスタがオンしているときにオフし、前記第１トランジスタがオフしているときに
、前記第２信号にもとづいてオンまたはオフに制御される第２トランジスタと、
一端と他端と制御端子を有し、前記一端が前記電源端子に電気的に接続され、前記制御
端子が前記第２トランジスタのソース及びドレインの他の一方に電気的に接続され、前記
第２トランジスタの導通状態に応じて前記一端と前記他端が接続または切断され、前記一
端から前記他端へ電源電圧を供給する導通制御素子と、
前記導通制御素子の前記他端と電気的に接続され、供給される前記電源電圧を用いて電
源を生成する電源回路と、を有する電子機器。 - 前記第１分圧部は、前記ヒューズを複数有し、
前記複数のヒューズのうち、少なくとも１つのヒューズの一端が前記第１端子と前記ノ
ードとの間に接続され、
前記複数のヒューズのうち、少なくとも別の１つのヒューズの一端が前記ノードと前記
基準電位との間に接続された、請求項１に記載の電子機器。 - 前記第１分圧部は、前記ヒューズと直列に電気的に接続された抵抗をさらに有し、
前記ヒューズと前記抵抗との直列接続は、他の前記抵抗と並列に電気的に接続される、
請求項１または請求項２に記載の電子機器。 - 前記第１分圧部は、前記ヒューズと少なくとも１つの前記抵抗とが並列に電気的に接続
される、請求項１または請求項２に記載の電子機器。 - 前記ヒューズは、システムオンチップ上に設けられたプログラム可能なヒューズであり
、書き込まれることで非導通となる、請求項１から請求項４のいずれか１項に記載の電子
機器。 - 前記導通制御素子は、前記制御端子に入力される電圧によって接続状態が電気的に制御
される電子ヒューズである、請求項１から請求項５のいずれか１項に記載の電子機器。 - 前記ヒューズは、前記抵抗のいずれかに並列に接続された、請求項１に記載の電子機器
。
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|---|---|---|---|
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| US16/797,980 US11275419B2 (en) | 2019-09-19 | 2020-02-21 | Electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP2019170913A Pending JP2021047743A (ja) | 2019-09-19 | 2019-09-19 | 電子機器 |
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| Country | Link |
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| JP (1) | JP2021047743A (ja) |
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|---|---|---|---|---|
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| US7345943B2 (en) * | 2006-06-28 | 2008-03-18 | International Business Machines Corporation | Unclocked eFUSE circuit |
| WO2009062551A1 (en) * | 2007-11-15 | 2009-05-22 | Nokia Corporation | Power connection between serial interfaces |
| US20090128189A1 (en) * | 2007-11-19 | 2009-05-21 | Raminda Udaya Madurawe | Three dimensional programmable devices |
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| US9141311B2 (en) * | 2012-08-17 | 2015-09-22 | New Concepts Development Corp. | Multi-use adapters, solid state storage modules and high capacity storage systems |
| KR102000470B1 (ko) * | 2012-10-30 | 2019-07-16 | 삼성전자주식회사 | 듀티 정정 회로 및 이를 포함하는 시스템 |
| US9541583B2 (en) * | 2013-05-08 | 2017-01-10 | Intel Corporation | Voltage detector with high voltage protection |
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| CN105988966B (zh) * | 2014-12-22 | 2019-10-11 | 株式会社东芝 | 电子设备及其工作方法 |
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| US10216425B1 (en) * | 2016-09-30 | 2019-02-26 | EMC IP Holding Company LLC | Topology aware load optimized multipath I/O scheduler |
| JP6907588B2 (ja) | 2016-11-29 | 2021-07-21 | 株式会社リコー | 情報処理システム、情報処理端末、情報処理方法及びプログラム |
| US10817443B2 (en) * | 2018-03-28 | 2020-10-27 | SK Hynix Inc. | Configurable interface card |
-
2019
- 2019-09-19 JP JP2019170913A patent/JP2021047743A/ja active Pending
-
2020
- 2020-02-07 CN CN202010082247.8A patent/CN112530489A/zh active Pending
- 2020-02-21 US US16/797,980 patent/US11275419B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
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