DE3741945A1

DE3741945A1 - Cmos-logikschaltung

Info

Publication number: DE3741945A1
Application number: DE19873741945
Authority: DE
Inventors: Alberto Salina; Domenico Rossi; Claudio Diazzi
Original assignee: SGS Microelettronica SpA
Current assignee: STMicroelectronics SRL
Priority date: 1986-12-10
Filing date: 1987-12-10
Publication date: 1988-06-16
Also published as: GB2198902B; FR2608335A1; IT1201860B; US4816702A; GB2198902A; IT8683669A0; FR2608335B1; JPS63161720A; GB8727610D0

Description

Die vorliegende Erfindung betrifft im allgemeinen sogenannte mikrologische Schaltungen, d. h. Logikschaltungen, die durch das Verfahren der "Verdichtung" einer großen Anzahl von grundlegenden und komplexen logischen Funktionen (Logik schaltkreisen) in einer einzelnen monolitisch integrierten Halbleitervorrichtung hergestellt sind, und zwar gemäß dem LSI (Large Scale Integration) oder VLSI (Very Large Scale Integration)-Verfahren. Gemäß diesen Verfahren können eine große Anzahl von logischen Elementen, ebenso komplexe Ele mente wie Binärdekaden, Schieberegister, etc. auf einem einzelnen Chip implementiert werden.

Insbesondere betrifft die Erfindung CMOS-Logikschal tungen, d. h. integrierte Schaltungen, die mit Hilfe der sogenannten komplementären MOS-(Metal Oxide Semiconductor) Technologie hergestellt werden, und zwar unter Verwendung von P-Kanal und N-Kanal Oberflächen-Feldeffekttransistoren.

CMOS-Schaltungen haben den großen Vorteil, daß sie eine "Leistung" nur während der Übergänge von internen und eingegebenen und/oder ausgegebenen elektrischen Signalen verlieren. Wenn, mit anderen Worten, DC-Pegel an eine CMOS- Schaltung angelegt werden, zeigt die Schaltung, obwohl sie korrekt versorgt ist, eine Stromaufnahme (definiert als I _CC = Ruheversorgungs-Strom oder Ruhestrom), die lediglich dem Leckstrom der internen Übergänge der umgekehrt vorgespannten Schaltung gleich ist. Für SSI (Short Scale Integration) und MSI (Medium Scale Integration)-CMOS-Schaltungen, d. h. bei einer Gesamtanzahl von Transistoren, die etwa 500 erreicht, liegt der I _CC-Strom unter Ruhebedingungen, d. h. unter statischen Bedingungen der an die Eingänge angelegten Signale (bei Logikpegeln von 0 oder 1, die die Grenzen der Logikpegel V _IL und V _IH erfüllen) in der Größenordung von

I _cc = 10^-6 A = 1 µA

In dichter gepackten integrierten CMOS-Schaltungen in modernen LSI- oder VLSI-Technologien kann ein solcher Wert sogar um zwei oder drei Größenordnungen bei Raumtemperatur vermindert sein, so daß der Reservestrom oder Ruhestrom nur wenige Nanoampere (nA) groß ist. Es ist leicht ersichtlich, daß eine solche Eigenschaft die CMOS-Mikrologiken extrem vorteilhaft im Vergleich mit anderen Familien von Mikro logiken macht und insbesondere im Vergleich mit einer Familie, die wegen ihrer außerordentlich schnellen Eigen schaften das Gebiet der Standardlogiken beherrscht (grund legende Logikfunktionen, die das "Verbindungsgewebe" oder den "Binder" darstellen, die auf komplexen Karten LSI- oder VLSI- integrierte Mikrologik-Vorrichtungen anhäufen): nämlich die TTL-Familie (Transistor-Transistor Logik). Solche TTL-Mikro logiken haben in Wirklichkeit den Nachteil eines Ruhestroms, der zwischen wenigen hundert Mikroampere (µA) bis zu wenigen Milliampere (mA) variieren kann.

Dagegen werden heutzutage viele Geräte und/oder Logik vorrichtungen, die mit der CMOS-Technologie gemacht sind, häufig so ausgelegt, daß sie mit dem Ausgang von TTL-Logik gates eine Schnittstelle bilden können. In diesen Fällen sind die CMOS-Schaltkreise ebenso als HCT-Mikrologiken bekannt (von High Speed CMOS, TTL Compatible). In diesen Fällen muß das Gate, d. h. die Eingangsstufe der HCT-Logik in der Lage sein, die schlechtesten Ausgangspegel aufzunehmen und zu unterscheiden, die von einem TTL Logikausgang-Gate verfügbar sind, d. h.:

1 (TTL-Logik) äquivalent zu V_OHTTLmin = 2,4 V
0 (TTL-Logik) äquivalent zu V_OLTTLmax = 0,4 V

mit einer genügenden Rauschfestigkeit, so daß

V _INHmin = 2,0 V und V _INLmax = 0,8 V.

Unter diesen Bedingungen ist die Triggerschwellen- Spannung, für die die Eingangsstufe der CMOS-Logikschaltung ausgelegt ist, gleich:

Dies wird in der Praxis dadurch erhalten, daß man eine geeignete Eingangsschnittstellen-Stufe vorsieht, um die not wendige Kompatibilität unter Signalen zu gewährleisten, die aus TTL-Schaltungen und den CMOS-Schaltkreisen stammen.

Um die Probleme der fehlerhaften Übergänge am Gleichge wichtspunkt der Eingänge zu vermeiden, wird eine Spannungs hysterese implementiert, um ein Ungleichgewicht der Eingangs- Bezugsspannungen zu erzwingen.

Darüberhinaus werden in vielen Anwendungen Daten, die aus TTL-Logiken stammen, unter Frequenzsteuerung durch einen Systemtakt abgetastet, um in dem CMOS-Schaltkreis gespeichert zu werden.

Gemäß dem Stande der Technik werden an einem Eingang einer CMOS-Logikschaltung zwei typische Funktionen imple mentiert, und zwar unter Zuhilfenahme einer ersten Schnitt stellenstufe, um wie bereits erwähnt eine Triggerschwellen wert-Kompatibilität (TTL/CMOS) zu gewährleisten, gefolgt von einer Phasen-Umkehrstufe (Inverter), um die korrekte Phase des Signals zurückzustellen. Das letztere wird dann an den Eingang einer ersten Stufe ("Master"-Stufe) einer "Master- Slave"-Speicherschaltung mit doppelter Stufe angelegt, d. h. an ein JK-Flip-Flop.

Das Eingangsgate der "Master"-Stufe ebenso, wie das Übertragungsgate zu der "Slave"-Stufe werden durch einen Systemtakt über geeignete Schalter gesteuert.

Solch eine Eingangsschaltung eines CMOS-Schaltkreises kann durch ein Diagramm wie in Fig. 1 gezeigt, dargestellt werden, wobei die "Master"- und "Slave"-Stufe durch die jeweiligen gestrichelten Quadrate dargestellt sind, M für die "Master"-stufe und S für die "Slave"-Stufe.

Ein Taktsignal treibt die Schalter SW in einem syn chronen Modus und in Phasenopposition gegeneinander, gemäß dem folgenden Schema:

SW 1 ON SW 2 OFF SW 1′ OFF SW 2′ ON

und umgekehrt.

Der Betrieb einer solchen Schaltung ist wohlbekannt. Bei der abfallenden Führung (Führungsflanke) des Taktsignals werden die Eingangsdaten typischerweise durch die erste Stufe (M) gewonnen (d. h. SW 1 ON; SW 2 OFF; SW 1′ OFF und SW 2′ ON) und bei der nachfolgenden ansteigenden Führung (oder Hinterflanke) des Taktsignals werden die Daten zu einer zweiten Stufe (S) übertragen und dort gespeichert (d. h. SW 1 OFF; SW 2 ON; SW 1′ ON und SW 2′ OFF).

Die meisten verwendeten Schaltungen zum Implementieren einer TTL/CMOS-Eingangsschnittstellen-Stufe sind:

Der Schmidt-Trigger mit einer Triggerschwelle, die zwischen der maximalen Spannung bezüglich des unteren Logikzustandes (0) und der minimalen Spannung bezüglich des oberen Logikzustandes (1) liegt; oder eine Vergleicherschaltung mit einer bestimmten Hysterese, die in der Lage ist, der Eingangsspannung einen Abfall auf den V _SS-Wert zu ermöglichen.

Das Schaltdiagramm eines CMOS-Schmidt-Triggers ist in Fig. 2 gezeigt.

Eine CMOS-Hysterese-Vergleicherschaltung, bei der die Eingangsspannung auf die Spannung V _SS abfallen kann, ist durch das Schaltdiagramm der Fig. 3 gezeigt.

Wenn man das Zeitverhalten der CMOS-Eingangsschaltung betrachtet (das man als beendet an dem Ausgang der "Master"- Stufe ansehen kann), kann man beobachten, daß die der CMOS- Eingangsschaltung vorliegenden Daten am Ausgang der M-Stufe nach einer gewissen Zeitdauer vorliegen, die der Summe der Verzögerungen entspricht, welche von den verschiedenen Stufen eingeführt werden. Dieses Zeitverhalten der Eingangsschaltung ist durch das Diagramm der Fig. 4 gezeigt.

In klarer Weise ist die eingeführte Verzögerung gegeben durch:

t = t 1 + t 2 + t 3 - t 4

wobei:

t 1 die durch die Kompatibilitäts-Schnittstellenstufe TTL/CMOS eingeführte Verzögerung ist; t 2 die durch den Inverter (IN) zum Zurückstellen der korrekten Phase des Signals eingeführte Verzögerung; t 3 die von dem Schalter SW 1 eingeführte Verzögerung und t 4 die von dem Inverter IN 1 eingeführte Verzögerung.

Solche Verzögerungen setzen der Güte der Schaltung natürlich Grenzen, soweit die minimale Dauer der Daten (Signale) an dem Eingang größer als die Summe von t 1 + t 2 + t 3 sein muß, und zwar mit offensichtlich negativem Einfluß auf die Übertragungsgeschwindigkeit der Daten in der CMOS- Schaltung.

Eine Hauptaufgabe der vorliegenden Erfindung ist es, die von einer Eingangsschnittstellen-Schaltung des CMOS-Logik schaltkreises eingeführte Verzögerung zu vermindern.

Diese Aufgabe und andere Vorteile werden erzielt mit Hilfe der CMOS-Schaltung der vorliegenden Erfindung.

Gemäß der Erfindung ist die Zuhilfenahme von TTL/CMOS- Kompatibilitäts-Schnittstellenstufen und bestimmten Phasen umkehr-Stufen, die vor den Eingang einer Master-Stufe (M) gesetzt werden (oder einer allgemeinen "Festhalte"-Stufe), nicht länger erforderlich. Dies wird erreicht durch Modi fikation solch einer Master- oder "Festhalte"-Stufe, um eine TTL/CMOS-Kompatibilitäts-Schnittstellenstufe als eine Umkehr stufe für die Gewinnung der Daten zu verwenden, d. h. durch "Kombination" der Funktion der Kompatibelmachung der CMOS- Schaltung für Signale, die aus TTL-Logiken stammen, und der Funktion des Abtastens der Eingangsdaten unter der Frequenz steuerung, die von dem Systemtakt ausgeführt wird. Dies erlaubt es, die von einer CMOS-Eingangsschaltung eingeführte Verzögerung schließlich lediglich auf die Summe der Verzöge rungen eines Schalters und einer einzelnen TLL/CMOS-Kompa tibilitäts-Umkehrstufe zu vermindern.

Daher weist die CMOS-Logikschaltung zum Abtasten von Daten in der Form von logischen Zuständen "0" und "1", die aus TTL-Logikschaltungen stammen, und zwar unter Frequenz steuerung durch einen Systemtakt, folgendes auf:

- einen ersten Schalter zwischen einem Eingangsanschluß der Schaltung und dem Eingang einer TTL/CMOS-Kompatibilitäts- Schnittstellenstufe;
- einen Ausgang der TTL/CMOS-Schnittstellenstufe, der über eine Phasenumkehr-Stufe (Inverter), gefolgt von einem zweiten Schalter, mit dem Eingang der TTL/CMOS-Schnitt stellenstufe verbunden ist;
- wobei der erste und zweite Schalter synchron und in Phasenopposition durch ein Taktsignal angetrieben sind.

Im wesentlichen kann die erfindungsgemäße Schaltung durch das Diagramm der Fig. 5 mathematisch erläutert werden.

Die TTL/CMOS-Kompatibilitäts-Umkehr-Schnittstellenstufe kann eine der bekannten Schaltungen sein, die bekannterweise zu diesem Zweck im Stande der Technik verwendet werden. Gemäß einer bevorzugten Ausführungsform ist eine solche Kompatibi litätsstufe ein Schmidt-Trigger des in Fig. 2 gezeigten Typs. Gemäß einer weiteren bevorzugten Ausführungsform ist die TTL/CMOS-Kompatibilitätsstufe eine Hysterese-Vergleicher schaltung des in Fig. 3 gezeigten Typs.

Insgesamt, wie es leicht durch Vergleichen des Block diagramms einer herkömmlichen Schaltung, wie in Fig. 1 gezeigt, und des Blockdiagramms einer erfindungsgemäßen Schaltung, wie in Fig. 5 gezeigt, beobachtet werden kann, erlaubt es die vorliegende Erfindung, zwei Inverter einzusparen bzw. wegzulassen.

Das Diagramm des Zeitverhaltens der erfindungsgemäßen Schaltung ist in Fig. 6 gezeigt, aus welcher man ersehen kann, daß die Verzögerung, welche von der Datenabtast-CMOS- Logikschaltung eingeführt wird, d. h. bezogen auf den Ausgang der ersten Master-Stufe, lediglich durch die Summe der Verzögerungen t 3 und t 1 gegeben ist, die dem Schalter SW 1 bzw. der TTL/CMOS-Kompatibilitäts-Umkehrstufe zuzuschreiben ist.

Die von der erfindungsgemäßen Schaltung geschaffenen Vorteile sind offensichtlich. Wenn alle anderen Bedingungen, wie die Herstellungstechnologie gleich bleiben, führt die erfindungsgemäße Schaltung eine entschieden geringere Verzögerung im Vergleich mit bekannten Schaltungen ein. Darüber hinaus erlaubt die Verwendung der erfindungsgemäßen Schaltung anstelle der bekannten Schaltungen eine verminderte Flächenanforderung für die gesamte CMOS-Eingangsstufe.

Wie für den Fachmann ersichtlich ist, kann die erfin dungsgemäße Schaltung in verschiedenen Schaltungsanwendungen verwendet werden, die von der im Beispiel der Figuren beschriebenen verschieden ist, welche im wesentlichen die Anwendung der Erfindung auf eine CMOS-Master-Slave-Stufe darstellt. Beispielsweise kann die erfindungsgemäße Schaltung in Flip-Flops mit mehrfachen Eingängen verwendet werden und zwar als ein Festhalte-Speicherelement, und auch für andere Zwecke.

Claims

1. CMOS-Logikschaltung zum Abtasten von Daten in der Form der Logikzustände "0" und "1", die aus TTL-Logikschaltungen stammen, und zwar unter Frequenzsteuerung durch einen Systemtakt, mit
einem ersten Schalter zwischen einem Eingang der CMOS- Schaltung und dem Eingang einer TTL/CMOS-Kompatibilitäts- Schnittstellenstufe;
wobei der Ausgang der TTL/CMOS-Kompatibilitäts- Schnittstellenstufe über eine Umkehrstufe, gefolgt von einem zweiten Schalter, mit dem Eingang der TTL/CMOS- Schnittstellenstufe verbunden ist;
wobei der erste und zweite Schalter synchron und in Phasenopposition durch ein Taktsignal gesteuert sind.

2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die TTL/CMOS-Kompatibilitäts-Schnittstellenstufe eine Schmidt-Triggerschaltung ist, gefolgt von einem Inverter zum Zurückstellen der Phase des Signals gefolgt wird.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die TTL/CMOS-Kompatibilitäts-Schnittstellenstufe eine Hysterese-Vergleicherschaltung ist, gefolgt von einem Inverter zum Zurückstellen der Phase des Signals.

4. Schaltung gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgang der Schaltung zum Abtasten der Daten mit dem Eingang einer Slave-Stufe verbunden ist, die von einem ersten Schalter, gefolgt von einem ersten Inverter gebildet wird;
wobei der Ausgang des ersten Inverters mit seinem bzw. dessen Eingang über einen zweiten Inverter und einen zweiten Schalter verbunden ist;
wobei der erste und zweite Schalter der Slave-Stufe synchron und in Phasenopposition gegeneinander und bezüglich des ersten und zweiten Schalters der Schaltung zum Abtasten der Daten durch ein gemeinsames Taktsignal gesteuert sind.