JP3795685B2 - トライステート感知回路とこれを備える信号発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にハイレベルであるかローレベルあるかが不明確な状態の電圧を感知するトライステート感知回路とこれを備える信号発生回路に関する。
【０００２】
【従来の技術】
一般的に、半導体装置は、ＣＭＯＳレベルの出力信号を発生する多数の回路を内蔵する。アナログ-デジタル変換器、データ入力バッファ、データ出力バッファ、アドレス入力バッファなどが代表的なものである。これらの回路は、アナログ信号が入力されても出力信号を発生する回路であって、正確なハイレベル又はローレベルではない入力信号に従って、正確なハイレベル又はローレベルであるＣＭＯＳレベルの出力信号を発生する。
【０００３】
そして、半導体装置は、二つの入力信号の電圧レベルを比較してＣＭＯＳレベルの出力信号を発生する回路も内蔵する。比較器、感知増幅器、差動増幅器、基準電圧発生回路又は任意電圧を発生する内部回路などがその例に属する。
【０００４】
ところが、半導体装置が受信する二つの入力信号の間の電圧レベル差がほぼ０に近い程度に小さな場合には、その出力信号の電圧はトライステート(tristate)レベルになる可能性がある。
【０００５】
例として、差動増幅器が受信する二つの入力信号の電圧が同一であり、差動増幅器自体のオフセットがなく、差動増幅器の出力信号をバッファリングする各インバータのプルアップ／プルダウン動作が対称的であると仮定する。この場合、最終出力は、ハイレベルであるかローレベルであるかが判別できないトライステートレベルとなる。
【０００６】
ところが、インバータをはじめとする各種デジタル回路の入力信号として、トライステート電圧レベルの信号が印加される場合には、その出力信号はノイズに非常に弱く、また、回路の電流消耗が非常に大きくなる。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、トライステート状態を感知するトライステート感知回路を提供することを目的とする。
【０００８】
また、本発明は、出力信号がトライステート状態になることを防止するための信号発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るトライステート感知回路は、所定の出力信号を発生する半導体装置の信号発生回路において、所定の第1電圧値以上の前記出力信号に応答して活性化される第1応答信号を発生する第1スイッチング部と、前記第1電圧値より高い所定の第2電圧値以上の前記出力信号に応答して活性化される第2応答信号を発生する第2スイッチング部及び前記出力信号が前記第1電圧値より高く前記第2電圧値より低い電圧レベルである時に、前記第1並びに第2応答信号に応答して活性化される感知信号を発生する感知信号発生部とを備える。
【００１０】
前記トライステート感知回路は、前記感知信号を貯蔵する容量性貯蔵部をさらに備えることが好ましい。
【００１１】
本発明に係る他の信号発生回路は、所定のアナログ信号を受信して出力信号を発生する主回路と、前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、前記出力信号がＣＭＯＳレベルになるように制御する制御信号を前記主回路に供給するトライステート補償回路とを備える。
【００１２】
本発明に係る更に他の信号発生回路は、二つ以上の入力信号の電圧レベルを比較して出力信号を発生する主回路と、前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、前記出力信号がＣＭＯＳレベルになるように制御する制御信号を前記主回路に供給するトライステート補償回路とを備える。
【００１３】
本発明に係るトライステート感知回路によれば、信号発生回路の出力信号がトライステート電圧レベルになることを感知し、これに基づいて該出力信号のトライステート状態が解消される。したがって、本発明の信号発生回路を用いる半導体装置は、例えば、ノイズに強い他、電流の消耗が低減されるという利点を有する。
【００１４】
【発明の実施の形態】
本発明及びその動作上の利点並びに本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
【００１５】
図1は、本発明の好適な実施の形態に係る信号発生回路を概略的に示す図面である。図1に示すように、本発明の好適な実施の形態に係る信号発生回路は、主回路10並びにトライステート補償回路20を備える。
【００１６】
主回路10は、入力される二つの入力信号PIN1、PIN2の電圧レベルを比較し、出力信号POUTを出力する回路である。主回路10は、例えば、比較器、感知増幅器、差動増幅器、定電圧発生器、感知増幅器、定電圧発生器、又は入力される二つの信号の電圧レベルを比較して所定のレベルの電圧を発生する内部電圧発生回路等として実施され得る。
【００１７】
また、主回路10は、アナログ信号を入力してＣＭＯＳレベルの出力信号を出力する回路として実施されてもよい。すなわち、主回路10は、半導体装置のデータ入力バッファ、アドレス入力バッファ、データ出力バッファ又はアナログ-デジタル変換器等として実施されてもよい。
【００１８】
トライステート補償回路20は、出力信号POUTを受信して該出力信号POUTがＣＭＯＳレベルであるか否かを判断する。そして、出力信号POUTがＣＭＯＳレベルでなくトライステートのレベルである場合、トライステート補償回路20は、出力信号POUTがＣＭＯＳレベルになるように制御する制御信号PCONを主回路10に供給する。
【００１９】
図2は、図1に示す信号発生回路の実施例を示す図面である。図2に示す主回路10は、二つの入力信号PIN1、PIN2の電圧差を感知して増幅する差動増幅器である。この差動増幅器は、差動増幅部11とバッファ部13とで構成される。
【００２０】
差動増幅部11は、2個のPMOSトランジスタP1、P2と、3個のNMOSトランジスタN1、N2、N3とで構成される。バッファ部13は、3個の連続されたインバータI1、I2、I3で構成される。
【００２１】
したがって、主回路10の二つの入力信号PIN1、PIN2がほぼ同一の電圧レベルである時、主回路10の出力信号POUTは、ロジックハイであるのかロジックローであるのかが不明確なトライステートレベル（中間電位）になる。
【００２２】
図2に示す実施例では、トライステート補償回路20は、感知部21、ホールド部23並びに補償部25を備える。
【００２３】
感知部21は、出力信号POUTがトライステートの電圧レベルである時に活性される感知信号PDICBを発生する。そして、ホールド部23は、感知信号PDICBと主回路制御信号PDNとに応答して、トライステート表示信号PDSを発生する。ここで、主回路制御信号PDNは、主回路10がアナログ-デジタル変換又は比較動作を開始する前に、所定の期間だけ活性化されるパルス信号である。そして、当該期間は、主回路制御信号PDNの反転信号PDNBがローレベルに活性化される。この時、PMOSトランジスタM1がターンオンされ、差動増幅器11の出力は、ハイレベルにプリチャージされる。
【００２４】
すなわち、主回路制御信号PDNは、主回路10がアナログ-デジタル変換又は比較動作を開始する前に、所定の期間だけハイレベルになって、トライステート表示信号PDSをローレベルにディスエーブルさせる。そして、主回路制御信号PDNの反転信号PDNBは、主回路10が動作する時はハイレベルになり、一方、動作しない時はローレベルになって制御信号PCONがフローティング状態になることを防止する。
【００２５】
トライステート表示信号PDSは、感知信号PDICBに応答してトグルされ、主回路制御信号PDNに応答して再びトグルされる。
【００２６】
補償部25は、本実施例では、ソースが接地電圧VSSに連結され、ドレーンが主回路10内の出力バッファ部13の入力端と連結され、ホールド部23の出力信号であるトライステート表示信号PDSによってゲーティングされるNMOSトランジスタN4で構成される。
【００２７】
したがって、補償部25は、出力信号POUTの電圧がトライステートレベルである時、ハイレベルになるトライステート表示信号PDSに応答して接地電圧VSSレベルの制御信号PCONを発生する。
【００２８】
すなわち、入力信号PIN1、PIN2がほぼ同一のレベルである時、出力信号POUTはトライステートレベルになることがあり、この時、制御信号PCONはローレベルになる。そして、ローレベルの制御信号PCONが、主回路10内の出力バッファ部13の入力端に供給され、これにより出力信号POUTがハイレベルになる。この信号発生回路によれば、以上のような動作を通じて、出力信号POUTのトライステート状態が解消される。
【００２９】
図3は、図2に示す感知部21の実施例を示す図面である。図3に示す感知部21は、第1スイッチング部31、第2スイッチング部33並びに感知信号発生部35を備える。
【００３０】
この実施例では、第1スイッチング部31は、プルアップ部31a並びにプルダウン部31bを備える。より詳しくは、この実施例では、プルアップ部31aはPMOSトランジスタP3で構成され、プルダウン部31bはNMOSトランジスタN5で構成される。ここで、PMOSトランジスタP3は、NMOSトランジスタN5に比べて非常に小さな導電特性を有する。導電特性は、例えば、トランジスタのスレショルド電圧の調節や抵抗値の調節などにより決定することができる。
【００３１】
したがって、前記第1スイッチング部31は、0Vよりは大きくて第2電圧値よりは小さい第1電圧値(図5のa参照)にスイッチング点を有する。すなわち、プルアップ部31aは、前記第1電圧値以下の電圧の出力信号POUTに応答して"ターンオン"され、プルダウン部31bは、前記第1電圧値以上の電圧の出力信号POUTに応答して"ターンオン"される。
【００３２】
その結果、図5に示すように、第1スイッチング部31の出力信号である第1応答信号RES1は、出力信号POUTの電圧が第1電圧値a以下である時はローレベルに、第1電圧値a以上である時はハイレベルになる。
【００３３】
この実施例では、第2スイッチング部33は、プルアップ部33a並びにプルダウン部33bを備える。より詳しくは、この実施例では、プルアップ部33aはPMOSトランジスタP4で構成され、プルダウン部33bはNMOSトランジスタN6で構成される。ここで、NMOSトランジスタN6は、PMOSトランジスタP4に比べて非常に小さな導電特性を有する。導電特性は、前述のように、例えば、トランジスタのスレショルド電圧の調節や抵抗値の調節などにより決定することができる。
【００３４】
したがって、第2スイッチング部33は、第1電圧値より大きい第2電圧値(図5のb参照)にスイッチング点を有する。すなわち、プルアップ部33aは、第2電圧値以下のの電圧の出力信号POUTに応答して"ターンオン"され、プルダウン部33bは、第2電圧値以上の電圧の出力信号POUTに応答して"ターンオン"される。
【００３５】
その結果、図5に示すように、第2スイッチング部33の出力信号である第2応答信号RES2は、出力信号POUTの電圧が第2電圧値b以下である時はハイレベルに、第2電圧値b以上の時はローレベルになる。
【００３６】
この実施例では、感知信号発生部35は、第1応答信号RES1と第2応答信号RES2とを入力信号として、感知信号PDICBを発生するNANDゲートで構成される。したがって、感知信号PDICBは、第1応答信号RES1と第2応答信号RES2が共にハイレベルに活性化される期間(図5のａ〜ｂの期間)においてローレベルに活性化される。
【００３７】
この実施例の感知部21は、図3に示すように、感知信号PDICB端と接地電圧VSSとの間に容量性貯蔵部37をさらに備える。容量性貯蔵部37は、キャパシタC1で構成され、感知信号PDICBの情報を貯蔵する機能を有する。したがって、出力信号POUTに若干の変動が発生しても、感知信号PDICBはハイレベルを維持する。しかし、出力信号POUTが所定の時間を越えて低下すると、感知信号PDICBはローレベルにトグルされる。
【００３８】
図4は、図2に示すホールド部23の実施例を示す図面である。この実施例では、ホールド部23は、トライステート応答部41並びにラッチング部43を備える。
【００３９】
トライステート応答部41は、感知信号PDICBによってゲーティングされるPMOSトランジスタP5と主回路制御信号PDNによってゲーティングされるNMOSトランジスタN7とで構成される。
【００４０】
したがって、トライステート応答部41の出力端42のレベルは、感知信号PDICBがローレベルに活性化されることによりハイレベルにトグルされる。そして、トライステート応答部41の出力端42のレベルは、新たな比較動作の前又は後に、所定の期間だけハイレベルに活性化される主回路制御信号PDNに応答して再びローレベルにトグルされる。
【００４１】
ラッチング部43は、トライステート応答部41の出力信号をラッチしてトライステート表示信号PDSを出力する。
【００４２】
図5は、出力信号POUTの電圧レベルに依存する主要信号の電圧レベルを示す図面である。これを参照して、図2の信号発生回路の動作を全体的に説明すれば、次の通りである。
【００４３】
出力信号POUTがトライステートの区間a〜bで、第1応答信号RES1並びに第2応答信号RES2が共にハイレベルになり、これにより感知信号PDICBはローレベルになり、トライステート表示信号PDSはハイレベルになる。すると、図2に示す補償部25のNMOSトランジスタN4が"ターンオン"され、制御信号PCONはローレベルになる。したがって、バッファ部13の出力信号である出力信号POUTはハイレベルになる。
【００４４】
以上のように、本発明の好適な実施の形態によれば、最初にトライステート状態の電圧レベルであった出力信号POUTはハイレベルに駆動され、トライステート状態が解消される。
【００４５】
以上の説明は、本発明の例示に過ぎず、本技術分野の通常の知識を有する者であれば、多様な変形例や均等な実施例を採用することができる。
【００４６】
例えば、上記の実施の形態では、主回路10として、二つの入力信号の電圧レベルを比較し、その差を増幅して出力する差動増幅器を挙げたが、主回路として、例えば、入力バッファ、出力バッファ、アナログ-デジタル変換器などのアナログ信号を出力信号として変換する回路等を採用することもできる。また、主回路として、二つの入力信号を比較してＣＭＯＳレベルの出力信号を出力する比較器、感知増幅器、入力電圧を基準電圧と比較して出力電圧を発生する基準電圧発生回路、半導体装置の任意の内部回路等を採用することもできる。
【００４７】
また、上記の実施の形態では、主回路として、ハイレベル又はローレベルのデジタル信号を発生する回路を挙げたが、主回路は、ハイレベル又はローレベルのデジタル信号を発生しない回路であってもよい。
【００４８】
また、上記の実施の形態では、MOSトランジスタで構成された回路を挙げたが、例えば、これらをバイポーラトランジスタで構成することも可能である。
【００４９】
すなわち、本発明の技術的範囲は、特許請求の範囲の記載に基づいて決定される。
【００５０】
【発明の効果】
本発明によれば、出力信号がトライステート状態になることを防止することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る信号発生回路を概略的に示す図面である。
【図２】図1に示す信号発生回路の実施例を示す図面である。
【図３】図2に示す感知部の実施例を示す図面である。
【図４】図2に示すホールド部の実施例を示す図面である。
【図５】出力信号POUTの電圧レベルに依存する主要信号の電圧レベルを示す図面である。
【符号の説明】
10 主回路
20 補償回路
PIN1 入力信号
PIN2 入力信号
POUT 出力信号
PCON 制御信号
【発明の属する技術分野】
本発明は、半導体装置に係り、特にハイレベルであるかローレベルあるかが不明確な状態の電圧を感知するトライステート感知回路とこれを備える信号発生回路に関する。
【０００２】
【従来の技術】
一般的に、半導体装置は、ＣＭＯＳレベルの出力信号を発生する多数の回路を内蔵する。アナログ-デジタル変換器、データ入力バッファ、データ出力バッファ、アドレス入力バッファなどが代表的なものである。これらの回路は、アナログ信号が入力されても出力信号を発生する回路であって、正確なハイレベル又はローレベルではない入力信号に従って、正確なハイレベル又はローレベルであるＣＭＯＳレベルの出力信号を発生する。
【０００３】
そして、半導体装置は、二つの入力信号の電圧レベルを比較してＣＭＯＳレベルの出力信号を発生する回路も内蔵する。比較器、感知増幅器、差動増幅器、基準電圧発生回路又は任意電圧を発生する内部回路などがその例に属する。
【０００４】
ところが、半導体装置が受信する二つの入力信号の間の電圧レベル差がほぼ０に近い程度に小さな場合には、その出力信号の電圧はトライステート(tristate)レベルになる可能性がある。
【０００５】
例として、差動増幅器が受信する二つの入力信号の電圧が同一であり、差動増幅器自体のオフセットがなく、差動増幅器の出力信号をバッファリングする各インバータのプルアップ／プルダウン動作が対称的であると仮定する。この場合、最終出力は、ハイレベルであるかローレベルであるかが判別できないトライステートレベルとなる。
【０００６】
ところが、インバータをはじめとする各種デジタル回路の入力信号として、トライステート電圧レベルの信号が印加される場合には、その出力信号はノイズに非常に弱く、また、回路の電流消耗が非常に大きくなる。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、トライステート状態を感知するトライステート感知回路を提供することを目的とする。
【０００８】
また、本発明は、出力信号がトライステート状態になることを防止するための信号発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るトライステート感知回路は、所定の出力信号を発生する半導体装置の信号発生回路において、所定の第1電圧値以上の前記出力信号に応答して活性化される第1応答信号を発生する第1スイッチング部と、前記第1電圧値より高い所定の第2電圧値以上の前記出力信号に応答して活性化される第2応答信号を発生する第2スイッチング部及び前記出力信号が前記第1電圧値より高く前記第2電圧値より低い電圧レベルである時に、前記第1並びに第2応答信号に応答して活性化される感知信号を発生する感知信号発生部とを備える。
【００１０】
前記トライステート感知回路は、前記感知信号を貯蔵する容量性貯蔵部をさらに備えることが好ましい。
【００１１】
本発明に係る他の信号発生回路は、所定のアナログ信号を受信して出力信号を発生する主回路と、前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、前記出力信号がＣＭＯＳレベルになるように制御する制御信号を前記主回路に供給するトライステート補償回路とを備える。
【００１２】
本発明に係る更に他の信号発生回路は、二つ以上の入力信号の電圧レベルを比較して出力信号を発生する主回路と、前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、前記出力信号がＣＭＯＳレベルになるように制御する制御信号を前記主回路に供給するトライステート補償回路とを備える。
【００１３】
本発明に係るトライステート感知回路によれば、信号発生回路の出力信号がトライステート電圧レベルになることを感知し、これに基づいて該出力信号のトライステート状態が解消される。したがって、本発明の信号発生回路を用いる半導体装置は、例えば、ノイズに強い他、電流の消耗が低減されるという利点を有する。
【００１４】
【発明の実施の形態】
本発明及びその動作上の利点並びに本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
【００１５】
図1は、本発明の好適な実施の形態に係る信号発生回路を概略的に示す図面である。図1に示すように、本発明の好適な実施の形態に係る信号発生回路は、主回路10並びにトライステート補償回路20を備える。
【００１６】
主回路10は、入力される二つの入力信号PIN1、PIN2の電圧レベルを比較し、出力信号POUTを出力する回路である。主回路10は、例えば、比較器、感知増幅器、差動増幅器、定電圧発生器、感知増幅器、定電圧発生器、又は入力される二つの信号の電圧レベルを比較して所定のレベルの電圧を発生する内部電圧発生回路等として実施され得る。
【００１７】
また、主回路10は、アナログ信号を入力してＣＭＯＳレベルの出力信号を出力する回路として実施されてもよい。すなわち、主回路10は、半導体装置のデータ入力バッファ、アドレス入力バッファ、データ出力バッファ又はアナログ-デジタル変換器等として実施されてもよい。
【００１８】
トライステート補償回路20は、出力信号POUTを受信して該出力信号POUTがＣＭＯＳレベルであるか否かを判断する。そして、出力信号POUTがＣＭＯＳレベルでなくトライステートのレベルである場合、トライステート補償回路20は、出力信号POUTがＣＭＯＳレベルになるように制御する制御信号PCONを主回路10に供給する。
【００１９】
図2は、図1に示す信号発生回路の実施例を示す図面である。図2に示す主回路10は、二つの入力信号PIN1、PIN2の電圧差を感知して増幅する差動増幅器である。この差動増幅器は、差動増幅部11とバッファ部13とで構成される。
【００２０】
差動増幅部11は、2個のPMOSトランジスタP1、P2と、3個のNMOSトランジスタN1、N2、N3とで構成される。バッファ部13は、3個の連続されたインバータI1、I2、I3で構成される。
【００２１】
したがって、主回路10の二つの入力信号PIN1、PIN2がほぼ同一の電圧レベルである時、主回路10の出力信号POUTは、ロジックハイであるのかロジックローであるのかが不明確なトライステートレベル（中間電位）になる。
【００２２】
図2に示す実施例では、トライステート補償回路20は、感知部21、ホールド部23並びに補償部25を備える。
【００２３】
感知部21は、出力信号POUTがトライステートの電圧レベルである時に活性される感知信号PDICBを発生する。そして、ホールド部23は、感知信号PDICBと主回路制御信号PDNとに応答して、トライステート表示信号PDSを発生する。ここで、主回路制御信号PDNは、主回路10がアナログ-デジタル変換又は比較動作を開始する前に、所定の期間だけ活性化されるパルス信号である。そして、当該期間は、主回路制御信号PDNの反転信号PDNBがローレベルに活性化される。この時、PMOSトランジスタM1がターンオンされ、差動増幅器11の出力は、ハイレベルにプリチャージされる。
【００２４】
すなわち、主回路制御信号PDNは、主回路10がアナログ-デジタル変換又は比較動作を開始する前に、所定の期間だけハイレベルになって、トライステート表示信号PDSをローレベルにディスエーブルさせる。そして、主回路制御信号PDNの反転信号PDNBは、主回路10が動作する時はハイレベルになり、一方、動作しない時はローレベルになって制御信号PCONがフローティング状態になることを防止する。
【００２５】
トライステート表示信号PDSは、感知信号PDICBに応答してトグルされ、主回路制御信号PDNに応答して再びトグルされる。
【００２６】
補償部25は、本実施例では、ソースが接地電圧VSSに連結され、ドレーンが主回路10内の出力バッファ部13の入力端と連結され、ホールド部23の出力信号であるトライステート表示信号PDSによってゲーティングされるNMOSトランジスタN4で構成される。
【００２７】
したがって、補償部25は、出力信号POUTの電圧がトライステートレベルである時、ハイレベルになるトライステート表示信号PDSに応答して接地電圧VSSレベルの制御信号PCONを発生する。
【００２８】
すなわち、入力信号PIN1、PIN2がほぼ同一のレベルである時、出力信号POUTはトライステートレベルになることがあり、この時、制御信号PCONはローレベルになる。そして、ローレベルの制御信号PCONが、主回路10内の出力バッファ部13の入力端に供給され、これにより出力信号POUTがハイレベルになる。この信号発生回路によれば、以上のような動作を通じて、出力信号POUTのトライステート状態が解消される。
【００２９】
図3は、図2に示す感知部21の実施例を示す図面である。図3に示す感知部21は、第1スイッチング部31、第2スイッチング部33並びに感知信号発生部35を備える。
【００３０】
この実施例では、第1スイッチング部31は、プルアップ部31a並びにプルダウン部31bを備える。より詳しくは、この実施例では、プルアップ部31aはPMOSトランジスタP3で構成され、プルダウン部31bはNMOSトランジスタN5で構成される。ここで、PMOSトランジスタP3は、NMOSトランジスタN5に比べて非常に小さな導電特性を有する。導電特性は、例えば、トランジスタのスレショルド電圧の調節や抵抗値の調節などにより決定することができる。
【００３１】
したがって、前記第1スイッチング部31は、0Vよりは大きくて第2電圧値よりは小さい第1電圧値(図5のa参照)にスイッチング点を有する。すなわち、プルアップ部31aは、前記第1電圧値以下の電圧の出力信号POUTに応答して"ターンオン"され、プルダウン部31bは、前記第1電圧値以上の電圧の出力信号POUTに応答して"ターンオン"される。
【００３２】
その結果、図5に示すように、第1スイッチング部31の出力信号である第1応答信号RES1は、出力信号POUTの電圧が第1電圧値a以下である時はローレベルに、第1電圧値a以上である時はハイレベルになる。
【００３３】
この実施例では、第2スイッチング部33は、プルアップ部33a並びにプルダウン部33bを備える。より詳しくは、この実施例では、プルアップ部33aはPMOSトランジスタP4で構成され、プルダウン部33bはNMOSトランジスタN6で構成される。ここで、NMOSトランジスタN6は、PMOSトランジスタP4に比べて非常に小さな導電特性を有する。導電特性は、前述のように、例えば、トランジスタのスレショルド電圧の調節や抵抗値の調節などにより決定することができる。
【００３４】
したがって、第2スイッチング部33は、第1電圧値より大きい第2電圧値(図5のb参照)にスイッチング点を有する。すなわち、プルアップ部33aは、第2電圧値以下のの電圧の出力信号POUTに応答して"ターンオン"され、プルダウン部33bは、第2電圧値以上の電圧の出力信号POUTに応答して"ターンオン"される。
【００３５】
その結果、図5に示すように、第2スイッチング部33の出力信号である第2応答信号RES2は、出力信号POUTの電圧が第2電圧値b以下である時はハイレベルに、第2電圧値b以上の時はローレベルになる。
【００３６】
この実施例では、感知信号発生部35は、第1応答信号RES1と第2応答信号RES2とを入力信号として、感知信号PDICBを発生するNANDゲートで構成される。したがって、感知信号PDICBは、第1応答信号RES1と第2応答信号RES2が共にハイレベルに活性化される期間(図5のａ〜ｂの期間)においてローレベルに活性化される。
【００３７】
この実施例の感知部21は、図3に示すように、感知信号PDICB端と接地電圧VSSとの間に容量性貯蔵部37をさらに備える。容量性貯蔵部37は、キャパシタC1で構成され、感知信号PDICBの情報を貯蔵する機能を有する。したがって、出力信号POUTに若干の変動が発生しても、感知信号PDICBはハイレベルを維持する。しかし、出力信号POUTが所定の時間を越えて低下すると、感知信号PDICBはローレベルにトグルされる。
【００３８】
図4は、図2に示すホールド部23の実施例を示す図面である。この実施例では、ホールド部23は、トライステート応答部41並びにラッチング部43を備える。
【００３９】
トライステート応答部41は、感知信号PDICBによってゲーティングされるPMOSトランジスタP5と主回路制御信号PDNによってゲーティングされるNMOSトランジスタN7とで構成される。
【００４０】
したがって、トライステート応答部41の出力端42のレベルは、感知信号PDICBがローレベルに活性化されることによりハイレベルにトグルされる。そして、トライステート応答部41の出力端42のレベルは、新たな比較動作の前又は後に、所定の期間だけハイレベルに活性化される主回路制御信号PDNに応答して再びローレベルにトグルされる。
【００４１】
ラッチング部43は、トライステート応答部41の出力信号をラッチしてトライステート表示信号PDSを出力する。
【００４２】
図5は、出力信号POUTの電圧レベルに依存する主要信号の電圧レベルを示す図面である。これを参照して、図2の信号発生回路の動作を全体的に説明すれば、次の通りである。
【００４３】
出力信号POUTがトライステートの区間a〜bで、第1応答信号RES1並びに第2応答信号RES2が共にハイレベルになり、これにより感知信号PDICBはローレベルになり、トライステート表示信号PDSはハイレベルになる。すると、図2に示す補償部25のNMOSトランジスタN4が"ターンオン"され、制御信号PCONはローレベルになる。したがって、バッファ部13の出力信号である出力信号POUTはハイレベルになる。
【００４４】
以上のように、本発明の好適な実施の形態によれば、最初にトライステート状態の電圧レベルであった出力信号POUTはハイレベルに駆動され、トライステート状態が解消される。
【００４５】
以上の説明は、本発明の例示に過ぎず、本技術分野の通常の知識を有する者であれば、多様な変形例や均等な実施例を採用することができる。
【００４６】
例えば、上記の実施の形態では、主回路10として、二つの入力信号の電圧レベルを比較し、その差を増幅して出力する差動増幅器を挙げたが、主回路として、例えば、入力バッファ、出力バッファ、アナログ-デジタル変換器などのアナログ信号を出力信号として変換する回路等を採用することもできる。また、主回路として、二つの入力信号を比較してＣＭＯＳレベルの出力信号を出力する比較器、感知増幅器、入力電圧を基準電圧と比較して出力電圧を発生する基準電圧発生回路、半導体装置の任意の内部回路等を採用することもできる。
【００４７】
また、上記の実施の形態では、主回路として、ハイレベル又はローレベルのデジタル信号を発生する回路を挙げたが、主回路は、ハイレベル又はローレベルのデジタル信号を発生しない回路であってもよい。
【００４８】
また、上記の実施の形態では、MOSトランジスタで構成された回路を挙げたが、例えば、これらをバイポーラトランジスタで構成することも可能である。
【００４９】
すなわち、本発明の技術的範囲は、特許請求の範囲の記載に基づいて決定される。
【００５０】
【発明の効果】
本発明によれば、出力信号がトライステート状態になることを防止することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る信号発生回路を概略的に示す図面である。
【図２】図1に示す信号発生回路の実施例を示す図面である。
【図３】図2に示す感知部の実施例を示す図面である。
【図４】図2に示すホールド部の実施例を示す図面である。
【図５】出力信号POUTの電圧レベルに依存する主要信号の電圧レベルを示す図面である。
【符号の説明】
10 主回路
20 補償回路
PIN1 入力信号
PIN2 入力信号
POUT 出力信号
PCON 制御信号
Claims (11)
- 半導体装置において、
入力信号端、内部ノード及び出力信号端を有し、前記入力信号端に入力される入力信号を受信して前記出力信号端に出力信号を発生する主回路と、
前記出力信号端と前記内部ノードとの間に連結され、前記出力信号端から前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、前記出力信号がＣＭＯＳレベルになるように制御する制御信号を前記主回路の前記内部ノードに供給するトライステート補償回路と、
を備え、
前記トライステート補償回路は、
前記出力信号の電圧がトライステートレベルであることを感知して活性化される感知信号を発生する感知部と、
主回路制御信号が非活性化されている場合に前記感知信号の活性化に応答して活性化され、前記主回路制御信号の活性化に応答して非活性化されるトライステート表示信号を発生するホールド部と、
前記出力信号の電圧がトライステートレベルである場合に、それに応じて活性化される前記トライステート表示信号に応答して、前記出力信号がＣＭＯＳレベルになるように制御する前記制御信号を前記主回路の前記内部ノードに供給する補償部と、
を有し、
前記出力信号は、前記主回路制御信号が活性化されている場合にプリチャージされる、
ことを特徴とする信号発生回路。 - 前記感知部は、
所定の第１電圧値以上の前記出力信号に応答して活性される第１応答信号を発生する第１スイッチング部と、
前記第１電圧値より高い所定の第２電圧値以下の前記出力信号に応答して活性される第２応答信号を発生する第２スイッチング部と、
前記出力信号が前記第１電圧値より高く前記第２電圧値より低い電圧レベルである時に、前記第１並びに第２応答信号に応答して活性される感知信号を発生する感知信号発生部と、
を有することを特徴とする請求項１に記載の信号発生回路。 - 前記ホールド部は、
主回路制御信号が非活性化されている場合に前記感知信号の活性化に応答して活性化され、前記主回路制御信号の活性化に応答して非活性化される信号を発生するトライステート応答部と、
前記トライステート応答部が発生した信号をラッチするラッチ部と、
を有することを特徴とする請求項１に記載の信号発生回路。 - 前記主回路は、入力バッファ、出力バッファ、アナログ−デジタル変換器、定電圧発生器、並びに所定の内部電圧を発生する内部電圧発生回路から選択されるいずれか１つであることを特徴とする請求項１に記載の信号発生回路。
- 半導体装置において、
二つ以上の入力信号の電圧レベルを比較して比較結果を内部ノードに出力する差動増幅部及び前記内部ノードの信号をバッファリングして出力信号端に出力信号を発生するバッファ部とを含む主回路と、
前記出力信号端と前記内部ノードとの間に連結され、前記出力信号端から前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、前記出力信号がＣＭＯＳレベルになるように制御する制御信号を前記主回路の前記内部ノードに供給するトライステート補償回路と、
を備え、
前記トライステート補償回路は、
前記出力信号の電圧がトライステートレベルであることを感知して活性化される感知信 号を発生する感知部と、
主回路制御信号が非活性化されている場合に前記感知信号の活性化に応答して活性化され、前記主回路制御信号の活性化に応答して非活性化されるトライステート表示信号を発生するホールド部と、
前記出力信号の電圧がトライステートレベルである場合に、それに応じて活性化される前記トライステート表示信号に応答して、前記出力信号がＣＭＯＳレベルになるように制御する前記制御信号を前記主回路の前記内部ノードに供給する補償部と、
を有し、
前記出力信号は、前記主回路制御信号が活性化されている場合にプリチャージされる、
ことを特徴とする信号発生回路。 - 前記感知部は、
所定の第１電圧値以上の前記出力信号に応答して活性される第１応答信号を発生する第１スイッチング部と、
前記第１電圧値より高い所定の第２電圧値以下の前記出力信号に応答して活性される第２応答信号を発生する第２スイッチング部と、
前記出力信号が前記第１電圧値より高く前記第２電圧値より低い電圧レベルである時に、前記第１並びに第２応答信号に応答して活性される感知信号を発生する感知信号発生部と、
を有することを特徴とする請求項５に記載の信号発生回路。 - 前記ホールド部は、
主回路制御信号が非活性化されている場合に前記感知信号の活性化に応答して活性化され、前記主回路制御信号の活性化に応答して非活性化される信号を発生するトライステート応答部と、
前記トライステート応答部が発生した信号をラッチするラッチ部と、
を有することを特徴とする請求項５に記載の信号発生回路。 - 半導体装置において、
入力信号端、内部ノード及び出力信号端を有し、前記入力信号端に入力される入力信号を受信して前記出力信号端に出力信号を発生する主回路と、
前記出力信号端と前記内部ノードとの間に連結され、前記出力信号端から前記出力信号を受信して、前記出力信号がトライステートレベルである場合に、トライステートレベルである前記出力信号を補償して前記出力信号がハイレベル”１”又はローレベル”０”として認識されるように制御する制御信号を前記主回路の前記内部ノードに供給するトライステート補償回路と、
を備え、
前記トライステート補償回路は、
前記出力信号の電圧がトライステートレベルであることを感知して活性化される感知信号を発生する感知部と、
主回路制御信号が非活性化されている場合に前記感知信号の活性化に応答して活性化され、前記主回路制御信号の活性化に応答して非活性化されるトライステート表示信号を発生するホールド部と、
前記出力信号の電圧がトライステートレベルである場合に、それに応じて活性化される前記トライステート表示信号に応答して、前記出力信号がＣＭＯＳレベルになるように制御する前記制御信号を前記主回路の前記内部ノードに供給する補償部と、
を有し、
前記出力信号は、前記主回路制御信号が活性化されている場合にプリチャージされる、
ことを特徴とする信号発生回路。 - 前記感知部は、
所定の第１電圧値以上の前記出力信号に応答して活性される第１応答信号を発生する第１スイッチング部と、
前記第１電圧値より高い所定の第２電圧値以下の前記出力信号に応答して活性される第２応答信号を発生する第２スイッチング部と、
前記出力信号が前記第１電圧値より高くて前記第２電圧値より低い電圧レベルである時に、前記第１並びに第２応答信号に応答して活性される感知信号を発生する感知信号発生部と、
を有することを特徴とする請求項８に記載の信号発生回路。 - 前記ホールド部は、
主回路制御信号が非活性化されている場合に前記感知信号の活性化に応答して活性化され、前記主回路制御信号の活性化に応答して非活性化される信号を発生するトライステート応答部と、
前記トライステート応答部が発生した信号をラッチするラッチ部と、
を有することを特徴とする請求項８に記載の信号発生回路。 - 前記主回路は、入力バッファ、出力バッファ、アナログ−デジタル変換器、定電圧発生器、並びに所定の内部電圧を発生する内部電圧発生回路のうち１つであることを特徴とする請求項８に記載の信号発生回路。
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