KR19990086693A - 트라이스테이트 감지회로와 이를 구비한 출력 신호 발생회로 - Google Patents

트라이스테이트 감지회로와 이를 구비한 출력 신호 발생회로 Download PDF

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Abstract

트라이스테이트 감지회로와 이를 구비하는 출력 신호 발생회로가 개시된다.
본 발명의 트라이스테이트 감지회로는 제1 및 제2 스위칭부, 감지신호 발생부를 구비한다. 제1 스위칭부는 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생한다. 제2 스위칭부는 제1 전압값보다 높은 소정의 제2 전압값 이하의 출력 신호에 응답하여, 활성되는 제2 응답신호를 발생한다. 그리고 상기 감지신호 발생부는 출력 신호가 상기 제1 전압값보다 높고 제2 전압값보다 낮은 전압 레벨일 때, 제1 및 제2 응답신호에 의하여 활성되는 감지신호를 발생한다.
본 발명의 다른 출력 신호 발생회로는 주회로 및 트라이스테이트 보상회로를 구비한다. 주회로는 2이상의 입력신호의 전압레벨을 비교하여, 출력 신호를 발생한다. 트라이스테이트 보상회로는 출력 신호를 수신하여 상기 출력 신호가 트라이스테이트(tristate) 레벨인 경우, 출력 신호가 시모스 레벨이 되도록 제어하는 제어신호를 주회로에 공급한다.
그리고 주회로는 정전압 발생회로 및 임의의 내부 전압 발생 회로가 될 수 있다.

Description

트라이스테이트 감지회로와 이를 구비한 출력 신호 발생회로
본 발명은 반도체 장치에 관한 것으로서, 특히 하이레벨 또는 로우레벨인지 여부가 불명확한 상태의 전압을 감지하는 트라이스테이트 감지회로와 이를 구비하는 출력 신호 발생회로에 관한 것이다.
일반적으로 반도체 장치는 시모스(CMOS) 레벨의 출력신호를 발생하는 다수의 회로들을 내장한다. 아날로그-디지털 변환기(analog-digital converter), 데이터 입력버퍼, 데이터 출력버퍼, 어드레스 입력버퍼 등이 대표적인 것이다. 이들 회로들은 아날로그 신호가 입력되더라도 출력 신호를 발생하는 회로들로서, 정확히 하이레벨 또는 로우레벨이 아닌 입력신호들을 정확히 하이레벨 또는 로우레벨인 시모스 레벨의 출력신호를 발생한다.
그리고 반도체 장치는 2개의 입력신호의 전압 레벨들을 비교하여 시모스 레벨의 출력신호를 발생하는 회로들도 내장한다. 비교기, 감지증폭기, 차동증폭기, 기준 전압 발생회로 또는 임의 전압을 발생하는 내부 회로 등이 그 예에 속한다.
그런데 반도체 장치에 수신되는 2개의 입력신호간의 전압 레벨 차이가 거의 0에 가까울 정도로 작은 경우에는 그 출력 신호의 전압은 트라이스테이트 레벨로 될 가능성이 있다.
예로서, 차동 증폭기에 수신되는 2개의 입력신호의 전압이 동일하고, 차동증폭기 자체의 오프셋(offset)은 없으며, 최종 출력에 이르는 과정의 인버터들 각각의 풀업(pull-up)/풀다운(pull-down) 동작이 대칭적이라 가정하자. 그러면, 최종 출력은 하이레벨 또는 로우레벨을 분간할 수 없는 트라이스테이트 레벨이 된다.
그런데, 인버터를 비롯한 각종 디지털 회로의 입력신호로서, 트라이스테이트 전압 레벨의 신호들이 인가되는 경우에는 그 출력신호는 노이즈(noise)에 매우 취약하며 전류 소모도 매우 크게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는 트라이스테이트를 감지하는 트라이스테이트 감지회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 출력신호가 트라이스테이트 상태가 되는 것을 방지하는 출력 신호 발생회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 출력 신호 발생회로를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 출력 신호 발생회로의 실시예를 나타내는 도면이다.
도 3은 도 2의 감지부를 나타내는 도면이다.
도 4는 도 2의 홀드부를 나타내는 도면이다.
도 5는 출력 신호(POUT)의 전압 레벨에 따른 주요 신호들의 전압 레벨을 나타내는 도면이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 해결하기 위하여, 본 발명의 트라이스테이트 감지회로는 소정의 출력 신호를 발생하는 반도체 장치의 출력 신호 발생 회로에 있어서,
소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부; 상기 제1 전압값보다 높은 소정의 제2 전압값 이하의 상기 출력 신호에 응답하여, 활성되는 제2 응답신호를 발생하는 제2 스위칭부; 및 상기 출력 신호가 상기 제1 전압값보다 높고 상기 제2 전압값보다 낮은 전압 레벨일 때, 상기 제1 및 제2 응답신호에 의하여 활성되는 감지신호를 발생하는 감지신호 발생부를 구비한다.
바람직하기로는 상기 트라이스테이트 감지회로는 상기 감지신호를 저장하는 용량성 저장부를 더 구비하는 것이다.
그리고 발명이 이루고자하는 다른 기술적 과제를 해결하기 위하여, 본 발명의 출력 신호 발생회로는 소정의 아날로그 신호를 수신하여, 출력 신호를 발생하는 주회로; 및 상기 출력 신호를 수신하여 상기 출력 신호가 트라이스테이트(tristate) 레벨인 경우, 상기 출력 신호가 시모스 레벨이 되도록 제어하는 제어신호를 상기 주회로에 공급하는 트라이스테이트 보상회로를 구비한다.
그리고 발명이 이루고자하는 다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 출력 신호 발생회로는 2이상의 입력신호의 전압레벨을 비교하여, 출력 신호를 발생하는 주회로; 및 상기 출력 신호를 수신하여 상기 출력 신호가 트라이스테이트(tristate) 레벨인 경우, 상기 출력 신호가 시모스 레벨이 되도록 제어하는 제어신호를 상기 주회로에 공급하는 트라이스테이트 보상회로를 구비한다.
본 발명의 트라이스테이트 감지회로에 의하여, 출력신호가 트라이스테이트 전압 레벨이 되는 것을 감지하여, 본 발명의 출력 신호 발생회로의 출력신호가 트라이스테이트 상태가 해소된다. 따라서 본 발명의 출력 신호 발생회로를 이용하는 반도체 장치는 노이즈에 강하며, 전류의 소모를 최소화한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 출력 신호 발생회로를 개략적으로 나타내는 도면이다. 이를 참조하면, 본 발명의 출력 신호 발생회로는 주회로(10) 및 트라이스테이트 보상회로(20)를 구비한다.
상기 주회로(10)는 입력되는 2개의 입력신호(PIN1,PIN2)의 전압 레벨을 비교하여, 출력 신호(POUT)를 출력하는 회로이다. 즉, 비교기, 감지증폭기, 차동증폭기, 정전압 발생기, 감지증폭기, 정전압 발생기 또는 입력되는 2개의 신호의 전압 레벨을 비교하여 소정의 레벨의 전압을 발생하는 내부 전압 발생 회로 등이 될 수 있다.
그러나 상기 주회로(10)는 아날로그 신호를 입력하여 시모스 레벨의 출력 신호를 출력하는 회로일 수도 있다. 즉, 상기 주회로(10)는 반도체 장치의 데이터 입력버퍼, 어드레스 입력버퍼, 데이터 출력버퍼 또는 아날로그-디지털 변환기 등이 될 수도 있다.
상기 트라이스테이트 보상회로(20)는 상기 출력 신호(POUT)를 수신하여 상기 출력 신호(POUT)가 시모스 레벨인지 여부를 판단한다. 그리고 상기 출력 신호(POUT)가 시모스 레벨이 아닌 트라이스테이트의 레벨인 경우, 상기 트라이스테이트 보상회로(20)는 상기 출력 신호(POUT)가 시모스 레벨이 되도록 제어하는 제어신호(PCON)을 상기 주회로(10)에 공급한다.
도 2는 본 발명의 출력 신호 발생회로의 실시예를 나타내는 도면이다. 본 실시예의 출력 신호 발생회로는 도 1의 상기 주회로(10)로서, 2개의 입력신호(PIN1,PIN2)의 전압 차이를 감지하여 증폭하는 차동증폭기를 사용한다. 본 실시예의 차동증폭기는 차동증폭부(11)와 버퍼부(13)으로 구성된다.
상기 차동증폭부(11)는 2개의 피모스 트랜지스터(P1,P2)와 3개의 앤모스 트랜지스터(N1,N2,N3)로 구성된다. 그러고 상기 버퍼부(13)는 3개의 연속된 인버퍼들(I1,I2,I3)로 구성된다.
따라서 상기 주회로(10)의 2개의 입력신호(PIN1, PIN2)가 거의 동일한 전압 레벨일 때, 상기 주회로(10)의 출력신호인 출력 신호(POUT)는 로직하이인지 또는 로직로우인지가 불분명한 트라이스테이트 레벨이 된다.
도 2를 다시 참조하면, 트라이스테이트 보상회로(20)는 감지부(21), 홀드부(23) 및 보상부(25)를 구비한다.
상기 감지부(21)는 상기 출력 신호(POUT)가 트라이스테이트의 전압 레벨일 때, 활성하는 감지신호(PDICB)를 발생한다. 그리고 상기 홀드부(23)는 상기 감지신호(PDICB)와 주회로 제어 신호(PDN)에 응답하여, 트라이스테이트 표시신호(PDS)를 발생한다. 여기서, 상기 주회로 제어 신호(PDN)는 상기 주회로(10)가 아날로그-디지털 변환 또는 비교동작을 시작하기 전에, 소정의 시간 동안만 활성하는 펄스신호이다. 그리고 상기 소정의 시간 동안에는 상기 주회로 제어 신호(PDN)의 반전신호(PDNB)가 로우레벨로 액티브된다. 이때 피모스 트랜지스터(M1)을 턴온되고, 상기 차동 증폭기(11)의 출력을 하이레벨로 프리차아지된다.
즉, 상기 주회로 제어 신호(PDN)는 아날로그-디지털 변환 또는 비교동작을 시작하기 전에, 소정의 시간 동안만 하이레벨이 되어 상기 트라이스테이트 표시신호(PDS)를 로우레벨로 디스에이블 시킨다. 그리고 상기 주회로 제어 신호(PDN)의 반전신호(PDNB)는 주회로가 동작할 때는 하이레벨로 되고, 비동작할 때는 로우레벨로 되어 상기 제어신호(PCON)이 부유(FLOATING)되는 것을 방지한다.
상기 트라이스테이트 표시신호(PDS)는 상기 감지신호(PDICB)에 응답하여 토글(toggle)되며, 상기 주회로 제어 신호(PDN)에 응답하여 다시 토글된다.
상기 보상부(25)는 본 실시예에서는, 소스단이 접지전압(VSS)에, 드레인단이 상기 주회로(10) 내의 출력버퍼부(13)의 입력단과 연결되며, 상기 홀드부(23)의 출력신호인 상기 트라이스테이트 표시신호(PDS)에 의하여 게이팅되는 앤모스 트랜지스터(N4)로 구성된다.
따라서, 상기 보상부(25)는 상기 출력 신호(POUT)의 전압이 트라이스테이트 레벨일 때, 하이레벨로 되는 상기 트라이스테이트 표시신호(PDS)에 응답하여 접지전압(VSS) 레벨의 제어신호(PCON)를 발생한다.
그러므로 상기 입력신호들(PIN1,PIN2)이 거의 동일한 레벨일 때, 상기 출력 신호(POUT)는 트라이스테이트 레벨이 될 수 있으며, 이때 상기 제어신호(PCON)는 로우레벨이 된다. 그리고 로우레벨의 상기 제어신호(PCON)는 다시 상기 주회로(10) 내의 출력버퍼부(13)의 입력단에 의하여 수신되어 상기 출력 신호(POUT)를 하이레벨로 한다. 이러한 동작을 통하여 상기 출력 신호(POUT)의 트라이스테이트 상태는 해소된다.
도 3은 도 2의 감지부(21)를 나타내는 도면이다. 이를 참조하면, 상기 감지부(21)는 제1 스위칭부(31), 제2 스위칭부(33) 및 감지신호 발생부(35)를 구비한다.
상기 제1 스위칭부(31)는 구체적으로 풀업부(31a) 및 풀다운부(31b)를 구비한다. 본 실시예에서는 상기 풀업부(31a)는 피모스 트랜지스터(P3)로 구성되며, 상기 풀다운부(31b)는 앤모스 트랜지스터(N5)로 구성된다. 여기서 상기 피모스 트랜지스터(P3)는 상기 앤모스 트랜지스터(N5)에 비하여 매우 작은 도전 특성을 지닌다. 이는 트랜지스터의 문턱 전압의 조절이나 저항값의 조절 등을 통하여 실현될 수 있다.
따라서 상기 제1 스위칭부(31)는 0V 보다는 크고 제2 전압값보다는 작은 제1 전압값(도 5의 a 참조)에서 스위칭점(switching point)을 가진다. 즉, 상기 풀업부(31a)는 상기 제1 전압값 이하의 상기 출력 신호(POUT)에 응답하여 "턴온"되며, 상기 풀다운부(31b)는 상기 제1 전압값 이상의 상기 출력 신호(POUT)에 응답하여 "턴온"된다.
그러므로 도 5를 참조하면, 상기 제1 스위칭부(31)의 출력신호인 제1 응답신호(RES1)는 상기 출력 신호(PCON)가 상기 제1 전압값(a) 이하일 때는 로우레벨로, 상기 제1 전압값(a) 이상일 때는 하이레벨로 된다.
그리고 상기 제2 스위칭부(33)는 구체적으로 풀업부(33a) 및 풀다운부(33b)를 구비한다. 본 실시예에서는 상기 풀업부(33a)는 피모스 트랜지스터(P4)로 구성되며, 상기 풀다운부(33b)는 앤모스 트랜지스터(N6)로 구성된다. 여기서 상기 앤모스 트랜지스터(N6)는 상기 피모스 트랜지스터(P4)에 비하여 매우 작은 도전 특성을 지닌다. 이는 트랜지스터의 문턱 전압의 조절이나 저항값의 조절 등을 통하여 실현될 수 있다.
따라서 상기 제2 스위칭부(33)는 제1 전압값보다 큰 제2 전압값(도 5의 b 참조)에서 스위칭점(switching point)을 가진다. 즉, 상기 풀업부(33a)는 상기 제2 전압값 이하의 상기 출력 신호(POUT)에 응답하여 "턴온"되며, 상기 풀다운부(33b)는 상기 제2 전압값 이상의 상기 출력 신호(POUT)에 응답하여 "턴온"된다.
그러므로 다시 도 5를 참조하면, 상기 제2 스위칭부(33)의 출력신호인 제2 응답신호(RES2)는 상기 출력 신호(PCON)가 상기 제2 전압값(b) 이하일 때는 하이레벨로, 상기 제2 전압값(b) 이상일 때는 로우레벨로 된다.
상기 감지신호 발생부(35)는 상기 제1 응답신호(RES1)와 상기 제2 응답신호(RES2)를 입력신호로 하여 상기 감지신호(PDICB)를 발생하는 낸드(NAND) 게이트이다. 그러므로 상기 감지신호(PDICB)는 상기 제1 응답신호(RES1)와 상기 제2 응답신호(RES2)가 모두 하이레벨로 활성하는 구간(도 5의 a 에서 b 사이)에서 로우레벨로 활성한다.
그리고 다시 도 3을 참조하면, 본 실시예의 상기 감지부(21)는 상기 감지신호(PDICB) 단과 접지전압(VSS) 사이에 용량성 저장부(37)를 더 구비한다. 상기 용량성 저장부(37)는 캐패시터(C1)로 구성되며, 상기 감지신호(PDICB)의 정보를 저장하는 역할을 한다. 따라서 상기 출력 신호(POUT)에 약간의 요동이 발생하더라도, 상기 감지신호(PDICB)는 하이레벨을 유지한다. 그러나 상기 출력 신호(POUT)가 소정의 시간 이상으로 요동하면, 상기 감지신호(PDICB)는 로우레벨로 토글된다.
도 4는 도 2의 홀드부(23)를 나타내는 도면이다. 이를 참조하면, 상기 홀드부(23)는 트라이스테이트 응답부(41) 및 래칭부(43)를 구비한다.
상기 트라이스테이트 응답부(41)는 상기 감지신호(PDICB)에 의하여 게이팅되는 피모스 트랜지스터(P5)와 상기 주회로 제어 신호(PDN)에 의하여 게이팅되는 앤모스 트랜지스터(N7)로 구성된다.
그러므로 상기 트라이스테이트 응답부(41)의 출력단(42)의 레벨은 상기 감지신호(PDICB)가 로우레벨로 활성할 때, 하이레벨로 토글된다. 그리고 새로운 비교동작의 전이나 후에, 소정의 시간동안 하이레벨로 활성하는 상기 주회로 제어 신호(PDN)에 응답하여 다시 로우레벨로 토글된다.
상기 래칭부(43)는 상기 트라이스테이트 응답부(41)의 출력신호를 래치하여 트라이스테이트 표시신호(PDS)를 출력한다.
도 5는 상기 출력 신호(POUT)의 전압 레벨에 따른 주요 신호들의 전압 레벨을 나타내는 도면이다. 이를 참조하여, 도 2의 출력 신호 발생회로를 작용 효과를 전체적으로 설명하면, 다음과 같다.
상기 출력 신호(POUT)가 트라이스테이트 구간(a~b)에서 상기 제1 응답신호(RES1) 및 상기 제2 응답신호(RES2)는 모두 하이레벨이 된다. 그리고 상기 감지신호(PDICB)는 로우레벨이 되며, 상기 트라이스테이트 표시신호(PDS)는 하이레벨이 된다. 그러면, 도 2의 상기 보상부(25)의 앤모스 트랜지스터(N4)가 "턴온"되어, 상기 제어신호(PCON)는 로우레벨이 된다. 따라서 버퍼부(13)의 출력신호인 출력 신호(POUT)는 하이레벨이 된다.
결국, 최초에 트라이스테이트 상태의 전압 레벨이었던 출력 신호(POUT)는 하이레벨로 되어, 트라이스테이트 상태가 해소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 실시예에서는 주회로(10)로서 2개의 입력신호의 전압레벨을 비교하고, 그 차이를 증폭하여 출력하는 차동증폭기에 대해서만 설명하였으나, 상기 주회로는 입력버퍼, 출력버퍼 및 아날로그-디지털 변환기 등의 아날로그 신호를 출력 신호로 변환하는 회로가 적용될 수도 있다. 그리고 상기 주회로는 2개의 입력신호를 비교하여 시모스 레벨의 출력 신호를 출력하는 비교기, 감지증폭기, 입력 전압을 기준 전압과 비교하여 출력전압을 발생하는 기준 전압 발생 회로, 및 반도체 장치의 임의의 내부 회로 등이 될 수도 있다.
그리고 본 명세서에서는 주회로가 하이레벨 또는 로우레벨의 디지털 신호를 발생하는 것에 대해서만 기술하였으나, 상기 주회로가 하이레벨또는 로우레벨의 디지털 신호를 발생하지 않는 회로인 경우에도 본 발명의 기술적 사상이 적용될 수 있다.
그리고, 본 명세서의 실시예는 모스 트랜지스터만으로 구성하였으나, 바이폴라 트랜지스터로 구성하는 것도 가능하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 트라이스테이트 감지회로에 의하여, 출력신호가 트라이스테이트 전압 레벨이 되는 것을 감지할 수 있다.
그리고 본 발명의 트라이스테이트 보상회로에 의하여, 출력신호가 트라이스테이트 상태가 해소된다.
그리고 본 발명의 출력 신호 발생회로를 이용하는 반도체 장치는 노이즈에 강하며, 전류의 소모를 최소화한다.

Claims (19)

  1. 소정의 출력 신호를 발생하는 반도체 장치의 출력 신호 발생 회로에 있어서,
    소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부;
    상기 제1 전압값보다 높은 소정의 제2 전압값 이하의 상기 출력 신호에 응답하여, 활성되는 제2 응답신호를 발생하는 제2 스위칭부; 및
    상기 출력 신호가 상기 제1 전압값보다 높고 상기 제2 전압값보다 낮은 전압 레벨일 때, 상기 제1 및 제2 응답신호에 의하여 활성되는 감지신호를 발생하는 감지신호 발생부를 구비하는 것을 특징으로 하는 트라이스테이트 감지회로.
  2. 제1 항에 있어서, 상기 트라이스테이트 감지회로는
    상기 감지신호를 저장하는 용량성 저장부를 더 구비하는 것을 특징으로 하는 트라이스테이트 감지회로.
  3. 제1 항 또는 제2 항에 있어서, 상기 제1 스위칭부는
    상기 제1 전압값 이하의 상기 출력 신호에 응답하여, "턴온"되는 풀업부; 및
    상기 제1 전압값 이상의 상기 출력 신호에 응답하여, "턴온"되는 풀다운부를 구비하는 것을 특징으로 하는 트라이스테이트 감지회로.
  4. 제1 항 또는 제2 항에 있어서, 상기 제2 스위칭부는
    상기 제2 전압값 이하의 상기 출력 신호에 응답하여, "턴온"되는 풀업부; 및
    상기 제2 전압값 이상의 상기 출력 신호에 응답하여, "턴온"되는 풀다운부를 구비하는 것을 특징으로 하는 트라이스테이트 감지회로.
  5. 반도체 장치에 있어서,
    소정의 입력 신호를 수신하여, 출력 신호를 발생하는 주회로; 및
    상기 출력 신호를 수신하여 상기 출력 신호가 트라이스테이트(tristate) 레벨인 경우, 상기 출력 신호가 시모스 레벨이 되도록 제어하는 제어신호를 상기 주회로에 공급하는 트라이스테이트 보상회로를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  6. 제5 항에 있어서, 상기 트라이스테이트 보상회로는
    상기 출력 신호의 전압이 트라이스테이트 레벨임을 감지하여 활성하는 감지신호를 발생하는 감지부;
    상기 감지신호의 활성에 응답하여 토글(toggle)되며, 주회로 제어 신호에 응답하여 다시 토글되는 트라이스테이트 표시신호를 발생하는 홀드부; 및
    상기 출력 신호의 전압이 트라이스테이트 레벨일 때, 상기 트라이스테이트 표시신호에 응답하여 시모스 전압 레벨의 출력신호를 발생하는 보상부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  7. 제6 항에 있어서, 상기 감지부는
    소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부;
    소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부;
    상기 제1 전압값보다 높은 소정의 제2 전압값 이하의 상기 출력 신호에 응답하여, 활성되는 제2 응답신호를 발생하는 제2 스위칭부; 및
    상기 출력 신호가 상기 제1 전압값보다 높고 상기 제2 전압값보다 낮은 전압 레벨일 때, 상기 제1 및 제2 응답신호에 의하여 활성되는 감지신호를 발생하는 감지신호 발생부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  8. 제6 항에 있어서, 상기 홀드부는
    상기 감지신호의 활성에 응답하여 토글(toggle)되며, 주회로 제어 신호에 응답하여 다시 토글되는 출력신호를 발생하는 트라이스테이트 응답부; 및
    상기 트라이스테이트 응답부의 출력신호를 래치하는 래칭부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  9. 제5 항에 있어서, 상기 주회로는
    입력버퍼, 출력버퍼, 아날로그-디지털 변환기, 정전압 발생기 및 소정의 내부 전압을 발생하는 내부 전압 발생 회로로 구성되는 일군의 그룹에서 선택되는 어느 하나인 것을 특징으로 하는 출력 신호 발생회로.
  10. 반도체 장치에 있어서,
    2이상의 입력신호의 전압레벨을 비교하여, 출력 신호를 발생하는 주회로; 및
    상기 출력 신호를 수신하여 상기 출력 신호가 트라이스테이트(tristate) 레벨인 경우, 상기 출력 신호가 시모스 레벨이 되도록 제어하는 제어신호를 상기 주회로에 공급하는 트라이스테이트 보상회로를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  11. 제10 항에 있어서, 상기 트라이스테이트 보상회로는
    상기 출력 신호의 전압이 트라이스테이트 레벨임을 감지하여 활성하는 감지신호를 발생하는 감지부;
    상기 감지신호의 활성에 응답하여 토글(toggle)되며, 주회로 제어 신호에 응답하여 다시 토글되는 트라이스테이트 표시신호를 발생하는 홀드부; 및
    상기 출력 신호의 전압이 트라이스테이트 레벨일 때, 상기 트라이스테이트 표시신호에 응답하여 시모스 전압 레벨의 출력신호를 발생하는 시모스 전압 발생부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  12. 제11 항에 있어서, 상기 감지부는
    소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부;
    상기 제1 전압값보다 높은 소정의 제2 전압값 이하의 상기 출력 신호에 응답하여, 활성되는 제2 응답신호를 발생하는 제2 스위칭부; 및
    상기 출력 신호가 상기 제1 전압값보다 높고 상기 제2 전압값보다 낮은 전압 레벨일 때, 상기 제1 및 제2 응답신호에 의하여 활성되는 감지신호를 발생하는 감지신호 발생부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  13. 제11 항에 있어서, 상기 홀드부는
    상기 감지신호의 활성에 응답하여 토글(toggle)되며, 주회로 제어 신호에 응답하여 다시 토글되는 출력신호를 발생하는 트라이스테이트 응답부; 및
    상기 트라이스테이트 응답부의 출력신호를 래치하는 래칭부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  14. 제10 항에 있어서, 상기 주회로는
    비교기, 차동증폭기, 감지증폭기, 정전압 발생기 및 입력되는 2개의 신호의 전압 레벨을 비교하여 소정의 레벨의 전압을 발생하는 내부 전압 발생 회로로 구성되는 일군의 그룹에서 선택되는 어느 하나인 것을 특징으로 하는 출력 신호 발생회로.
  15. 반도체 장치에 있어서,
    소정의 입력 신호를 수신하여, 출력 신호를 발생하는 주회로; 및
    상기 출력 신호를 수신하여 상기 출력 신호가 트라이스테이트(tristate) 레벨인 경우, 트라이스테이트 레벨인 상기 출력 신호를 보상하여 상기 출력신호가 하이레벨("1") 또는 로우레벨("0")로 인식되도록 제어하는 제어신호를 상기 주회로에 공급하는 트라이스테이트 보상회로를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  16. 제15 항에 있어서, 상기 트라이스테이트 보상회로는
    상기 출력 신호의 전압이 트라이스테이트 레벨임을 감지하여 활성하는 감지신호를 발생하는 감지부;
    상기 감지신호의 활성에 응답하여 토글(toggle)되며, 주회로 제어 신호에 응답하여 다시 토글되는 트라이스테이트 표시신호를 발생하는 홀드부; 및
    상기 출력 신호의 전압이 트라이스테이트 레벨일 때, 상기 트라이스테이트 표시신호에 응답하여 시모스 전압 레벨의 출력신호를 발생하는 보상부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  17. 제16 항에 있어서, 상기 감지부는
    소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부;
    소정의 제1 전압값 이상의 상기 출력 신호에 응답하여, 활성되는 제1 응답신호를 발생하는 제1 스위칭부;
    상기 제1 전압값보다 높은 소정의 제2 전압값 이하의 상기 출력 신호에 응답하여, 활성되는 제2 응답신호를 발생하는 제2 스위칭부; 및
    상기 출력 신호가 상기 제1 전압값보다 높고 상기 제2 전압값보다 낮은 전압 레벨일 때, 상기 제1 및 제2 응답신호에 의하여 활성되는 감지신호를 발생하는 감지신호 발생부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  18. 제16 항에 있어서, 상기 홀드부는
    상기 감지신호의 활성에 응답하여 토글(toggle)되며, 주회로 제어 신호에 응답하여 다시 토글되는 출력신호를 발생하는 트라이스테이트 응답부; 및
    상기 트라이스테이트 응답부의 출력신호를 래치하는 래칭부를 구비하는 것을 특징으로 하는 출력 신호 발생회로.
  19. 제15 항에 있어서, 상기 주회로는
    입력버퍼, 출력버퍼, 아날로그-디지털 변환기, 정전압 발생기 및 소정의 내부 전압을 발생하는 내부 전압 발생 회로로 구성되는 일군의 그룹에서 선택되는 어느 하나인 것을 특징으로 하는 출력 신호 발생회로.
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