JPH01149296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はセルフリフレッシュ（自己リフレッシュ）モ
ードを有する半導体記憶装置に関するものである。

〔従来の技術〕

近年、パーソナルコンピュータ（以下「パソコン」とい
う）の普及が若しい。特に、最近では携帯型パソコンに
対する需要が増大している。このような携帯型パソコン
に用いられる記憶装置としては、通常ダイナミツ、り型
半導体記憶装置あるいはスタチック型半導体記憶装置が
用いられている。

このうちダイナミック型半導体記憶装置は、プレーナキ
ャパシタ形メモリセルに情報電荷を蓄積するという原理
を用いている。

次に、ブレーナキャパシタ形メモリセルの構造および情
報電荷を蓄積する方法、すなわち書き込み動作について
説明する。第４図は従来の半導体記憶装置のプレーナキ
ャパシタ形メモリセルを示す断面図である。同図におい
て、１はＰ型の半導体基板であり、この半導体基板１上
に素子分離用の分離絶縁膜２が形成される。また、半導
体基板１の表面に電荷を蓄積して情報を記憶するための
Ｎ＋型の不純物拡散層３が形成され、この不純物拡散層
３に接してＮ＋型の第１ソース・ドレイン領域４が形成
されるとともに、第１ソース・ドレイン領域４に対向し
てＮ＋型の第２ソース・ドレイン領域５が形成される。

そして、これら半導体基板１９分離絶縁膜２．不純物拡
散層３．第１ソース・ドレイン領［４および第２ソース
・ドレイン領域５上に絶縁膜６が形成され、分離絶縁膜
２Ｊ３よび不純物拡散層３に位置する絶縁膜６上にポリ
シリコンよりなるセルプレート７が形成される。

この場合、不純物拡散層３．絶縁膜６およびセルプレー
ト７でキャパシターセルを構成する。また、第１ソース
・ドレイン領域４と第２ソース・ドレイン領域５とで挟
まれた半導体基板１に位置する絶縁膜６上にゲート領域
８が形成される。この場合、半導体基板１．第１ソース
・ドレイン領域４゜第２ソース・ドレイン領域５．絶縁
膜６およびゲート領域８でトランスファーゲートを構成
する。

なお、第２ソース・ドレイン領域５はビット線（図示省
略）を介してセンスアンプ（図示省Ｎ”）と電気的に接
続され、ゲート領域８はワード線（図示省略）と電気的
に接続される。

そして、キャパシターセルにデータを書き込む場合には
、まずキャパシターセルに書き込みを行うデータがビッ
ト線に供給される。そして、ワード線の電位がトランス
ファーゲートのしきい値電圧以上になると、ゲート領域
８の真下の半導体基板１にＮ型反転層のチャネル領域が
形成され、ソース・ドレイン領域４，５間が導通する。

したがって、ビット線の電位レベルがキャパシターセル
に保持される。

ところで、上記構造の記憶部を有するダイナミック型半
導体記憶装置では、不純物拡散層３および第１ソース・
ドレイン領域４と、半導体基板１とで構成される接合部
よりの接合リーク等により蓄積電荷が徐々に失われるた
め、ある一定時間ごとに蓄積情報を再書き込みする、い
わゆるリフレッシュ動作が必要である。通常、このよう
なリフ操作により行なわれているが、これらのリフレッ
シュ操作は、いずれも外部クロックにより１サイクルず
つ１１１ｊ御する方式であるため、すべてのメモリセル
に対して再書き込みを行うには複雑な制御が必要となり
、好ましくない。

そこで、例えば「山田他°″Ａｕｔｏ／５ｅｌｆ　Ｒｅ
ｆｒｅｓｈ機能内蔵６４にｂｉｔ　　ＭＯＳダイナミッ
クＲＡ　Ｍ　”電子通信学会論文誌’８３／１　ｖｏｌ
、Ｊ６６−Ｃ，Ｎｏ、１．ｌ）Ｄ、６２−６９．４に示
されている如く、アドレスカウンタとタイマ回路を内蔵
して自動的にリフレッシュを続行するというセルフリフ
レッシュ（自己リフレッシュ）モードを有するダイナミ
ック型半導体記憶装置が考案され商用に供されている。

このセルフリフレッシュ動作は前述の文献に詳しく記載
されているが、以下に簡単に説明する。

ダイナミック型半導体記憶装置の待機状態と動作状態を
区別する信号ＲＡＳが゛Ｈ″レベル（待機状態）に保た
れ、外部からリフレッシュ制御端子（図示省略）に与え
られるリフレッシュ制御信号ＲＥＦが“ＨＩＩからＬ″
になると、セルフリフレッシュが開始され、まずアドレ
スカウンタにより指定されたアドレスのメモリセルに対
しオートリフレッシュ時の動作と同じ１サイクルのリフ
レッシュ動作が行われる。そして、この１サイクルのリ
フレッシュ動作が完了すると、ダイナミック型半導体記
憶装置に設けられているタイマ回路（図示省略）が動き
始め、あらかじめタイマ回路にセットされている時間（
約１６μｓ）を越えてリフレッシュ制御信号ＲＥＦが１
１１　ＩＴに保持されると、アドレスカウンタが１ビツ
トインクリメントされてそのリフレッシュアドレスに対
応するメモリセルがリフレッシュされる。この後、再び
前記タイマ回路が動き始め、上記と同様にして、さらに
１ビットインクリメントされたリフレッシュアドレスに
対応するメモリセルがリフレッシュされる。このような
一連の動作は、リフレッシュ制御信号ＲＥＦが゛［″に
保持される限り継続され、通常のリフレッシュモードと
同様に（６４にの場合）約２ｍｓ毎に１２８サイクルの
リフレッシュが行われ、全メモリセルがリフレッシュさ
れる。

〔発明が解決しようとする問題点〕

ところで、このような半導体記憶装置をバッテリバック
アップ（電池保持）により動作する携帯型パソコンに用
いる場合には、特に低消費電力のものが望まれる。セル
フリフレッシュ（自己リフレッシュ）モードを右する半
導体記憶装置において、低消費電力を図るためには、セ
ルフリフレッシュモード時におけるタイマ回路のセット
時間を長くすればよいが、第４図に示すようなプレーナ
キャパシタ型メモリセルを有する従来の半導体配憶装置
では、接合リークが大きいために、タイマ回路のセット
時間を長くすると記憶内容が消去されてしまい、低消費
電力化を図るのが困難であるという問題を有していた。

この発明は上記のような問題点を解消するためになされ
たもので、セルフリフレッシュモード時における消費電
力を低減できる半導体記憶装置を得ることを目的とする
。

〔問題点を解決するための手段〕

この発明は、セルフリフレッシュ方法で記憶内容がリフ
レッシュされ、各メモリセルのリフレッシュを行う時間
間隔をタイマ回路のセット時間により決定するようにし
た半導体記憶装置において、メモリセルとしてスタック
トキャパシタ形メモリセルを使用するとともに、前記タ
イマ回路のセット時間を、接合リークにより前記メモリ
セルの記憶内容が消去されない範囲内で長く設定してい
る。

〔作用〕

この発明における半導体記憶装置は、メモリセルとして
スタックトキャパシタ形メモリセルを使用することによ
り、接合リークが低減される一方、セルフリフレッシュ
モードにおいて各メモリセルのリフレッシュを行う時間
間隔を大きくすることにより前記メモリセルのリフレッ
シュ動作に要する消費電力を低減する。

〔実施例〕

第１図はこの発明の一実施例である半導体記憶装置に使
用されるスタックトキャパシタ形メモリセルを示す図で
ある。同図において、従来例であるブレーナキャパシタ
形メモリセルを示す第４図との相違点は、第１ソース・
ドレイン領域４の一部である直接コンタクト領域９から
分離絶縁膜２にかけてストレージノード１０が形成され
、このストレージノード１０上に絶縁膜１１を介してセ
ルプレート７が形成されていることである。この場合、
ストレージノード１０．絶縁膜１１およびセルプレート
７でキャパシタセルを構成する。なお、その他の構造は
従来例と同様である。

ここで、接合リークが発生する領域、すなわち接合領域
について第１図に示すスタックトキャパシタ形メモリセ
ルと第４図に示すブレーナキャパシタ形メモリセルとを
比較する。第１図における接合領域は、第１ソース・ド
レイン領域４と半導体基板１との接合部であり、第４図
における接合領域は、第１ソース・ドレイン領域４およ
び不純物拡散層３と、半導体基！ｆｉｉとの接合部分で
あるので、両図かられかるように、前者は後者に比べ゛
てその接合領域の面積が小さい。すなわち、第１図に示
すスタックトキャパシタ形メモリセルを採用することに
より接合リークを低減することができる。

したがって、このように接合リークが低減されると、あ
るメモリセルにデータが書き込まれてからそのメモリセ
ルのリフレッシュ動作が行われるまでに要する時間ある
いはあるメモリセルのリフレッシュ動作からそのメモリ
セルの次のリフレッシュ動作までに要する時間（以下「
リフレッシュ間隔」という）を長くすることが可能とな
る。例えば、セルフリフレッシュモードにおいて、ｎｌ
目のサイクルと（ｎ＋１）番目のサイクルとの間の時間
（以下「リフレッシュサイクル長」という）を規定する
ものは、上記のごとくタイマ回路のセット時間であり、
このセット時間を約１６μｓから約３２μｓにすると、
リフレッシュサイクル長は２倍となり、リフレッシュ間
隔も２倍となる。

したがって、単位時間当りのメモリセルのリフレッシュ
動作は約半分に減少し、消費電力も約半分に軽減できる
。

次に、タイマ回路の構成およびその動作原理について説
明する。第２図はタイマ回路を示す図である。同図にお
いて、１２は基板バイアス電圧発生に使用しているリン
グオシレータであり、このリングオシレータ１２を共用
している。このリングオシレータ１２の出力がリフレッ
シュ制御信号ＲＥＦにより導通が制御されるＮチャネル
トランジスタＱ１を介してチャージポンプ回路１３に与
えられるように構成されている。そして、このチャージ
ポンプ回路１３の出力電位が電位検出回路１４により測
定され、一定電位になるとリフレッシュリクエスト信＠
　ＲＥ　Ｑが“Ｈ＋１になるように構成されている。こ
こで、”ＳＴはチャージポンプ回路１３と電位検出回路
１４との接続点であるノードである。さらに、電ｍ電位
■。０とノード”ＳＴとの間に電位検出回路１４の出力
信号により導通が制御されるＮチャネルトランジスタＱ
４が介挿されており、またノードＮ３□と接地電位ＧＮ
Ｄとの間にコンデンサＣ８丁が介挿されている。

チャージポンプ回路１３はコンデンサＣＩおよびＮヂャ
ネルトランジスタＱ２．Ｃ３で構成されており、この回
路１３の入力側と出力側との間にコンデンサＣＩおよび
ＮチャネルトランジスタＣ３がこの順で直列に介挿され
ている。そして、このＮチャネルトランジスタＣ３のゲ
ートが接地電位ＧＮＤと接続されている。また、コンデ
ンサＣＴとＮチャネルトランジスタ０３間のノードＮ１
と、接地電位ＧＮＤとの間にＮチャネルトランジスタＱ
２が介挿され、このＮチャネルトランジスタＱ２のゲー
トが上記ノードへ工と接続されている。

次に、第２図に示したタイマ回路の動作を第３図に基づ
いて説明する。第３図は第２図に示すタイマ回路のタイ
ミングチャートである。ノードＮ８□はあらかじめＶ。

。レベルまで充電しであるとする。リフレッシュ制御信
号ＲＥＦが“Ｈ１１から“Ｌ″になるとＮチャネルトラ
ンジスタＱ１がオンする。時間ｔＡにリングオシレータ
１２の出力φ０がＬ”から′Ｈ”になると、コンデンサ
ＣＩによる８母結合でノードＮ□はＨＩＴに上昇させら
れる。するとＮチャネルトランジスタＱ２がオンして（
ＮチャネルトランジスタＣ３はオフしたまま）、ノード
Ｎ１のレベルが低下し始める。

そして、ノードＮ、のレベルがＮチャネルトランジスタ
Ｑ２のしきい値電圧ｖ■■に等しくなった時Ｎチャネル
トランジスタＱ２はオフしてノードＮ１の放電は停止す
る（時間１．）。次に、時間１ｏにリングオシレータ１
２の出力φ。がＨ″からＬ”になると、コンデンサ０丁
による容量結合でコンデンサＮ１は負電位に下がる。す
るとＮチャネルトランジスタＣ３がオンして（Ｎチャネ
ルトランジスタＱ２はオフしたまま）コンデンサＣ３Ｔ
に蓄積されていた正の電荷がノードへ工に移される。こ
のためノードＮ１のレベルはＯｖに近づこうとするが、
ノードＮ、のレベルが−ＶＴＨに等しくなった時（時間
ｔ、）、ＮチャネルトランジスタＣ３はオフして電荷の
移動は停止する。

以上の説明よりリングオシレータ１２の出力φ　の１サ
イクル当りにコンデンサＣ０によってコンデンサＣ３Ｔ
より移される電荷ｆｆ１Ｑ□は次式で表わされる。

Ｑ、＝Ｃ，・（Ｖ　　−２Ｖ□Ｉ＋＞　　　　・・・（
１）Ｃ さらに、（１）式よりノードＮ８□のリングオシレータ
１２の出力φｃ１サイクル当りの電位変化Δ■は次式で
与えられる。

ΔＶ＝Ｑ、／Ｃ８□ ＝　（Ｃ１／ＣＳ、）−（ＶＣ６−２Ｖ、、）・・・（
２） このタイマ回路のすぐれた点は、リングオシレータ１２
の出力φｃ１＋ｊイクル当りに移される電荷ｆｆ１Ｑ　
　はノードＮＳＴのレベルに無関係に常に一定であるこ
とである。従って、ノードＮｓ■のレベルはＶＣＣから
ほぼ直線的にＯｖに向って低下してゆき、レベルがＶＴ
Ｈになるとリフレッシュリクエスト信号ＲＥＱが発生し
リフレッシュが行われる。

同時に、電位検出回路１４の信号によりＮチャネルトラ
ンジスタＱ４がオ〉シてノードＮＳＴはＶＣＣレベルに
充電されタイマ回路のリセットが行われる。すなわち、
タイマのセット時間はノードＮ８□がＶ　からｖＴＨま
で下がる時間゛に等しいので、次Ｃ 式で表わされる。

１Ｃ３Ｔ　　ＶＣＣ−ＶＴＨ ＝−・□・□　・・・（３） ｆＣＣＴ　ｖＣＣ−２■■１１ 但し、ｆｏはφ。の周波数である。

（３）式からｔ　　はｆ　　、　Ｃ３Ｔ／′Ｃ丁の比、
ｓｅｔ　　　　　Ｃ ■　及びｖ■■の関数であることがわかる。

ＣＣ ところで、（３）式の（Ｖ　　−Ｖ　　）　／　（Ｖｃ
Ｃ−ＣＣＴ）１ ２Ｖ　　）の項は■。０が変化してもほぼ一定と考えＴ
）Ｉ られるので、（３）式を簡略化して次式が得られる。

ｔ　　　：に−（１／ｆｏ）　　・（４）ｓｅｔ 但し、ｋは比例定数である。

このタイマ回路ではセット時間の精度はリングオシレー
タ１２の方で規定され、タイマ回路自体はＣ／Ｃの比、
及びＶ□（１を制御すれば安定に一３Ｔ丁 定時間ごとにリフレッシュリクエスト信号ＲＥＱを出力
する。

なお、上記実施例では、リフレッシュ制御端子にリフレ
ッシュ制御信号ＲＥＦを入力してセルフリフレッシュモ
ードが実行されるダイナミック型半導体記憶装置を示し
たが、ＣＡＳビフォアＲＡＳリフレッシュの場合のよう
なタイミングを用いてセルフリフレッシュモードが実行
されるものでもよい。

〔発明の効果〕

以上のように、この発明によれば、メモリセルをスタッ
クトキャパシタ形メモリセルにより構成したので、接合
リークが発生する面積が小さくなり、接合リークが低減
されるとともに、タイマ回路のセット時間を、接合リー
クにより前記メモリセルの記憶内容が消去されない範囲
内で長く設定したので各メモリセルのリフレッシュを行
う時間間隔を大きくすることができ、リフレッシュ動作
に要する消費電力を低減できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置に使
用されるスタックトキャパシタ形メモリセルを示す図、
第２図はタイマ回路を示す図、第３図は第２図に示すタ
イマ回路の動作を示すタイミングチャート、第４図は従
来の半導体記憶装置に使用されているプレーナキャパシ
タ形メモリセルを示す断面図である。 図において、１は半導体基板、４は第１ソース・ドレイ
ン領域、５は第２ソース・ドレイン領域、６．１１は絶
縁膜、７はセルプレート、１０はストレージノード、１
２はリングオシレータ、１３はチャージポンプ回路、１
４は電位検出回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 第１図 昭和　　年　　月　　日

Claims (1)

【特許請求の範囲】
1. （１）セルフリフレッシュ方法で記憶内容がリフレッシ
   ュされ、各メモリセルのリフレッシュを行う時間間隔を
   タイマ回路のセット時間により決定するようにした半導
   体記憶装置において、メモリセルとしてスタックトキャ
   パシタ形メモリセルを使用するとともに、前記タイマ回
   路のセット時間を、接合リークにより前記メモリセルの
   記憶内容が消去されない範囲内で長く設定したことを特
   徴とする半導体記憶装置。