JPS63133393A - リフレツシユタイミング制御方式 - Google Patents
リフレツシユタイミング制御方式Info
- Publication number
- JPS63133393A JPS63133393A JP61281113A JP28111386A JPS63133393A JP S63133393 A JPS63133393 A JP S63133393A JP 61281113 A JP61281113 A JP 61281113A JP 28111386 A JP28111386 A JP 28111386A JP S63133393 A JPS63133393 A JP S63133393A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- value
- signal
- rfg13
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 3
- 101150046174 NIP2-1 gene Proteins 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100496104 Mus musculus Clec2d gene Proteins 0.000 description 1
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- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリフレッシュタイミング制御方式に関し、特に
ダイナミックメモリ（以下ＤＲＡＭ）のリフレッシュの
起動周期タイミングを制御するりフレッシュタイミング
制御方式に関する。
ダイナミックメモリ（以下ＤＲＡＭ）のリフレッシュの
起動周期タイミングを制御するりフレッシュタイミング
制御方式に関する。
［−従来の技術Ｊ
従来、この種のＤＲＡＭのリフレッシュの起動は、基本
クロックパルスをカウンタでカウントし、カウンタのオ
ーバフローまたはカウンタ値が規定値をオーバしたこと
を検出することによって行なわれており、起動周期はカ
ウンタ値を変えることにより決めていた。
クロックパルスをカウンタでカウントし、カウンタのオ
ーバフローまたはカウンタ値が規定値をオーバしたこと
を検出することによって行なわれており、起動周期はカ
ウンタ値を変えることにより決めていた。
（発明が解決しようとする問題点〕
上述した従来の方式では、基本クロック周期の変更また
はＤＲＡＭ素子のタイプを変更する場合、カウンタのオ
ーバフロー値をハードウェア的に設定し直す必要がある
ため、ＬＳＩに内蔵したときは、ＬＳＩの種類が多くな
るという欠点がある。
はＤＲＡＭ素子のタイプを変更する場合、カウンタのオ
ーバフロー値をハードウェア的に設定し直す必要がある
ため、ＬＳＩに内蔵したときは、ＬＳＩの種類が多くな
るという欠点がある。
又、プログラマブル機能を内蔵することもＯＴ能である
が、ソフトウェア制御となるため、対応するＲＯＭの種
類が多くなるという欠点がある。
が、ソフトウェア制御となるため、対応するＲＯＭの種
類が多くなるという欠点がある。
１問題点を解決するための手段〕
本発明のリフレッシュタイミング制御方式は、リフレッ
シュ信号を作成するためのリフレッシュカウンタを内蔵
するＬＳＩにおいて、第１のクロック入力端子に入力さ
れた基本クロックの値と第２のクロック入力端子に入力
された前記基本クロックに遅延をかけた遅延クロックの
値との差により前記リフレッシュカウンタの出力タイミ
ングを制御するタイミング制御回路を備えている。
シュ信号を作成するためのリフレッシュカウンタを内蔵
するＬＳＩにおいて、第１のクロック入力端子に入力さ
れた基本クロックの値と第２のクロック入力端子に入力
された前記基本クロックに遅延をかけた遅延クロックの
値との差により前記リフレッシュカウンタの出力タイミ
ングを制御するタイミング制御回路を備えている。
［、実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明のリフレッシュタイミング制御方式の一
実施例を示すブロック図である。
実施例を示すブロック図である。
同図において、ＬＳＩＩはクロック入力端子ＣＬＫＡ、
ＣＬＫＢにそれぞれ入力される基本クロック、遅延クロ
ックの値の差を検出する検出回路（以下ＤＥＴ）１１と
、リフレッシュ起動タイミング用のリフレッシュカウン
タ（以下ＣＮＴ）１２と、ＣＮＴ１２の出力ビットＱｏ
、Ｑ＋、〜Ｑｎを入力としＤＥＴＩＩからの制御信号に
よりリフレッシュ起動信号を作成するリフレッシュ起動
信号作成回路（以下ＲＦＣ）１３とを備える。
ＣＬＫＢにそれぞれ入力される基本クロック、遅延クロ
ックの値の差を検出する検出回路（以下ＤＥＴ）１１と
、リフレッシュ起動タイミング用のリフレッシュカウン
タ（以下ＣＮＴ）１２と、ＣＮＴ１２の出力ビットＱｏ
、Ｑ＋、〜Ｑｎを入力としＤＥＴＩＩからの制御信号に
よりリフレッシュ起動信号を作成するリフレッシュ起動
信号作成回路（以下ＲＦＣ）１３とを備える。
なお、クロック入力端子ＣＬＲＢには遅延回路（以下Ｄ
Ｌ）２によって基本クロックＣＬＫに遅延をかけた遅延
クロックが入力され、ＬＳＩＩの出力端子ＲＥＦにはＲ
ＦＧ１３からのリフレッシュ起動信号が出力される。
Ｌ）２によって基本クロックＣＬＫに遅延をかけた遅延
クロックが入力され、ＬＳＩＩの出力端子ＲＥＦにはＲ
ＦＧ１３からのリフレッシュ起動信号が出力される。
続いて本実施例の動作について説明する。
ＬＳＴＩを使用する装置で決まる基本クロックＣＬＫを
クロック入力端子ＣＬＫＡに入力するとともに、クロッ
ク入力端子ＣＬＫＢに遅延クロックを入力すると、ＤＥ
ＴＩＩはこの両クロックを比較し、その値の差に応じた
制御信号をＲＦＧ １３に送出する。一方ＣＮＴ１２は
ｃｐ端子に入力されるＤＥＴＩＩの出力信号をカウント
アツプし、カウント値に対応する出力ビットＱｏ 、Ｑ
＋ 、〜Ｑｎを順次ＲＦＧ１３へ送出する。ＲＦＧ１３
はこの出力ビットＱｏ 、Ｑ＋ 、 〜ＱｎとＤＥＴＩ
Ｌからの制御信号によりリフレッシュ起動信号を作成し
て出力端子ＲＥＦに出力する。
クロック入力端子ＣＬＫＡに入力するとともに、クロッ
ク入力端子ＣＬＫＢに遅延クロックを入力すると、ＤＥ
ＴＩＩはこの両クロックを比較し、その値の差に応じた
制御信号をＲＦＧ １３に送出する。一方ＣＮＴ１２は
ｃｐ端子に入力されるＤＥＴＩＩの出力信号をカウント
アツプし、カウント値に対応する出力ビットＱｏ 、Ｑ
＋ 、〜Ｑｎを順次ＲＦＧ１３へ送出する。ＲＦＧ１３
はこの出力ビットＱｏ 、Ｑ＋ 、 〜ＱｎとＤＥＴＩ
Ｌからの制御信号によりリフレッシュ起動信号を作成し
て出力端子ＲＥＦに出力する。
従って、本実施例ではＤＬ２の遅延値を変化させるだけ
でリフレッシュ起動タイミングを制御することができる
。
でリフレッシュ起動タイミングを制御することができる
。
以上説明したように本発明は、ＬＳＩの外部に設けた遅
延回路の遅延値と基本クロックの値の差によってリフレ
ッシュカウンタのオーバフロー値を制御することにより
、単に遅延回路の遅延値を変化させるだけでリフレッシ
ュ起動タイミングを制御できるので、ＬＳＩの種類を増
加させずに済む効果がある。また、本発明は基本クロッ
クの変更またはＤＲＡＭ素子のタイプ変更によるリフレ
ッシュ起動周期の変更のいずれにも対応できるという効
果もある。
延回路の遅延値と基本クロックの値の差によってリフレ
ッシュカウンタのオーバフロー値を制御することにより
、単に遅延回路の遅延値を変化させるだけでリフレッシ
ュ起動タイミングを制御できるので、ＬＳＩの種類を増
加させずに済む効果がある。また、本発明は基本クロッ
クの変更またはＤＲＡＭ素子のタイプ変更によるリフレ
ッシュ起動周期の変更のいずれにも対応できるという効
果もある。
第１図は本発明のリフレッシュタイミング制御方式の一
実施例を示すブロック図である。 １・・・ＬＳＩ、２・・・遅延回路（ＤＬ）、１１・・
・検出回路（ＤＥＴ＞、１２・・・リフレッシュカウン
タ（ＣＮＴ）、１３・・・リフレッシュ起動信号作成回
路（ＲＦＧ）、ＣＬＫＡ、ＣＬＫＢ・・・クロック入第
１ 図 ■
実施例を示すブロック図である。 １・・・ＬＳＩ、２・・・遅延回路（ＤＬ）、１１・・
・検出回路（ＤＥＴ＞、１２・・・リフレッシュカウン
タ（ＣＮＴ）、１３・・・リフレッシュ起動信号作成回
路（ＲＦＧ）、ＣＬＫＡ、ＣＬＫＢ・・・クロック入第
１ 図 ■
Claims (1)
- リフレッシュ信号を作成するためのリフレッシュカウン
タを内蔵するＬＳＩにおいて、第１のクロック入力端子
に入力された基本クロックの値と第２のクロック入力端
子に入力された前記基本クロックに遅延をかけた遅延ク
ロックの値との差により前記リフレッシュカウンタの出
力タイミングを制御するタイミング制御回路を備えるこ
とを特徴とするリフレッシュタイミング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281113A JPS63133393A (ja) | 1986-11-25 | 1986-11-25 | リフレツシユタイミング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281113A JPS63133393A (ja) | 1986-11-25 | 1986-11-25 | リフレツシユタイミング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133393A true JPS63133393A (ja) | 1988-06-06 |
Family
ID=17634533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281113A Pending JPS63133393A (ja) | 1986-11-25 | 1986-11-25 | リフレツシユタイミング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133393A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191194A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| JPS60234928A (ja) * | 1984-05-02 | 1985-11-21 | Nippon Steel Corp | 竪型焼結炉 |
| JPS61190794A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1986
- 1986-11-25 JP JP61281113A patent/JPS63133393A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191194A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| JPS60234928A (ja) * | 1984-05-02 | 1985-11-21 | Nippon Steel Corp | 竪型焼結炉 |
| JPS61190794A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | ダイナミツク型ｒａｍ |
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