TW434545B - Method and apparatus for 1-T SRAM compatible memory - Google Patents

Description

A3在5 45妓 五、發明說明（1) 本發明與半導體記憶體有關。特別是，它與SRAM及 DRAM有關，而且它是用DRAM單元來架構SRAM相容記憶體。 一個包含一個電晶體（” 1 -T11 )及一個電容之傳統 DRAM(dynamic random access memory)記憶體單元就晶片 表面積而言明顯地小於也因此較便宜於一個傳統上由四到 六個電晶體所組成的SRAM(static random access memory )單元。 可是，儲存在DRAM單元裡的資料需要週期 性的更新，然而SRAM單元卻不需要。在習知技術裡，舉例 來說虛擬-SRAM"(詳見Toshiba Corp. Data Book， 1 9 9 0 )嚐試使用DRAM單元來做SRAM的應用，其成效並不 大’因為這個裝置需要—個外部的信號以控制記憶體更 新’並且在做記憶體更新時，外部存取將會有延遲。結果 更新並不是很明顯，且本能上，它不能夠與任何SRAM裝置 相容。 本發明所採用的一個單一電晶體記憶體單元基本上與 傳統的DRAM單元相同。也因此這個記憶體單元需要週期性 的更新。更新將會佔用記憶體頻寬。一般而言，若是更新 與外部存取所需要的總記憶體頻寬小於或是等於記憶體單 元陣列所能夠提供的記憶體頻寬，將可以在對外部存取沒 有衝擊（以時脈而言）的情況下，做到令人滿意的記憶體更 新L更新不是個相當頻繁的動作，因此相較於記憶陣列所 ^提供的尖峰頻寬而言，它所佔用的平均頻寬就小的很 多，。舉例來說，以本發明的實施例子而言’記憶體工作頻 率為100MHz，而更新頻率為62. 5KHz時（對於—個有1〇〇列、

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4 345 4 5 J 五、發明說明（2) "一"' —- 的體單元及每列16^的更新時間而言），它只佔用 0.0625 ¾的全部可用頻寬。 理論上，如果外部存取頻率為9 9. 9375MHz，更新 1存取應該不會造成衝擊。實際上，如果記憶陣列的 n1〇ns ’每次更新存取會花費1〇ns，而每 ： 將化費至川nS的時間。為了使得更新料部存取之2 的透明化、，外部存取時間不該少於2〇ns(1〇ns為更新日±3變 間，10ns為存取時間），或是外部存取頻率不該超過丁 5 0MHz。若是使用一個100MHZ的記憶體陣列來支援— 50MHz的應用，且此應用採用62.5〇2的更新，是不 之2部存取的平均頻率一般而言是小於：峰 存取頻率的。事實上，現實生活中很少有記憔 ^峰 用大於99.9%#運用比例（平均週期/尖峰週期^卜、也^採 此’想要設計-個使用I 一Τ單元，且具有稍大 尖峰外部存取頻率的尖峰操作頻率的記憶體统是荨於 的，並且它可以利用較低的平均存取頻率以實祐=^可能 新，使的它外部如同一個別^ 一般。 貫。己憶體更 第一圖顯示本發明的記憶體系統之方 第二圖顯示第一圖系統的時脈圖。 第二圖顯示第一圖系統的更新控制器。 第四圖顯示了第一圖的仲裁器。 1 0 :記憶體單元陣列 1 4 :記憶體陣列川貝序器 1 6 :記憶體位址多工器

434545^ 五、發明說明（3) 20 更新控制器 22 外部存取控制器 26 存取仲裁器 30 感應放大器 36 ί / 〇緩衝器 38 多工器 40 更新位址計數器 44 更新計時器 46 1 2 - b i t計數器 48 • 56 : NAND 閘 50 更新累積器 52 上/下計數器 58 反相器 本發明之 1 28Κ字元。因 有如此陣列結 1 〇 ’ —個記憶 16 ’ 一個更新 取仲裁器2 6。 中都有一個方 存與寫入。在 發，且此列的 每—行去。 感應放大 一實例，一個記憶 此此陣列 構的記憶 體陣列順 控制器2 0 其中記憶 塊30的感 每一次的 記憶體單 有3 2條資 體系統。 序器14， ，·―個外 體陣列1 0 應放大器 存取中， 元將會被 體陣列包含了 3 2位元之 料I/O線。第一圖顯示了 它包含了記憶體單元陣列 一個記憶體位址多工器 部存取控制器2 2及一個存 有2Κ行與2Κ列。在每一行 ，以用來做資料感應、儲 一個單元陣列的列被激 連接至30的感應放大器的 器30傳統上會經由一個2Κ對32行的多工器38

434545^ 五、發明說明（4) 連接至I /〇緩衝器3 6。記憶體陣列順序器1 4會產生傳統的 DRAM控制信號RAS# &CAS#以控制陣列的運作。RAS#及以“ 信號的功能類似於為相同發明人所擁有的美國專利 #5, 615, 169中所描述的，並且其中將它完全的加入以做為 參考之用。外部控制器2 2會翻譯外部存取的命令及產生讀 /寫的請求。在一個實施例，有兩個信號是用來決定存取 的：％脈（CLK )，及位址閃控（ADS # )。外部存取會在位址閃 控（ADS #)信號開始作用時的時脈上升邊緣被探測到。 第二圖顯示了這兩個信號的時脈關係。Ms#及CAS#信 號類似於工業上標準的同步SRAM(請見如pentium Processor 3.3V Pipelined BSRAM specification version 2.0 May 25 ， 1995 ， Intel)。 *在另一個實施例中，外部介面信號可以轉變成類似於 標準非同步SRAM的（請見M5M5178p， 64K SRAM的資料文 件，Mitsubishi Semiconductor Memory Data Book ， 1 9 9 0 )。在這個情形裡，ADS#信號可以被一個位址變化偵 測電路由内部產生。此電路類似於在（ηΛ 2卜mW 4-Mb CMOS SRAM for Battery Operation" by Murakami et al_ JSSC >Vol. 26 > No. 11 » pp. 1563-1567 > November 1991)裡所形容的。所產生的〇s#信號因此可以 用來同步化記憶體的内部運作。 备偵測到外部存取，外部存取控制器2 2將會啟動請 求信號EREQ#到存取伸躲吳9 μ品土二士 θ %呷裁态2 6上面去，而存取控制器2吖會 依次的將ASEL信號躯叙执+ t ^ ^ , ^ 现驅動於咼位以便在外部存取位址匯流排

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4 34-5 4 5 五、發明說明（5)

EjAdd選擇一個位址做為存取記憶體陣列1〇的位址。仲裁 器26也可以啟動外部存取EA#信號以輪入到記憶體陣列順 序器1 4來產生RAS#及CAS#信號以控制陣列的運作。這些信 號的時脈關係也顯示於第二圖β 在外部存取與更新存取衝突的情況下，存取的優先順 序往往將由仲裁器26授予外部存取。如此一來，外部存取 將不會因為更新而延遲。這個實施例是架構在記憶體週期 %間等於一個脈衝時間的情形下，也因此一個脈衝週期可 允許一次隨機存取。這種存取是隨機的，也就是說，它可 以是這個裝置位址空間所延展的任何位址。在一個脈衝週 期開始之時’仲裁器26會評估請求並驅動ASEL信號，將它 輸入到位址多工器1 6以選擇這兩個位址的其中一個：更新 位址R F A d d或外部存取位址E C A dd來給記憶體陣列1 〇使用。 只有在沒有外部存取的情況下，仲裁器2 6才會允許一個更 新存取完成。在有衝突的情形下’更新將會延遲。這個時 間關係也顯示於第二圖。 更新控制器20會週期性的產生更新信號以確保記憶體 陣列1 0會正常的更新。因為記憶體陣列i 〇會一次更新一列 的單元’對一個16ms的更新時間來說，更新控制器2〇每8 # s會產生一個更新請求。更新請求信號!^印#會在有待處 理的更新存在的時候啟動。而RREQ#信號的啟動將會在仲 裁器2 6的M C L K k號的上升邊緣被债測出來。如果沒有外部 存取請求被探測出來’仲裁器2 6將會每一個週期把更新認 知k號RFACK#及ASEL信號驅動為低位。前者的信號會告訴

第8頁 五、發明說明（6) 現在的記憶體陣列此信號是來用做更新的，而 ^ 會從更新控制器20選擇欲更新的位址，並 f的信號 陣列10的位址。 1將匕做為記憶體 第三圖顯示了更新控制器20的方塊圖。它勺人 一 更新位址計數器40、-個更新計時器“及一個= 50。更新計數器40會在一更新週期内提供“更新累積器 給記憶體陣列1。。更新計數器4。將會在更新週:二^: 由更新確認信號RFACK#的停止作用而遞增。更新3 = f二 將在電源啟動時被重置（經由重置信號）。計時器^包: 一個總計數4 095個週期的12-bi t計數器46及—個 = 入的NAND間48。對於時脈頻率為1〇〇]〇2而言，叶時器^ $ 近每8#s會計時一次（q〇—Q12的信號為高位）。 。 當所有的計數位元9〇-〇12為高位時，上更新信號 RFUP#將會於一個脈衝週期被]^龍閘48給驅動成為低位。 這個信號將會被輸入到更新累積器5 〇以用來增加它的。 3 一bit上/下計數器52。上/下計數器52將會一個脈衝週 在RFUP#被驅動為低位時增加一而在心“^信號被驅動為 低位時減少一。計數器52將會在它計數計滿的時候，也‘''就 疋AQ0-AQ2全都為高位時停止增加。如果累積器5〇的記數 並不是空的’也就是信號Aq〇_AQ2並不等於〇〇〇時，更新咬 求RR£Qf將會經由OR閘54宣告為低位。累積器5〇的功用將= 舉例說明如下。 w 外部存取持續一個甚或多個更新時間上升週期（每個 約8us)是有機會發生的。為了適應這些情形而不會漏棹更

43^5^5'^ 五、發明說明（7) --- 新週期，更新請求將會累積到累積器5〇中。傳送至仲裁器 2^的更新請求信號“EQ#將會被繼續宣告為低位直到累積 器50空了為止。在這個實施例中，累積器5〇可以累積至7 個更新。這個將可使系統持續做外部存取達5 6 # s且不會 漏掉更新週期。在電腦系統中，這個典型的記憶體系統是 破設定於用來供應，超過56//s的連續外部存取通常不會 發生（在其它的應用裡，計數器52的大小可以增加或是減 小以符合應用的需求）。 在這個實施例裡，同步記憶體系統運作的信號眈“傳 ，上是由外部時脈信號CLK得來。在另一個實施例子裡， jLK可以由一個傳統的晶片上的振盪器及pLL(相鎖環路） 生。PLL同步了 MCLK的上升邊緣與位址變更偵測器的輸 而位址變更偵測器將在位址匯流排改變發生的時候產 生一個脈衝。 第四圖展示了一個第一圖 子。在這個實施例中它包含了 閘5 6，也因此除非是在沒有待 的情形下，更新是不允許的。 本發明的公布是例示性的 有經驗的人可以依據這項公布 會落在所附的申請專利範圍内 中件裁器2 6的内部結構的例 —個耦合至反相器58的NAND 處理的記憶體陣列外部存取 ’而且它也沒有限制；一個 做出明顯的修改，而且它將

Claims (1)

1. 六、申請專利範圍 1. 一種操作包含複數個記憶體單元之記憶體陣列的方法， 該記憶體單元需要週期性更新包括： 決定一個對記憶體陣列的外部存取是否是待處理的； 如果一個外部存取是待處理的，執行該外部存取； 決定一個更新是否待處理；以及 僅在沒有外部存取被決定是待處理的情形下執行更新。 2. 如申請專利範圍第1項之方法，更進一步包括： 累積任何當在外部存取待處理而尚未執行的更新以供嗣後 更新之執行。 3. 如申請專利範圍第1項之方法，其中每個記憶體單元包 含不超過一個以上的電晶體。 4. 如申請專利範圍第1項之方法，其中每個記憶體單元皆 是個DRAM單元。 5. 如申請專利範圍第1項之方法，其中記憶體陣列有一個 至少等於外部存取尖峰頻率的尖峰工作頻率。 6. —種操作包含複數個記憶體單元之記憶體陣列的方法， 該記憶體單元需要週期性更新包括： 決定一個更新是否待處理；及 僅在對記憶體陣列做外部存取之間的閒置時間内執行待處 理的一個更新。 7. —個記憶體系統包括： 一個每個記憶體單元都需要週期性的更新的記憶體單元陣 列； 一個耦合至記憶體陣列的存取控制器以對記憶體單元做外

   第11頁 六、申請專利範圍 部存取； 一個耦合至記憶體陣列的更新控制器以對記憶體單元做 更新；其中更新控制器只在對記憶體單元做外部存 取的間置時間内更新記憶體單元。 8. 如申請專利範圍第7項之系統，更進一步的包括一個 耦合於存取控制器與更新控制器之間的仲裁器。 9. 如申請專利範圍第7項之系統，其中每個記憶體單元皆 是個DRAM單元。 1 0.如申請專利範圍第7項之系統，其中每個記憶體單元包 含不超過一個以上的電晶體。 1 1.如申請專利範圍第7項之系統，其中記憶體陣列有一個 至少等於外部存取尖峰頻率的尖峰工作頻率。 1 2.如申請專利範圍第8項之系統，更進一步的在更新控制 器中包括一個累積器用來累積更新直到它們在閒置時間可 以被執行為止。

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