JPH0350866A

JPH0350866A - 半導体メモリ

Info

Publication number: JPH0350866A
Application number: JP1186291A
Authority: JP
Inventors: Hideharu Nakajima; 中嶋　英晴
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-07-19
Filing date: 1989-07-19
Publication date: 1991-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ　産業上の利用分野Ｂ　発明の概要Ｃ従来の技術Ｄ　発明が解決しようとする課題Ｅ　課題を解決するための手段（第１図）Ｆ　作用Ｇ　実施例Ｇ１　実施例ＩＧ２実施例２Ｇ、実施例３Ｈ発明の効果Ａ　産業上の利用分野本発明は半導体メモリ特にＤ−ＲＡＭ　（ダイナミック
　ランダム　アクセス　メモリ）に係わる。

Ｂ　発明の概要本発明は、半導体メモリに係わり、互いに隣接して平行
に配された対のビット線と、この対のビット線に接続さ
れた差動型のセンスアンプと、ビット線と交差する複数
のワード線と、各ワード線と対のビット線との交差部に
配されたスイッチングトランジスタと容量からなるメモ
リセルとを具備する半導体メモリであり、特にその一対
のビット線と所定ワード線との交差部に配された２つの
メモリセルはそれぞれスイッチングトランジスタのしき
い値電圧（Ｖｔｈ）　　と容量の大きさとが互いに異な
るようにされるか、あるいはＶｔｈが異なるようになさ
れるか、またはその２つのスイッチングトランジスタが
互いに異なる導電型のトランジスタとされ、所定のワー
ド線への異なる電圧印加によってこれと交差する一対の
ビット線に閲わる２つのメモリセルを選択的にないしは
選択された組合せをもって動作させることができるよう
にしてワード線数の縮小化したがってメモリ密度の向上
、全体の小型化をはかる。

Ｃ従来の技術従来のＤ−ＲＡＭのビット線方式には、一般にオーブン
ビット線と折り返しビット線との２方式がある（例えば
特公昭６０−１９５９６号公報参照）。

オープンビット線は、第１２図に模式的にその構成を示
すように、対となるビット線り、１５が差動型のセンス
アンプＳＡを挟んでその両側方向にそれぞれ１本づつ延
在して配置され、各ビット線り。

■と交差するワード線Ｗ　＋　ｒ　＋　　Ｗ　＋　２１
　　Ｗ　ｚ　ｌ＋　　Ｗ　２２・・・・との交差部に、
それぞれスイッチングトランジスタＭＯ５と容量Ｃによ
るメモリセル（１）が接続された構成を有する。Ｗ、、
、　　Ｗｏ、はダミーワード線で、（１゜１）（１゜２
）はダミーセルを示す。この゛よ゛うにしてダミーセル
（１，、）　（１，２）からの基準電圧と各メモリセル
（１）からの信号電圧、すなわち各メモリセル（１）の
容量Ｃの電荷の有無ないしは大小によってセンスアンプ
ＳＡの差動動作によってメモリ内容“１”か“０”を読
み出す。このオープンビット線方式による場合、ビット
線上の各ワード線との交差部にそれぞれメモリセルが配
置される。しかしながら、このオーブンビット線方式に
よる場合、その電気的特性を平衡させるべき対のビット
線り。

■が両方向に延びて互いに幾何学的位置関係が離間して
いるために不平衡雑音が生じやすいという欠点がある。

これに対して折り返しビット線方式は、第１３図に示す
ようにセンスアンプＳＡに対して同方向に対のビット線
り、７５が配置されて互いに近接並置されていることか
ら容量結合などによる各種の雑音がセンスアンプに対し
て同相モードになり、差動動作によって相殺されてＳ／
Ｎが高いという利点を有する。しかしながら、この場合
、各ビット線り、　Ｄとワード線Ｗ（Ｗ、、Ｗ２・・・
・〉との例えば１つおきの交差部にメモリセル（１）が
配置されることから、セルアレイの密度が低下し占有面
積を増大化するという課題がある。

Ｄ　発明が解決しようとする課題本発明においては、上述したＤ−ＲＡＭにおいて折り返
しビット線における特徴を保持してその多対のビット線
とワード線の交差部にそれぞれメモリセルを配置できる
構成としてワードライン数の縮小化をはかり、ひいては
メモリセルの高密度化と全体の占有面積の縮小化をはか
る。

Ｅ　課題を解決するための手段本発明は、例えば第１図に示すように、互いに隣接して
平行に配された対のビット線り、Ｕと、これら対のビッ
ト線り、Ｈに接続された差動型のセンスアンプＳ　Ａと
、各ビット線り、Ｕと交差する複数のワード線Ｗｌ、、
Ｗ２・・・・）と、これら各ワード線Ｗと対のビット線
り、　Ｕとの交差部に配された第１及び第２のメモリセ
ル（１１）及び（１’２）とを具備して成る。これら第
１及び第２のメモリセル（１１）及び（１２）はそれぞ
れスイッチングトランジスタＭＯＳ、　　と容量Ｃ１、
及びＭＯ３，とＣ２からなる。これらの対ビツト線り、
　Ｔ５と所定ワード線Ｗとの対の交差部に配された第１
及び第２の２つのメモリセル（１１）及び（１２）は、
それぞれのスイッチングトランジスタＭＯＳ、　及びＭ
Ｏ５，のしきい値電圧Ｖい、及びＶ　ｔ　ｈ　２　とが
、また各容量Ｃ及びＣ２の各大きさが互いに異なるよう
にする。

この場合、対のビット線り、Ｄと所定のワード線の交差
部での各メモリセル（１１）及び（１２）のＭＯＳ。

及びＭ　ＯＳ　２　のしきい値電圧Ｖい、及びＶ　ｔ　
ｈ２　と容量Ｃ１及びＣ２の大小関係は対応させて選定
する。すなわち、例えばＶ　ｉｈ　ｌ＞　Ｖ　ＬＩ１２
　とするときＣＩ＞Ｃ２とする。

或いは上述の構成で対のメモリセル（１１）及び（１２
）の各容量ＣＩ　及びＣ２の大きさを一定とし、ＭＯＳ
、及びＭ　ＯＳ　２　のＶｔｈｌ　及びＶＬｈ２　のみ
を異ならしめる。

または、上述の第１及び第２の２つのメモリセル（１１
）及び（１２）のスイッチングトランジスタＭ　ＯＳ　
＋　及びＭ　ＯＳ　２が互いに異なる導電型、すなわち
一方の例えばＭＯＳ、をｐチャンネル型ＭＯ８１他方の
例えばＭＯ３２をｎチャンネル型ＭＯ３とする。すなわ
ち、この場合、それぞれのドレイン電流Ｉｎ−ゲート電
圧ＶＧ特性を第２図Ａ及び已に示すように、例えば所定
の負の電圧Ｖい。

以下でオンとなるｐ−チャンネル型ＭＯ３と、所定の正
の電圧ｖｔｈイ以上でオンとなるｎ−チャンネル型ＭＯ
３とが用いられる。

尚、第１図において、Ｗｏｌ及びＷｏｌはダミーワード
線、（ｉｏ、）　　及び＜１．、）　　はダミーメモリ
セルを示す。

Ｆ　作用上述の本発明構成によれば、メモリセル（１１）及び（
１２）のスイッチングトランジスタＭ　ＯＳ　＋　　及
びＭ　ＯＳ　２　のしきい値電圧Ｖｔｈｌ　及びＶｔｈ
ｚ　と、容量Ｃ１及びＣ２を互いに異ならしめて、例え
ばＶｔｈ＋　＞　Ｖｔｈ２．　ＣＩ　＞　Ｃ２としたこ
とによって、或いはＣ，；Ｃ２でＶｔｈ＋＞Ｖい２　と
したことによって選択された所定のワード線Ｗに２種類
の電圧Ｖ１及びＶ２　を与えることによってこの共通の
ワード線Ｗとビット線り、Ｄとの交差部の対のメモリセ
ル（１１）及び（１２）から選択的にそれぞれのメモリ
内容“１″、“０″を読み出すことができる。

また、メモリセル（１１）と（１２）のスイッチングト
ランジスタＭ　ＯＳ　１．　Ｍ　ＯＳ２　が異なる導電
型とすることによって例えば各トランジスタＭＯＦｚ　
及びＭ　ＯＳ　２　が、それぞれ前述したように第２図
Ａ及びＢで示す特性を有する場合、ワード線Ｗへの印加
電圧Ｖ　カＶ　ｔ　ｈ　Ｐ　≧ＶでＭＯＳ、をオン、Ｍ
　ＯＳ　２をオフ、Ｖ　Ｌｈｎ≦ＶでＭＯ５，をオフ、
Ｍ　ＯＳ　２　をオンに、■い。＞　Ｖ　＞　Ｖ　Ｌｈ
ｐ　で両者をオフとすることができ、共通のワード線と
対のビット線り。

■との交差部の対のメモリセル（１１）及び（１２）か
ら選択的にメモリ内容を読み出すことができる。

Ｇ　実施例第１図で説明したように、互いに隣接して平行に配され
た一対のビット線り、　Ｔ５と、これら一対のビット線
り、Ｈに接続された差動型のセンスアンプＳＡと、ビッ
ト線り、　ｎと交差する複数のワード線Ｗ（Ｗ、、Ｗ、
・・・・）と、このワード線Ｗと対のビット線り、Ｄと
の交差部に配されたスイッチングトランジスタＭＯＳ、
　及びＭＯ３，と容量Ｃ１及びＣ２からなる第１及び第
２のメモリセル（１１）及び（１２）とを具備する。

Ｇｌ　実施例１第１図の構成において、その対のビット線り。

■と所定ワード線Ｗとの交差部に配された第１及び第２
のメモリセル（１１）及び（１２）は、それぞれそのス
イッチングトランジスタＭＯ３，及びＭｏＳ２のしきい
値電圧Ｖｔｈｌ　及びＶ　ｔｈ２　と容量Ｃ０及びＣ２
の大きさとが互いに異なるようにされる。

第３図はその要部の路線的拡大平面図を示し、第４図に
第３図のＡ−Ａ線の断面図を示す。この例においては、
第１図に示した接続構成図にふける対のビット線り、Ｕ
の各一方のビット線に関して隣り合う第１のメモリセル
（１１）同士、第２のメモリセル（１２）同士に関する
スイッチングトランジスタＭＯＳ、同士、Ｍ　Ｏ３２同
士のその各一方のソース／ドレイン領域を共通に構成し
た場合である。この場合半導体基体（２１）例えばシリ
コン半導体基体表面に上述した同一ビット線に関する隣
り合う各一対のメモリセル（１１）及び（１１）、（１
２）及び（１２）の各形成部（２０）を囲んでその外周
のフィールド部に例えば厚い５ｉ０２酸化物絶縁層（２
２）を形成する。そして、この厚い絶縁層（２２）によ
って囲まれた多対のメモリセル（１１）及び（１１）、
（１２）及び（１２）を形成するメモリセル形成部（２
０）にそれぞれスイッチングトランジスタＭＯ３，及び
ＭＯＳ、　　、Ｍ　Ｏ３２及びＭＯＳ２　（Ｆ）ゲート
絶縁層（２３）を形成し、これらゲート絶縁層（２３）
を介してこれの上にそれぞれゲート電極となりかつワー
ド線Ｗとなる例えば第１の低比抵抗多結晶シリコン層等
の導電層（２４）を形成する。次に、ゲート電極すなわ
ち導電層（２４）と、厚い絶縁層（２２）をマスクとし
てメモリセル形成部（２０）に各２つのセル（１１）及
び（１１）或いは（１２）及び（１２）のスイッチング
トランジスタＭＯＳ、及びＭＯ３Ｉ　、ＭＯＳ２及びＭ
ＯＳ、の一方の共通領域、例えばソース／ドレイン領域
（２５）と、各他方の領域のドレイン／ソース領域（２
６）及び（２６）を不純物のイオン注入法によって形成
する。そして、導電層（２４）を覆うように例えば、表
面熱酸化、ＣＶＤ　（化学的気相成長）法等によって例
えば５ｉｎ２による層間絶縁層（２７）を形成するウド
レイン／ソース領域（２６）上の絶縁層（２７）に窓開
けを行って例えば第２の低比抵抗多結晶シリコン層より
なる各メモリ素子の容量の一方の電機となる導電層（２
８）を所要のパターンに形成する。そして、この例えば
多結晶シリコン層より成る導電層（２８）の表面を熱酸
化してＳｉｎ、薄膜より成る誘電体Ｉｆｆ（２９）を形
成する。更にこれの上に例えば第３の低比抵抗多結晶シ
リコン層より成る導電層（３０）を形成し、第２及び第
３の多結晶シリコン層より成る導電層（２８）及び（３
０）間に静電容量ＣＩ　及びＣ１゜Ｃ２及びＣ２を形成
する。そして更に例えば全面的に層間絶縁層（３１）を
被着し、ソース／ドレイン領域（２５）に窓開けを行っ
てこれを通じて領域（２５）にＡｌ蒸着層等より成るビ
ット線り、Ｕを共通の例えば水平ライン上のセルについ
て接続配置する。

そして、対となるビット線り、　ｒ５に関する第１及び
第２のメモリセル（１１）及び（１２）に関してそれぞ
れ容量Ｃ１及びＣ７を第３図で示されるように異なる面
債に形成することによってそれぞれの容量Ｃ１及びＣ２
の大きさを異ならしめ、例えばＣ１＞Ｃ２とする。

また、対のビット線り、　Ｄに関するメモリセル（１１
）及び（１２）のスイッチングトランジスタＭＯ３゜及
びＭＯＳ、のしきい値電圧Ｖｔｈｌ　及びｖ　ｔｈｚ　
を互いに異ならしめ、例えば上述したようにＣ＋＞０２
　とするとき、Ｖｔｂ＋＞Ｖい、とする。これがために
、両メモリセル（１１）及び（１２）のゲート絶縁層（
２３）の厚さを異ならしめるとか、チャンネル形成部の
不純物濃度を異ならしめるなどの構成が採られる。

この場合の動作例を説明すると、まず例えば所定ワード
線Ｗに第２の電圧Ｖ２　のＶｉｈ＋　＞　Ｖ２　＞Ｖい
２を与えれば、第２のメモリセル（１２）のスイッチン
グトランジスタＭＯ３，のみがオンし、そのメモリ内容
“１”、−“０′″すなわち容量Ｃ２の電荷量による電
圧がダミーセル（１，、）　　による基準電圧とセンス
アンプＳＡによって比較されてとり出される。すなわち
、メモリセル（１２）についてのメモリ内容の読出しが
なされる。そして、この読み出しの後は、通常のように
リフレッシュ動作がなされて、メモリセル（１２）の容
Ｉ　Ｃ２には、再び之の電荷の蓄積がなされる。また、
同様に所定のワード線Ｗに、第１の電圧Ｖ１　の、Ｖ＋
＞Ｖい、を与えれば、この場合、第１及び第２のメモリ
セル（１１）及び（１２）のスイッチングトランジスタ
ＭＯ３゜及びＭＯＳ２　が共にオンし、両セル（１１）
及び（１２）の信号電圧がそれぞれセンスアンプＳＡの
両入力端に各ダミーセル（１゜１）及び（１，２）　　
によって与えられる各基準電圧と共に与えられるが、こ
の場合Ｃ＋　＞　Ｃ２とされていることによってセンス
アンプＳＡからの出力を、第２のメモリセル（１２〉か
らの最大の電圧（例えば“１”の読み出し時の電圧）と
の比較時の出力レベルを基準にして、その出力がこの基
準レベルより大か小かをもって、第１のメモリセル（１
１〉のメモリ“１”、“０”を読み出すことができる。

尚、実際上この第１のメモリセル〈１１）の読み出し後
には、両セル（１１）及び（１２）が共にリフレッシュ
されている必要があることから、第１のメモリセル（１
１）の読み出しに当たっては、先ず第２のメモリセル（
１２）のメモリの読み出しと、適当な記憶手段による記
憶と、メモリセル（１２）の容量Ｃ２へのリフレッシュ
とを行い、その後同−ワード線Ｗに上述のＶ　Ｌ　ｈ　
ｌ　　よりなる大なる電圧ｖｌを与えて上述したメモリ
セル（１１）のメモリ内容の読み出しを行う。そしてそ
の後、メモリセル（１２）ノリフレッシニヲ上述したメ
モリセルフ１２）についての記憶に基いて行う。

尚、上述の実施例１においては、対となるビット線り、
Ｄに関する対の第１及び第２のメモリでル（１１）及び
（１２）の容量Ｃ１及びＣ２の大きさを各容量の平面的
面積を変えて異ならしめるようにした場合であるが、あ
る場合は各メモリセル（１１）及び（１２）について、
その層間絶縁層（２７）の厚さを変えることによって誘
電体層（２９）等の屈曲部の高さを変えてその立体的面
積を変えるようにしてＣＩ＞Ｃ，とすることもできる。

更にあるいは第５図に示すように、例えば第１のメモリ
セル（１１）の容量Ｃ１のみを例えば導電層（多結晶シ
リコン層）（２８）とその表面のＳｉＯ□誘電体膜（２
９）の繰返し積、１によるスタックド構造にしてその総
面積の増大化をはかってその実質的容量の大きさを大と
することもできる。第５図において第４図と対応する部
分には同一符号を付して重複説明を省略する。

更にまた、例えばその容ＩＣ，，Ｃ，をトレンチ構造に
してそのトレンチ側面に形成する容量をそのトレンチの
深さを変えることによってその実質的容量を変えるよう
にすることもできる。

Ｇ２実施例２この例では、対となるビット線り及びｎに関する第１及
び第２のメモリセル（１）及び（２）の容量Ｃ＋及びＣ
２については同等の容量とし、スイッチングトランジス
タＭＯ３，及びＭ　ＯＳ　２　のしきい値電圧Ｖｌｔｌ
　及びｖｔｈ２ヲＶｔ、１．＜Ｖｔｈ２トシタ。第６図
はこの実施例２の概略回路構成を示し、この場合、ダミ
ーワード線を２本の線ＷＯＩ及びＷ。２によって構成し
、対のビット線り及び■との交差部にそれぞれダミーセ
ル（１゜、、）（ｌｏ、２）及び（１゜２．）（１，，
２）が設けられる。各ダミーセル（１ｏ、、）　（１，
、、）及び（１ｏ２．）　（１，２□）のスイッチング
トランジスタＭ　ＯＳＯＩ＋、　Ｍ　Ｏ５０１２及びＭ
　Ｏ５０２１，Ｍ　Ｏ５０２２の各しきい値電圧Ｖ　ｔ
ｈｏｌｌ＋　ＶＬＩＩ。１□及びＶ　ｔ　ｈ　Ｏ２１＊
Ｖｔｈｏｚ２は、それぞれＶｔｈｏｚ　＝　Ｖｔｈｏ２
＋　＝　Ｖｔｈ＋＋Ｖ　ｔｈｏ＋＊　＝　Ｖ　ｔｈｏｚ
ｚ　＝　Ｖｔｈｚ　とし、各容量Ｃｏ　＋　＋　＋ＣＱ
Ｉ２及びＣＯ２＋　１　ＣＯ２２をＣ，＝Ｃ，＝Ｃｏ。

Ｃｏｍ２＝　ＣＯ２１＝　ＣＯ２２とした。

第６図において第１図と対応する部分には同一符号を付
して重複説明を省略する。この場合、ｖ、、　＞　Ｖｔ
ｈ２＞（Ｖｅ、／２）　＞　Ｖｔｈ＋とされる。例えば
所定ワード線Ｗ１　　についてのメモリ内容の読み出し
は、ダミーワード線Ｗ　（１１とワード線Ｗｌ　　を−
旦Ｖ　ｃ　ｃ　／　２程度としてワード線Ｗ。１とワー
ド線ｊ、％１１　　のＭＯ３ｏ１１　とＭＯ５，とをオ
ンにし、メモリセル（１１）のメモリ内容をセンシング
する。その後、ラッチ分離トランジスタＭＯ３Ｌｓと、
ＭＯ３Ｌ＋とをオンにしてラッチ回路Ｌ＋　　にデータ
を入力する。

次にＭＯ３＋、ｓとＭＯ３Ｌ＋をオフにしてプリチャー
ジ及びイコライザ用トランジスタＭＯ３ＰＶ（＋）　　
をオンにしてイコライザをなし、プリチャージ用トラン
ジスタＭＯ５ＰＶ（２）　　をオンにしてブリチ？−ジ
し、さらにダミーワード線Ｗ。２及びワードＭＡ　’ｃ
Ｖ　。

をＶＣＣに持ち上げＭ　ＯＳ　２　をオンさせてセル（
１２）のデータ読み出しをなす。その後、ＭＯ３ＬＳと
ＭＯ３Ｌ２をオンし、ラッチ回路Ｌ２　にデータを人力
する。そしてＭＯ３ＬｓとＭＯ３Ｌ２をオフにし、Ｍ　
ＯＳ　ＰＶ　（＋１及びＭ　ＯＳ　ｐｖ　（２）を−旦
オンしてからオフする。その後、ＭＯ３ＬＳとＭＯ３Ｌ
＋をオンしてセンシングして後ワード線Ｗ１　をＶＣＣ
に持ち上げそのＭＯＳ、及びＭ　ＯＳ　２　をオンにし
た後、ラッチ回路り、　のデータをメモリセノ喧１１〉
に入力し、ワード線Ｗ、のＭ　ＯＳ　Ｉｎ　Ｍ　ＯＳＬ
Ｓ及びＭＯ８Ｌ１をオフする。次にＭ　ＯＳ　ＰＶ　（
１）及びＭＯ５Ｐｖ（２）をオンして後オフし、Ｍ　Ｏ
Ｓ　＋４及びＭＯ３Ｌ２をオンしてデータをセンシング
してＷｌ　をＶｃｃ／２にしてＷ、のＭＯ３，をオンし
、メモリセル（１２）に入力する。

尚、上述した例では、全ワード線Ｗ　（Ｗ、、　Ｗ２゜
Ｗ３・・・）についての各一方のメモリセル（１１）の
スイッチングトランジスタＭＯＳ、　　のしきい値電圧
Ｖｔｈｌと他方のメモリセル（１２）のスイッチングト
ランジスタＭＯ５，のしきい値電圧ｖ　ｔｈｚをＶＬＩ
ＩＩ＜Ｖ　ｔｈ２　とした場合であるが、例えばワード
線Ｗ１゜Ｗ３．Ｗ、・・・・ニツイテハ、Ｖｔｈ＋＜Ｖ
ｔｈ２　　とし、ワ−ＹｌｌＡＷｚ、　Ｗ４．　Ｗｓ　
・・・・ｌ：　ツイｒハＶｔｈ＋　＞Ｖ　ｔｈ２　　と
するなどの構成とし得るものであり、この場合ワード線
Ｗ、、　Ｗ、、　Ｗ、・・・・に対応するダミーワード
線Ｗｏ１については、そのスイッチングトランジスタＭ
Ｏ３ｏ＋＋°及びＭ　ＯＳ　ｏ　＋□のしきい値電圧Ｖ
い。、及びＶｔｈＯ１□を、各ワード線Ｗ１゜Ｗ、、　
Ｗ、・・・・のｖｔｈ＋　及びＶ　ｔｈ２　との関係に
おいてＶｔｈｏ＋　＋　＝　Ｖｔｈ＋　＜　Ｖｔｈａ＋
２＝　Ｖｔｈ２　とし、ワード線Ｗ２．Ｗ４．Ｗ、・・
・・に対応するダミーワード線Ｗａ２については、その
スイッチングトランジスタＭＯ３ｏａ＋　及びＭＯ３Ｏ
２２（Ｄしきい値電圧Ｖｔｈ０２、及びＶｔｔ＋０２２
を、各ワード線Ｗ２．　Ｗ、、　Ｗ、　・・−のＶ　ｔ
　ｈ　ｌ　及びＶｔｈａ　ト（Ｄ関係をＶ　ｔｈｏｚ　
Ｉ＝　Ｖ　ｔｈ　Ｉ＞Ｖｔｈ。２゜＝Ｖｔｈ２　　とす
る。

Ｇ３実施例３対のビット線り、Ｕと所定のワード線Ｗとの交差部にお
ける各メモリセル（１１）及び（１２）のスイッチング
トランジスタＭＯＳ、　及びＭ　ＯＳ　２　を互いに導
電型を異にするＭＯ３によって、すなわち−方の対のメ
モリセル（１１）のスイッチングトランジスタＭＯＳ、
を第２図Ａで示した特性のｐチャンネルＭＯ５とし、他
方のメモリセル（１２）のスイッチングトランジスタＭ
　ＯＳ　２　を第２図Ｂで示した特性のｎチャンネルＭ
Ｏ３によって構成した。この場合の一例を第７図にその
平面図を示し、第８図、第９図及び第１０図にそれぞれ
第７図のＡ−Ａ。

Ｂ−Ｂ及びＣ−Ｃ線上の断面図を示す。この場合例えば
ｐ型のシリコン半導体基体（２１）のメモリセル（１１
）の形成部１と凹部（４１）を形成し、その側面に必要
に応じてＳｉ口２等の拡散阻止壁となる絶縁層（４２）
を形成し、この凹部（４１）内に他の導電型、図におい
てｎ型のシリコン半導体をエピタキシー等によって形成
してｎウェル領域（４３）を形成する。

そしてこのｎウェル領域（４３）に例えば第２図Ａの特
性を示すメモリセル（１１）のｐチャンネル型のトラン
ジスタＭＯＳ、を形成し、凹部（４１）外のｐ領域に例
えば第２図Ｂの特性を示すメモリセル（１２）のｎチャ
ンネル型のＭＯ３）ランジスタＭＯ５２を形成する。第
７図において（４４）及び（４５）はそれぞれｎウェル
領域（４３）及びｐ領域の基体（２１）にコンタクト窓
（４４１１）　　及び（４５Ｗ）　　を通じてコンタク
トされた電極を示す。またこれら第８図〜第１０図にお
いて、第３図及び第４図に対応する部分には同一符号を
付して重複説明を省略する。

この場合、第１のメモリセル（１１）のｐチャンネル型
ＭＯ３＋　及び第２のメモリセル（１２）のｎチャンネ
ル型ＭＯ３，にはそれぞれ電極（４４）及び（４５〉を
通じてそれぞれいわゆるバックバイアスとして例えば５
ｖ及び−３Ｖが掛けられ、この状態で、ｐチャンネル型
Ｍ　ＯＳ　＋　のしきい値電圧Ｖ　ｔ　ｈ　ｐ　は例え
ばＯｖｌすなわちゲート電圧Ｏｖ以下でオンし、ｎチャ
ンネル型ＭＯ３２のしきい値電圧ＶＬ１が例えば１．　
ＯＶ　、すなわちゲート電圧１．０Ｖ以上でオンするよ
うに選ばれ、各ＭＯ３，及びＭ　ＯＳ　２の各容量ＣＩ
及びＣ２を介して接続されるドレイン／ソース領域（２
６）に例えば共通の電圧２５Ｖを印加し、各他方のソー
ス／ドレイン領域（２５）に５Ｖを印加してそれぞれ第
２図Ａ及びＢの特性が得られるものとする。この場合に
おいてもワード線Ｗの印加電圧を第２図においてＶ　ｔ
ｈｐ以下とすることによってｐチャンネル型のＭＯＳ、
　　による第１のセル（１１）のみを動作させ、Ｖｔｈ
ア以上でｎチャンネル型のＭ　ＯＳ　２　による第２の
セル（１２）のみを動作させ、Ｖｔｈｐ　とＶい。の間
で両セル（１１）及び〈１２）を非動作状態とすること
ができるので、例えば実施例２で説明したと同様の動作
を行わせることができる。

また第７図に示したパターンでは、対のビット線り及び
Ｕと所定のワード線Ｗとの交差部のメモリセル（１１）
及び（１２）を各ワード線の対応する一側に配置した場
合であるが、第１１図にその平面図を示すように各ワー
ド線Ｗに対し、その両側に交互に配置するパターンとす
るなど図示の各側に限らず種々の構成配置を採ることが
できる。

Ｈ発明の効果上述したように本発明によれば、折り返しビット方式を
とることによって多対のビット線り、　’ＩＴが近接し
て配置されるので不平衡雑音の相殺が行われ、Ｓ／Ｈの
高いＤ−ＲＡＭを構成することができると共に、各ビッ
ト線り、Ｄとワード線Ｗとの交差部にそれぞれメモリセ
ル（１１）及び（１２）が配置された構成とすることに
よってセル配置の高密度化、したがって全体の面積の縮
小化、小型化をはかることができ、これに伴って高速性
の向上もはかられるなど多くの利益を有する。

【図面の簡単な説明】

第１図及び第６図はそれぞれ本発明による半導体メモリ
の各側の構成図、第２図は本発明の半導体メモリの例の
スイッチングトランジスタの■。Ｖｃ特性曲線図、第３図は本発明による半導体メモリの
例の路線的平面図、第４図は第３図のＡ−Ａ線上の断面
図、第５図は本発明による半導体メモリの他の例の路線
的断面図、第７図及び第１１図はそれぞれ本発明による
半導体メモリの例の平面図、第８図、第９図及び第１０
図は第７図のＡ−Ａ線、Ｂ　−Ｂ線及ヒＣ−Ｃ線上（７
）Ｆｒ面図、？Ｅ１２１ｆｆｌ及び第１３図はそれぞれ
従来の半導体メモリの構成図である。ＳＡはセンスアンプ、Ｗはワード線、Ｄ及び■はビット
線、（１１）及び（１２）はメモリセルである。代理人松隈秀盛１．３図のＡ−Ａか泉鮪曲図第４図

Claims

【特許請求の範囲】１、互いに隣接して平行に配された対のビット線と、該対のビット線に接続された差動型のセンスアンプと、上記ビット線と交差する複数のワード線と、該ワード線
と上記対のビット線との交差部に配され、スイッチング
トランジスタと容量からなるメモリセルとを具備し、上記対のビット線と所定ワード線との交差部に配された
２つのメモリセルはそれぞれそのスイッチングトランジ
スタのしきい値電圧と容量の大きさとが互いに異なるよ
うにされた半導体メモリ。２、互いに隣接して平行に配された対のビット線と、該対のビット線に接続された差動型のセンスアンプと、上記ビット線と交差する複数のワード線と、該ワード線
と上記対のビット線との交差部に配され、スイッチング
トランジスタと容量からなるメモリセルとを具備し、上記対のビット線と所定ワード線との交差部に配された
２つのメモリセルはそれぞれそのスイッチングトランジ
スタのしきい値電圧が互いに異なるようにされた半導体
メモリ。３、互いに隣接して平行に配された対のビット線と、該対のビット線に接続された差動型のセンスアンプと、上記ビット線と交差する複数のワード線と、該ワード線
と上記対のビット線との交差部に配され、スイッチング
トランジスタと容量からなるメモリセルとを具備し、上記対のビット線と所定ワード線との交差部に配された
２つのメモリセルはそれぞれそのスイッチングトランジ
スタが互いに異なる導電型のトランジスタとされてなる
半導体メモリ。