JP2019054207A - 記憶装置及び記憶装置の製造方法 - Google Patents

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Abstract

【課題】低コストで製造可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置し、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下の有機化合物を含む抵抗変化層と、を備える。【選択図】図１

Description

本発明の実施形態は、記憶装置及び記憶装置の製造方法に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリを低コストで製造することが望まれる。
特開２０１６−６３１２３号公報
本発明が解決しようとする課題は、低コストで製造可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に位置し、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下の有機化合物を含む抵抗変化層と、を備える。
第１の実施形態の記憶装置のメモリセルの模式断面図。 第１の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図。 第１の実施形態の記憶装置のメモリセルアレイの一部の模式図。 第１の実施形態の記憶装置の製造方法を示す模式図。 第１の実施形態の記憶装置の製造方法を示す模式図。 第１の実施形態の記憶装置の製造方法を示す模式図。 第１の実施形態の記憶装置の製造方法を示す模式図。 第１の実施形態の記憶装置の製造方法を示す模式図。 第１の実施形態の記憶装置の製造方法を示す模式図。 第２の実施形態の記憶装置のブロック図。 第２の実施形態の記憶装置のメモリセルアレイの等価回路図。 第２の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第２の実施形態の記憶装置の製造方法を示す模式図。 第２の実施形態の記憶装置の製造方法を示す模式図。 第２の実施形態の記憶装置の製造方法を示す模式図。 第２の実施形態の記憶装置の製造方法を示す模式図。 実施例１の結果を示す図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置し、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下の有機化合物を含む抵抗変化層と、を備える。
図１は、第１の実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、第１の実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。図１は、図２のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
メモリセルＭＣは、図１に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属、又は、半導体である。下部電極１０は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。下部電極１０自体がワード線１０４であっても構わない。
上部電極２０は、ビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、無電解めっき法で形成された金属めっき層である。上部電極２０は、ニッケル（Ｎｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、金（Ａｕ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、及び、銀（Ａｇ）から成る群から選ばれる少なくとも一つの金属を有する。上部電極２０自体がビット線１０６であっても構わない。
抵抗変化層３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化層３０は、有機分子層である。抵抗変化層３０は、例えば、上部電極２０を無電解めっき法で形成する際に触媒吸着層として用いられた膜である。
抵抗変化層３０の厚さは、例えば、０．５ｎｍ以上５ｎｍ以下である。抵抗変化層３０の厚さは、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で確認することが可能である。
抵抗変化層３０は、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下の有機化合物を含む。抵抗変化層３０に含まれる有機化合物は、芳香族環の数が１個又は０個である。抵抗変化層３０に含まれる有機化合物は、例えば、シラノール基及びアルコキシシリル基のいずれか一方の第２の官能基を有する。
抵抗変化層３０は、例えば、下記式（１）ないし式（６）のいずれか一つの式で表される有機化合物を含む。
式（１）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（２）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（３）において、ｎは１以上５以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（４）において、ｎは０以上２以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（５）において、ｎは１以上６以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（６）において、ｎは１以上４以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
また、抵抗変化層３０は、例えば、下記式（７）で表される有機化合物を含む。
式（７）中、Ａ、Ｂ、Ｃの内、少なくとも一つはアミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基であり、少なくとも一つはシラノール基及びアルコキシシリル基のいずれか一方の第２の官能基であり、Ｒ１、Ｒ２、Ｒ３は任意に存在する連結基である。
抵抗変化層３０に電圧を印加することで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。高抵抗状態から低抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はセット電圧、低抵抗状態から高抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はリセット電圧と称される。
例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
図３は、第１の実施形態の記憶装置のメモリセルアレイ１００の一部の模式図である。図３（ａ）は上面図、図３（ｂ）は図３（ａ）のＡ−Ａ’方向の断面図、図３（ｃ）は図３（ａ）のＢ−Ｂ’方向の断面図である。
図３では、下部電極１０自体がワード線１０４であり、上部電極２０自体がビット線である場合を示す。メモリセルアレイ１００は、半導体基板１０１、第１の絶縁層１０２、第２の絶縁層１０５、下部電極１０、上部電極２０、抵抗変化層３０を備える。図３中、破線で囲まれた領域が、１個のメモリセルＭＣである。
半導体基板１０１は、例えば、シリコン基板である。半導体基板１０１の上に第１の絶縁層１０２が設けられる。第１の絶縁層１０２は、例えば、酸化シリコンである。
第１の絶縁層１０２内に下部電極１０が設けられる。下部電極１０は、ｘ方向に伸長する。下部電極１０は、例えば、金属である。下部電極１０は、例えば、窒化チタンとタングステンの積層膜である。
第１の絶縁層１０２の上、及び、下部電極１０の上に第２の絶縁層１０５が設けられる。第２の絶縁層１０５は、例えば、酸化シリコンである。
第２の絶縁層１０５内に、抵抗変化層３０と上部電極２０が設けられる。上部電極２０はｙ方向に伸長する。上部電極２０は、例えば、金属である。上部電極２０は、例えば、ニッケルである。
第２の絶縁層１０５と上部電極２０との間に抵抗変化層３０が設けられる。抵抗変化層３０は、有機分子層である。抵抗変化層３０の一部は、下部電極１０と上部電極２０との間に設けられる。抵抗変化層３０の一部は、下部電極１０に接する。
次に、第１の実施形態の記憶装置の製造方法について説明する。第１の実施形態の記憶装置の製造方法は、導電層を形成し、導電層の上に触媒吸着層を形成し、触媒吸着層の上に触媒層を形成し、触媒層の上に無電解めっき法により金属層を形成する。
図４、図５、図６、図７、図８、図９は、第１の実施形態の記憶装置の製造方法を示す模式図である。図４、図５、図６、図７、図８、図９は、図３に示す記憶装置の製造方法を示す。
半導体基板１０１の上に、第１の絶縁層１０２を形成する。次に、第１の絶縁層１０２に溝１１を形成する（図４）。溝１１は、ｘ方向に伸長する。溝１１の形成には、例えば、公知のリソグラフィ法とドライエッチング法を用いる。
次に、溝１１内に下部電極１０（導電層）を形成する（図５）。下部電極１０の形成には、例えば、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いる。
次に、下部電極１０の上、及び、第１の絶縁層１０２の上に第２の絶縁層１０５を形成する。次に、第２の絶縁層１０５に溝１２を形成する（図６）。溝１２は、ｙ方向に伸長する。溝１２の底部には、下部電極１０の表面が露出する。溝１２の形成には、例えば、公知のリソグラフィ法とドライエッチング法を用いる。
次に、表面が露出した下部電極１０の上に触媒吸着層３１を形成する（図７）。触媒吸着層３１は、第２の絶縁層１０５の上にも形成される。触媒吸着層３１の膜厚は、例えば、０．５ｎｍ以上５ｎｍ以下である。
触媒吸着層３１は、下部電極１０の表面と有機化合物を含む溶液を接触させて形成する。下部電極１０の表面と、有機化合物を含む溶液との接触は、例えば、有機化合物を含む溶液中に半導体基板１０１を浸漬することにより行われる。あるいは、下部電極１０及び第２の絶縁層１０５の上に有機化合物を含む溶液を塗布することにより行われる。下部電極１０の表面と、有機化合物を含む溶液との接触時間は、例えば、１分以下である。
触媒吸着層３１を形成するための溶液は、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下の有機化合物を含む。溶液に含まれる有機化合物は、芳香族環の数が１個又は０個である。抵抗変化層３０に含まれる有機化合物は、例えば、シラノール基及びアルコキシシリル基のいずれか一方の第２の官能基を有する。
触媒吸着層３１を形成するための溶液は、例えば、下記式（１）ないし式（６）のいずれか一つの式で表される有機化合物を含む。
式（１）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（２）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（３）において、ｎは１以上５以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（４）において、ｎは０以上２以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（５）において、ｎは１以上６以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
式（６）において、ｎは１以上４以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである。
また、抵抗変化層３０は、例えば、下記式（７）で表される有機化合物を含む。
式（７）中、Ａ、Ｂ、Ｃの内、少なくとも一つはアミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基であり、少なくとも一つはシラノール基及びアルコキシシリル基のいずれか一方の第２の官能基であり、Ｒ１、Ｒ２、Ｒ３は任意に存在する連結基である。
次に、触媒吸着層３１の上に触媒層４０を形成する（図８）。触媒吸着層３１の上に、めっき触媒を吸着させることで触媒層４０を形成する。
めっき触媒は、無電解めっきの触媒となるものであれば、特に限定されない。例えば、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）を用いることが可能である。
触媒層４０の形成は、めっき触媒を含む溶液を、触媒吸着層３１の表面に接触させることで行われる。触媒吸着層３１の表面と、めっき触媒を含む溶液との接触時間は、例えば、１分以下である。
次に、触媒層４０の上に無電解めっき法により金属層２１を形成する（図９）。金属層２１は、第２の絶縁層１０５に形成された溝が金属層２１で埋め込まれる。なお、図９では触媒層４０の図示を省略する。
金属層２１の材料は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、金（Ａｕ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、又は、銀（Ａｇ）である。
金属層２１の形成は、半導体基板１０１をめっき液中に浸漬することにより行われる。めっき液は、例えば、金属層２１形成用の金属イオン、還元剤、金属イオンの安定化させる安定剤を含む。半導体基板１０１のめっき液中への浸漬時間は、例えば、２分以下である。
次に、第２の絶縁層１０５の上の金属層２１を除去し、上部電極２０を形成する。第２の絶縁層１０５の上の金属層２１の除去には、例えば、公知のＣＭＰ法を用いる。無電解めっき法に用いられた触媒吸着層３１は、抵抗変化層３０となる。
上記の製造方法により、図３に示す第１の実施形態の記憶装置が製造される。
次に、第１の実施形態の作用及び効果について説明する。
半導体デバイスの低コスト化のために、抵抗変化型メモリを低コストで製造されることが望まれる。
抵抗変化型メモリの抵抗変化層として、電圧の印加により抵抗状態が変化するさまざまな材料が提案されている。それらの材料には、金属酸化物層、半導体膜層、及び、それらの積層構造などが含まれる。金属酸化物層や半導体層は、例えば、スパッタ法、ＣＶＤ法、又は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。
スパッタ法、ＣＶＤ法、又は、ＡＬＤ法は、プロセスのスループットが必ずしも高くなく、抵抗変化型メモリの製造コストが上昇しやすい。特に、抵抗変化層に複数の層が積層された積層構造を用いる場合には、積層分だけのプロセスステップが必要となり、抵抗変化型メモリの製造コストが上昇する。
また、例えば、抵抗変化層の形成に、スパッタ法を用いる場合には、膜のステップカバレッジが悪く、例えば、微細な溝や孔の中に抵抗変化層を形成することが困難となる。また、例えば、抵抗変化層の形成に、ＣＶＤ法を用いる場合、プロセス温度が高くなり、抵抗変化型メモリを構成する材料や素子特性の劣化などが生じるおそれがある。
また、上部電極２０を構成する金属層も、例えば、スパッタ法、ＣＶＤ法、又は、ＡＬＤ法などを用いて形成される場合がある。スパッタ法、ＣＶＤ法、又は、ＡＬＤ法などが用いられる場合には、抵抗変化層の形成の場合と同様の問題が生じる。
第１の実施形態の抵抗変化層３０は、有機分子層である。そして、有機分子層は上部電極２０を無電解めっき法で形成する際に用いられる触媒吸着層３１である。
第１の実施形態の抵抗変化層３０は、高抵抗状態では絶縁性を示す有機分子層中に、電圧の印加により金属イオンによるフィラメントが形成されて低抵抗状態になると考えられる。
第１の実施形態の記憶装置では、触媒吸着層３１が抵抗変化層３０となる。このため、抵抗変化層３０と上部電極２０は無電解めっき法による上部電極２０の形成の際に、同時形成することが可能となる。したがって、プロセスステップ数が削減され、抵抗変化型メモリの製造コストが抑制できる。
また、無電解めっき法は、スパッタ法、ＣＶＤ法、又は、ＡＬＤ法などと異なり低コストのウェットプロセスである。したがって、プロセスコストが安くなり、抵抗変化型メモリの製造コストが抑制できる。
また、無電解めっき法は、例えば、スパッタ法と比べ、膜のステップカバレッジに優れている。したがって、微細な溝や孔の中に抵抗変化層３０を形成することが容易となる。また、例えば、ＣＶＤ法と比べ、プロセス温度が低いため、抵抗変化型メモリを構成する材料や素子特性の劣化などが抑制できる。
また、無電解めっき法を用いることにより、無電解めっき法以外の方法では形成が困難な金属材料、例えば、金（Ａｕ）や銀（Ａｇ）を用いることが可能となる。
第１の実施形態の抵抗変化層３０に含まれる有機化合物、及び、触媒吸着層３１を形成する溶液中の有機化合物は、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有することが好ましい。第１の官能基を有することにより、触媒を吸着する機能が発現される。
また、上記有機化合物に含まれる芳香族環の数は、１個以下であることが好ましい。芳香族環の数が２個以上であると、有機化合物の分子サイズが大きくなりすぎ、触媒吸着層３１の均一な形成が阻害されるおそれがある。
また、上記有機化合物は、シラノール基及びアルコキシシリル基のいずれか一方の第２の官能基を有することが好ましい。第２の官能基を有することにより、触媒吸着層３１の下地層への密着性が向上する。
また、上記有機化合物は、上記式（１）ないし式（７）で表される有機化合物であることが好ましい。上記式（１）ないし式（７）で表される有機化合物を用いることにより、特に良好な抵抗変化特性が実現される。
抵抗変化層３０の厚さは、例えば、０．５ｎｍ以上５ｎｍ以下であることが好ましく、０．５ｎｍ以上２ｎｍ以下であることがより好ましい。上記範囲を下回ると、均一な触媒吸着層３１の形成が困難となる。また、抵抗変化層３０の高抵抗状態での抵抗が十分高くならないおそれがある。上記範囲を上回ると、触媒吸着層３１のはがれが生じるおそれがある。また、抵抗変化層３０の低抵抗状態での抵抗が十分低くならないおそれがある。
以上、第１の実施形態によれば、低コストで製造な抵抗変化型メモリが実現される。また、抵抗変化型メモリを低コストで製造することが可能となる。
（第２の実施形態）
第２の実施形態の記憶装置は、メモリセルアレイが３次元構造を備える点で、第１の実施形態と異なっている。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図１０は、第２の実施形態の記憶装置のブロック図である。図１１は、第２の実施形態の記憶装置のメモリセルアレイの等価回路図である。図１１は、メモリセルアレイ内の配線構造を模式的に示す。第２の実施形態のメモリセルアレイ２１０は、メモリセルＭＣが立体的に配置された三次元構造を備える。
図１０に示すように、記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
また、図１１に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図１１中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図１２は、第２の実施形態の記憶装置のメモリセルアレイ２１０の一部の模式図である。図１２（ａ）は、メモリセルアレイ２１０のｘｙ断面図である。図１２（ｂ）は、メモリセルアレイ２１０のｙｚ断面図である。図１２（ａ）は、図１２（ｂ）のＢＢ’断面図、図１２（ｂ）は図１２（ａ）のＡＡ’断面図である。図１２（ａ）、図１２（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ２１０は、複数のワード線ＷＬ（第１の導電層）、複数のビット線ＢＬ（第２の導電層）を備える。また、抵抗変化層３０、層間絶縁層１４０を備える。
ワード線ＷＬは層間絶縁層１４０と、ｚ方向に交互に積層される。ワード線ＷＬはｘ方向に伸長する。
ワード線ＷＬは、例えば金属又は半導体である。ワード線ＷＬは、例えば、例えば、窒化チタン、タングステン、又は。窒化チタンとタングステンの積層構造である。
ビット線ＢＬは、ワード線ＷＬとワード線ＷＬとの間に設けられる。ビット線ＢＬは、ｚ方向に伸長する。
ビット線ＢＬは、例えば金属である。ビット線ＢＬは、例えば、無電解めっき法で形成された金属めっき層である。ビット線ＢＬは、ニッケル（Ｎｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、金（Ａｕ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、及び、銀（Ａｇ）から成る群から選ばれる少なくとも一つの金属を有する。
ワード線ＷＬとビット線との間に抵抗変化層３０が設けられる。抵抗変化層３０に、第１の実施形態の抵抗変化層３０と同様の構成が適用される。
次に、第２の実施形態の記憶装置の製造方法について説明する。第２の実施形態の記憶装置の製造方法は、導電層と絶縁層が交互に積層された積層体に、積層体の積層方向に絶縁層を貫通し側面に導電層が露出する開口部を形成し、開口部の側面に有機化合物を含む溶液を接触させて触媒吸着層を形成し、触媒吸着層の上に触媒層を形成し、触媒層の上に無電解めっき法により金属層を形成する。
図１３、図１４、図１５、図１６は、第１の実施形態の記憶装置の製造方法を示す模式断面図である。図１３、図１４、図１５、図１６は、図１２に示す記憶装置の製造方法を示す。
最初に、ワード線ＷＬ（導電層）と層間絶縁層１４０（絶縁層）とがｚ方向に交互に積層された積層体２３０を形成する（図１３）。積層体２３０は、例えば、公知のＣＶＤ法、リソグラフィ法、及び、ドライエッチング法を用いて形成する。
次に、積層体２３０に、積層体２３０の積層方向であるｚ方向に層間絶縁層１４０を貫通する開口部１５０を設ける（図１４）。開口部１５０の側面には、ワード線ＷＬが露出する。
次に、開口部１５０の側面に有機化合物を含む溶液を接触させて触媒吸着層３１を形成する（図１５）。触媒吸着層３１を形成する。触媒吸着層３１の構成は、第１の実施形態と同様である。
次に、触媒吸着層３１の上に触媒層４０を形成する（図１６）。触媒層４０の構成は、第１の実施形態と同様である。
次に、触媒層４０の上に無電解めっき法により金属層を形成する。金属層の構成は、第１の実施形態の金属層２１と同様である。金属層により開口部１５０が埋め込まれ、ビット線ＢＬとなる。触媒吸着層３１は、抵抗変化層３０となる。
上記の製造方法により、図１２に示す第２の実施形態の記憶装置が製造される。
三次元構造の抵抗変化型メモリでは、図１４に示す開口部１５０のように高いアスペクト比の溝又は孔の中に抵抗変化層３０や、金属配線層を形成することが必要となる。第２の実施形態の製造方法では、ステップカバレッジの優れた無電解めっき法を用いるため、高いアスペクト比の溝又は孔の中にも抵抗変化層３０や、金属配線層を形成することが可能となる。
第２の実施形態によれば、第１の実施形態同様、低コストで製造な抵抗変化型メモリが実現される。また、抵抗変化型メモリを低コストで製造することが可能となる。さらに、三次元構造を備えることにより、抵抗変化型メモリの集積度が向上するという効果が得られる。
以下、実施例１及び実施例２について説明する。
（実施例１）
第２の実施形態に相当する製造方法で、第２の実施形態に相当する構造を作成した。酸化シリコンの絶縁層中に第１の導電層を形成した。第１の導電層は窒化チタンとタングステンの積層構造とした。ドライエッチング法を用いて、絶縁層を貫通し、側面に第１の導電層が露出する開口部を形成した。
濃度０．１％の３−アミノプロピルトリメトキシシラン水溶液中に３０秒間浸漬した後、純水中で１５秒間リンスを行い、触媒吸着層を形成した。３−アミノプロピルトリメトキシシラン水溶液は、上記式（１）で表される有機化合物で、ｎ＝３、ｍ＝０、Ｒ＝ＣＨ３の場合の有機化合物である。
次に、１ｗｔ％塩化パラジウム塩酸溶液を、１％水溶液に希釈したパラジウム溶液中に、３０秒間浸漬した後、純水中で１５秒間リンスを行い、金属触媒層を形成した。
次に、次亜リン酸ナトリウムを還元剤に用いたｐＨ６．５のＮｉＢメッキ液を用いて、メッキ温度６２℃で８０秒間無電解メッキ処理を行い、ニッケル層を形成した。ニッケル層が第２の導電層である。
第１の導電層をグラウンドに固定し、第２の導電層の電圧を変化させて電流電圧特性を評価した。
図１７は、実施例１の結果を示す図である。図１７（ａ）は断面ＳＥＭ写真である。図１７（ｂ）は電流電圧特性である。
図１７（ａ）で、円で囲まれた領域がメモリセルに相当する構造である。無電解めっき法により、アスペクト比の高い開口部がボイドなくニッケルで埋め込まれている。
図１７（ｂ）で明らかなように、電圧を変化させることにより、高抵抗状態（図１７（ｂ）中のＨ、白丸）と低抵抗状態（図１７（ｂ）中のＬ、黒丸）が実現されることが分かる。すなわち、セット動作とリセット動作が実現されることが明らかになった。したがって、第２の実施形態に相当する製造方法で作成された構造で、抵抗変化型メモリが実現できることが明らかになった。
（実施例２）
触媒吸着層を形成する水溶液をトリアジン化合物水溶液とする以外は、実施例１と同様の構造を作成した。トリアジン化合物水溶液は、上記式（７）に示すトリアジン化合物を含む。
実施例２においても、実施例１と同様の電流電圧特性が得られた。
第１の実施形態では、メモリセルアレイ１００のクロスポイント構造が一層のみの場合を例に説明したが、第１の実施形態のメモリセルアレイ１００を複数積層した三次元構造とすることも可能である。
第１及び第２の実施形態では、第２の導電層に無電解めっき法による金属めっき層を適用する場合を例に説明したが、第１の導電層に無電解めっき法による金属めっき層を適用する構成とすることも可能である。例えば、第２の実施形態では、ビット線ＢＬに無電解めっき法による金属めっき層を適用する場合を例に説明したが、ビット線ＢＬを先に形成し、ワード線ＷＬに無電解めっき法による金属めっき層を適用することも可能である。
また、第１又は第２の実施形態において、ワード線とビット線との間に抵抗変化層３０に加え、セレクタを設ける構成とすることも可能である。セレクタは、例えば、単方向のダイオード、又は、双方向のダイオードである。双方向のダイオードは、電圧の印加方向に関わらず、電流電圧特性に非線形性を備える素子である。ワード線とビット線との間にセレクタを設ける場合、第１の導電層又は第２の導電層がセレクタの構成材料を兼ねていても構わない。
第１又は第２の実施形態において、第１の導電層と抵抗変化層３０、第２の導電層と抵抗変化層３０との間に、例えば、トンネル電流が流れる程度の薄い酸化物層、窒化物層、酸窒化物層を設ける構成とすることも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 下部電極（第１の導電層、導電層）
２０ 上部電極（第２の導電層）
２１ 金属層
３０ 抵抗変化層
３１ 触媒吸着層
４０ 触媒層
ＢＬ ビット線（第２の導電層）
ＷＬ ワード線（第１の導電層）

Claims (14)

  1. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に位置し、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下の有機化合物を含む抵抗変化層と、
    を備える記憶装置。
  2. 前記有機化合物は、シラノール基及びアルコキシシリル基のいずれか一方の第２の官能基を有する請求項１記載の記憶装置。
  3. 前記有機化合物は下記式（１）ないし式（６）のいずれか一つの式で表され、
    下記式（１）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（２）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（３）において、ｎは１以上５以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（４）において、ｎは０以上２以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（５）において、ｎは１以上６以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（６）において、ｎは１以上４以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである請求項２記載の記憶装置。
  4. 前記有機化合物は下記式（７）で表され、式（７）中、Ａ、Ｂ、Ｃの内、少なくとも一つは前記第１の官能基であり、少なくとも一つは前記第２の官能基であり、Ｒ１、Ｒ２、Ｒ３は任意に存在する連結基である請求項２記載の記憶装置。
  5. 前記第１の導電層及び前記第２の導電層の少なくともいずれか一方は、金属めっき層である請求項１ないし請求項４いずれか一項記載の記憶装置。
  6. 前記第１の導電層及び前記第２の導電層の少なくともいずれか一方は、ニッケル（Ｎｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、金（Ａｕ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、及び、銀（Ａｇ）から成る群から選ばれる少なくとも一つの金属を有する請求項１ないし請求項５いずれか一項記載の記憶装置。
  7. 前記抵抗変化層の膜厚は、０．５ｎｍ以上５ｎｍ以下である請求項１ないし請求項６いずれか一項記載の記憶装置。
  8. 導電層を形成し、
    前記導電層の上に触媒吸着層を形成し、
    前記触媒吸着層の上に触媒層を形成し、
    前記触媒層の上に無電解めっき法により金属層を形成する記憶装置の製造方法。
  9. 前記導電層と有機化合物を含む溶液を接触させて前記触媒吸着層を形成する請求項８記載の記憶装置の製造方法。
  10. 前記有機化合物は、アミノ基、チオール基、カルボキシ基、及びアジド基から成る群から選ばれる少なくとも一つの第１の官能基を有し、含まれる芳香族環の数が１個以下である請求項９記載の記憶装置の製造方法。
  11. 前記有機化合物は、シラノール基及びアルコキシシリル基のいずれか一方の第２の官能基を有する請求項１０記載の記憶装置の製造方法。
  12. 前記有機化合物は下記式（１）ないし式（６）のいずれか一つの式で表され、
    下記式（１）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（２）において、ｎは１以上１１以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（３）において、ｎは１以上５以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（４）において、ｎは０以上２以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（５）において、ｎは１以上６以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかであり、
    下記式（６）において、ｎは１以上４以下の整数であり、ｍは０以上２以下の整数であり、Ｒは、Ｈ、ＣＨ３、及び、ＣＨ３ＣＨ２のいずれかである請求項１０記載の記憶装置の製造方法。
  13. 前記有機化合物は下記式（７）で表され、式（７）中、Ａ、Ｂ、Ｃの内、少なくとも一つは前記第１の官能基であり、少なくとも一つは前記第２の官能基であり、Ｒ１、Ｒ２、Ｒ３は任意に存在する連結基である請求項１１記載の記憶装置の製造方法。
  14. 導電層と絶縁層が交互に積層された積層体に、前記積層体の積層方向に前記絶縁層を貫通し、側面に前記導電層が露出する開口部を形成し、
    前記開口部の側面に有機化合物を含む溶液を接触させて触媒吸着層を形成し、
    前記触媒吸着層の上に触媒層を形成し、
    前記触媒層の上に無電解めっき法により金属層を形成する記憶装置の製造方法。


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