JPH0345927A

JPH0345927A - 液晶表示パネル用薄膜ダイオードの製造方法

Info

Publication number: JPH0345927A
Application number: JP1181226A
Authority: JP
Inventors: Kanetaka Sekiguchi; 金孝関口
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1989-07-13
Filing date: 1989-07-13
Publication date: 1991-02-27
Anticipated expiration: 2013-10-22
Also published as: JP2812719B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶表示パネル用薄膜ダイオードの製造方法
に関するものである。

〔従来の技術〕

液晶表示パネルには、バクシブパネルとアクティブパネ
ルがあり、アクティブに利用されるアクティブ素子には
、ＴＦＴ（薄膜トランジスタ）、Ｍ　Ｉ　Ｍ或いはアモ
ルファスシリコン（ａ−８ｉ）、ＰＩＮダイオード々ど
がある。半導体層を利用した薄膜ダイオードにおいて、
製造工程の短い薄膜ダイオードとして、第９図に示す構
造の素子がある。

第９図（イ）は平面図、第９図（ロ）は第９図（イ）に
おけるＤ７Ｄの断面図である。薄膜ダイオードは、基板
１上全面に第１の電極膜を形成し、第１のホトレジスト
（図示せず）を用いてパターニンクシ第１の電極２を形
成する。この第１のホトレジストの平面形状は第９図（
イ）の破線で示す。次に全面に半導体層を形成し、第２
のホトレジスト（図示せず）を用いてパターニングしダ
イオード部１６を形成する。この第２のホトレジストの
平面形状は第９図（イ）の−点鎖線で示す。次に全面に
第２の電極膜を形成し、第３のホトレジスト（図示せず
）を用いてバターニングし第２の電極４を形成する。

この第３のホトレジストの平面形状は第９図（イ）の実
線で示す。最後に第３のホトレジストで、第２の電極４
に半導体層を自己整合的にエツチング加工する工程を有
する製造方法である。

〔発明が解決しようとする課題〕

しかしながら、第９図に示す従来例における薄膜ダイオ
ードを製造する場合、第３のホトレジストを用（・て第
２の電極に半導体層を自己整合的にエツチング加工する
とき、基板の半導体層のエツチング雰囲気にさら・され
ている時間が長いため、基板表面の変質が起こる。さら
に半導体層のエツチングする厚さが大きいため、エツチ
ング形状により素子特性が変わる。

発明が解決しようとする課題を、第５図を用いて説明す
る。

第５図に従来及び理想的なダイオードの電圧−電流特性
を示す。なお、第５図の電流を示す縦軸は対数目盛で示
す。第５図において、Ｖ　ｏｎは、書き込み電圧、Ｊ　
ａｎは書き込み電流である。又、■ｏ　ｔ　ｔ　　は非
書き込み電圧で、Ｉｏｆｆ　　は非書き込み電流である
。ダイオードのスイッチング素子は、第５図の理想のダ
イオード特性として実線に示すように、非書き込み電圧
■ｏｎにおける非書き込み電流Ｉ　ｏｔｔ　　をできる
だけ小さ（して、書き込み電圧Ｖ　ｏｎの時の電流Ｉｏ
ｎとの比（Ｉｏｎ／Ｉｏｆｆ）をできるだけ大きくする
事が望ましい。

しかしながら、従来の薄膜ダイオードの製造工程では、
半導体層を第２の電極に自己整合的に全ての厚さをエツ
チングするため、エツチング方法として、基板表面への
影響が比較的少なく、加工形状が良（、精度良くエツチ
ングできる四フッ化メタン（ＣＦ４）と酸素（０２）の
ガスを使用する反応性イオンエツチング法（ＲＩＥ）を
使用するが、半導体層のエツチングする厚さが大きいた
め、基板の表面が長い間エツチング雰囲気にさらされる
ので、基板の表面が荒れて基板の表面の変質が起こり、
基板の表面でのリーク電流が太き（なる。さらに半導体
層のエツチングする厚さが大きいため、半導体層をエツ
チングする条件により半導体層のエツチング形状が変わ
る。以上の工程から得られるダイオードの特性を第５図
の一点鎖線に示す。

第５図に示すように、非書き込み電圧であるｖｏｔｔに
おいて、−点鎖線で示す従来のダイオード特性の電流値
（Ｉｏｆｆ、）が、実線で示す理想のダイオード特性の
電流値（Ｉｏｆｆｌ）に比べ１−０〜１００倍大きい。

このため、書き込み電流であるＩ　ｏｎと、非書き込み
電流である■ｏｔｔ、の比（Ｉｏ／Ｉｏｆｆ２　）が、
小さくなり、ダイオードのスイッチング素子としての性
能が不十分に成る。

したがって、表示画像品位に対する対応は充分でない。

又、書き込み電流■ｏｎを大きくする必要があるため、
半導体層の最上層と第２の電極との電気的接触抵抗が大
きい場合、第５図の二点鎖線に示すように書き込み電圧
ｙ　ｏｎにおける書き込み電流ＣＩ　”２）が、電気的
接触抵抗の小さいダイオードの書き込み電流（Ｉ”１）
に比べ、ｌ／１０〜１／１００になる。コンタクト抵抗
を小さ（するためには、半導体層の最上層として、喫造
工程時に劣化しないための厚さと、抵抗率の小さな膜が
必要になる。このため、半導体層を全くエツチングしな
い場合、やはり、非書き込み電流Ｉｏｆｆ２が、理想の
ダイオードの非書き込み電流１ｏｔｔ、に比べ１０〜１
００倍大きくなり、ダイオードのスイッチング素子とし
ての性能が不十分になり、したがって、表示画像品位に
対する対応は充分でない。

上記課題を解決して、基板の表面のリーク電流、素子形
状によるリーク電流及び半導体層の低抵抗化によるリー
ク電流を抑え、電圧−電流特性の優れたスイッチング素
子を得るための製造方法を提供する事が本発明の目的で
ある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明における薄膜ダイオー
ドは、下記の製造方法により製造する。

基板上の全面に第１の電極膜を形成する工程と、この第
１の電極膜を第１のホトレジストを用いてパターニング
を行ない第１の電極を形成する工程と、全面に半導体層
を形成する工程と、半導体層を第２のホトレジストを用
いてパターニングを行ない半導体層からなるダイオード
部を形成する工程と、全面に第２の電極膜を形成する工
程と、第２の電極膜を第３のホトレジストを用いてノく
ターニングを行ない第２の電極を形成する工程と、第３
のホトレジストを用いてダイオード部の半導体層の厚さ
の一部をエツチングする工程とを有する。

〔実施例〕

以下図面を用いて、本発明の詳細な説明する。

第１図（イ）〜に）は本発明における液晶表示ノくネル
用薄膜ダイオード（以下、本実施例では薄膜ダイオード
と称す）の製造方法を工程順に示す断面図であり、第２
図は本発明の薄膜ダイオードを示す平面図である。なお
、第１図は、第２図におけるＡ−Ａ断面を示す。以下第
１図及び第２図を交互に参照して説明する。

まず第１図（イ）に示すように、基板１としてガラス基
板上の全面に第１の電極膜を、スパッタ蒸着法にて酸化
インジウム錫膜（ＩＴＯ）により、５Ｑｎｍ〜２００ｎ
ｍの厚さで形成する。その後、全面に感光性樹脂を一塗
布して、ホトマスクを用いて露光、及び現像を行ない第
１のホトレジスト５を形成する。

この第１のホトレジスト５の平面パターン形状は、第２
図の一点鎖線２５に示す。その後、第１のホトレジスト
５をエツチングのマスクとして第１の電極膜を、塩化第
二鉄（ＦｅＣＩ！３）　　と塩酸（ＨＣｌ）の混合水溶
液を用いてエツチングして、第１の電極２を形成する。

その後第１のホトレジスト５を除去する。

次に、第１図（ロ）に示すように、全面に半導体層とし
て、アモルファスシリコン（ａ−８ｉ）を、グツズＷＣ
ＶＤ法にて、厚さ５ｎｍ〜３Ｑｎｍで、シート抵抗が１
０　Ω以上に不純物制御されたＰ型アモルファスシリコ
ン、次ｉｃ１００ｎｍ〜５００ｎｍの厚さで、シート抵
抗が１０　Ω以上で不純物を含まないＩ型（真性）アモ
ルファスシリコン、最後に２０ｎｍ〜ｌＱＱｎｍの厚さ
で、シート抵抗が１０　Ω以下に不純物制御されたＮ型
アモルファスシリコンを、順次形成する。

次に、全面に感光性樹脂を塗布してホトマスクを用いて
露光、及び現像を行ない、第２のホトレジスト６を形成
する。この第２のホトレジスト６の平面パターン形状は
、第２図の破線２６に示す。

その後第２のホトレジスト６をエツチングのマスクとし
て、半導体層を、四フフ化メタン（ＣＦ４）と酸素（０
，）の混合ガスを使用し、反応性イオンエツチング法（
ＲＩＥ）を使用しエツチングして、前記半導体層からな
るダイオード、部６を形成する。その後第２のホトレジ
スト６を除去する。

次に、第１図（ハ）に示すように、全面に第２の電極膜
としてモリブデン（Ｍｏ　）をスパッタ蒸着法にて、２
００ｎｍ〜５００ｎｍの厚さで形成する。

その後、全面に感光性樹脂を塗布してホトマスクを用い
て露光、及び現像を行ない第３のホトレジスト７を形成
する。この第３のホトレジストアの平面パターン形状は
、第２図の実線２７に示す。

その後、第３のホトレジストアをエツチングのマスクと
して第２の電極膜を、リン酸（Ｈ，Ｐｏ４）と酢酸（Ｃ
Ｈ，Ｃ００Ｈ）及び硝酸（ＨＮＯｌ）の混合水溶液を使
用し、エツチングして第２の電極４を形成する。

次に、第１図に）に示すように、最後に第３のホトレジ
ストアを用いて、第２図に示す第２のホトレジスト６の
平面パターン形状の内、第３のホトレジストアの平面パ
ターン形状２７の外側の部分２８の半導体層を第２の電
極４と自己整合的に、厚さ方向に一部分エッチングし、
第３のホトレジストアを除去して素子基板を得る。エツ
チングする厚さは、半導体層の厚さ９の内、最上層のシ
ート抵抗が１０　Ω以下のＮ型アモルファスシリコンの
全部、及びシート抵抗が１０　Ω以上のＩ型半導体層の
一部分で、エツチングの厚さ１０で示す。エツチング後
、残りの厚さ１１として、下層より、シート抵抗が１０
　Ω以上のＰ型アモルファスシリコンの全部及び、シー
ト抵抗が１０　Ω以上のＩ型アモルファスシリコンの一
部分が残っている。上記半導体層のエツチングには、加
工形状カ良く、精度よくエツチングできるエツチング方
法として、四フフ化メタン（ＣＦ、）と酸素（０２）の
ガスを使用する反応性イオンエツチング法（ＲＩＥ）を
使用し、さらに、エツチングする半導体層の厚さが小さ
いため、反応性を弱め、エツチング速度が小さく、ガラ
スの荒れをなくす。

以上の説明から明らかなように、本発明の薄膜ダイオー
ドの製造方法によれば、最後の半導体層を第２の電極４
にて自己整合的にエツチングする半導体層の厚さが小さ
いため、エツチング条件により半導体層のエツチング形
状の最適形状からの変化が小さく、エツチング条件を基
板表面の荒れない条件にできるため、基板表面でのリー
ク電流が極めて小さくなり、薄膜ダイオードを十分なス
イッチング性能にできる。

又、本実施例では、半導体層の上記エツチング方法とし
て均一性のよいエツチング方法を利用したが、大型基板
例えば３００ｍｍＸ３ＱＱｍｍで、多数枚を同一のエツ
チング槽で一括処理するため、半導体層の最上層が残さ
ないために、Ｉ型アモルファスシリコンの一部分の厚さ
をエツチングする。

第３図は、本発明の薄膜ダイオードを複数個接続する平
面図である。

第３図（イ）、（ロ）は２個の薄膜ダイオードをリング
状（逆方向に並列）に接続する平面図であり、第３図（
ハ）は２個の薄膜ダイオードを直列に接続する平面図で
ある。

第４図は、第３図に示す薄膜ダイオードの等価回路図で
あり、第４図の（イ）、（ロ）、（ハ）は第３図の（イ
）、（ロ）、（ハ）のそれぞれに対応する。

以下第３図、及び第４図を用いて説明する。

第３図（イ）、（ロ）及び←→は、第１図（イ）〜に）
の製造方法により、第３図に示す平面パターン形状によ
り製造する。第３図に示すように、第１のホトレジスト
５の平面パターン形状を、−点鎖線２５に示し、第２の
ホトレジスト６の平面パターン形状を破線１６．２６に
示し、第３のホトレジストアの平面パターン形状を実線
２７に示す。ダイオード部１６は、破線２６と一点鎖線
２５及び実線２７により重なった部分で示し、コンタク
ト部１４は一点鎖線２５と実線２７により重なった部分
で示す。

次に各第３図（イ）、（ロ）及び（ハ）について説明し
ていく。

第３図（イ）はダイオードを２個リング状に接続し、か
つ、第２のホトレジストの平面パターン６形状を、破線
２６に示すように継げる。この配置を利用する事により
、パターンの占める面積を小さくできる。又エツチング
後残った半導体層の横方向抵抗は、十分大きいため、第
１の電極２間又は、第２の電極４間でのリークは、ダイ
オードの電圧−電流特性に影響しない。

次に、第３図（ロ）は、ダイオードを２個リング状に接
続し、かつ、第２のホトレジスト６の平面パターン形状
を、破線２６に示すように２ｆｌ！に分離している。

次に、第３図（ロ）は、ダイオードが、順方向に２個直
列に接続し、かつ、第２のホトレジスト６の平面パター
ン形状を、破線２６に示すように継げる。この配置を利
用する事により、パターンの占める面積を小さくできる
。又、エツチング後残った半導体層の横方向抵抗は、十
分大きいため、第１の電極２間又は、第２の電極４間で
のリークは、ダイオードの電圧−電流特性に影響しない
。さらに、半導体層としてアモルファスシリコンヲ利用
した場合、エツチング後残った半導体層の最下層及び中
間層のシート抵抗を可視光Ｏ〜１万ルックス下において
、１００以上の膜を使用する事により、ダイオードがエ
ツチング後残った半導体層により一部でつながった配置
にしても、十分な表示品質の液晶表示が可能である。

又、液晶表示パネルの場合、薄膜ダイオードを外部から
駆動するための電極が必要であり、各電極間で短絡が起
こると、短絡している電極に接続されるダイオードに目
的とする信号が印加できないため、表示画像品位を著し
く悪くする。そこで、簡便な方法で、各電極間の短絡の
有無を測定できる方法を、本発明の薄膜ダイオードを利
用し説明する。

第６図は本発明の薄膜ダイオードの製造工程により製造
された素子基板の平面図であり、第７図は、第６図の内
部３６を拡大した平面図を第７図（イ）に示し、第７図
（イ）におけるＣ−Ｃ断面を第７図（ロ）に示し、第７
図（イ）におけるＢ−Ｂ断面を第７図（ハ）に示す。第
８図は、本発明の薄膜ダイオードのダイオード特性図で
ある。以下第６図、第７図及び第８図を交互に参照して
説明する。

まず第６図と第７図（イ）に示すように、素子基板外形
６１を一点鎖線に示す。素子基板には、複数の配線電極
があり、奇数列の電極３２（２ｎ−１列目の電極）と偶
、数列の電極３３（２０列目の電極）から成る。又、奇
数列の電極６２は、素子基板外形３１の内、この素子基
板を液晶表示装置に利用する時に切断除去する部分３９
に、奇数列の共通の電極３４と、奇数列の電極６２を、
コンタクト部４０により、−括にまとめ、奇数列の面積
の大きな電極の奇数列のパッド電極６７に接続する。

又、偶数列の電極６３も同様に切断除去する部分６９に
、偶数列の共通の電極３５と、偶数列の電極３３を、コ
ンタクト部４０により、−括にまとめ、偶数列の面積の
大きな電極の偶数列のパッド電極６８に接続する。第７
図（イ）に示すように、奇数列の共通の電極３４、及び
偶数列の共通電極３５を第１のホトレジストの平面パタ
ーン形状として一点鎖線で示す。又、奇数列の電極３２
、及び偶数列の電極６６を第３のホトレジストの平面パ
ターン形状として実線で示す。以上により、奇数列の電
極３２と奇数列の共通電極３４、及び偶数列の電極６６
と偶数列の共通電極６５を互いに接続する事が出来たが
、奇数列の電極６２が偶数列の共通電極３５と重なって
しまうため、直接重ね合わせると、奇数列の電極３２と
偶数列の電極３３とが短絡してしまい、素子基板内での
各電極間の短絡の有無が測定できない。又、前記の奇数
列の電極６２と偶数列の共通電極６５０重なり部分に新
たに絶縁膜を形成すると工程が長くなってしまう。

そこで、上記奇数列の電極３２と偶数列の共通電極３５
０重なり部分にダイオード部６を形成する。ダイオード
部３は、第２のホトレジストの平面パターン形状として
破線４１に示す。第７図（ロ）は第７図（イ）のＣ−Ｃ
断面図であり、第７図（ハ）は第７図（イ）のＢ−Ｂ断
面図である。第７図（イ）及び（ロ）は、薄膜ダイオー
ドの製造方法と同様にして、基板１上全面に第１の電極
膜を形成し、第１のホトレジスト（図示せず）を用いて
パターニングし第１の電極２を形成する。この第１のホ
トレジストの平面パターン形状を、第７図（イ）の−点
鎖線で示す。

次に全面に半導体層を形成し、第２のホトレジスト（図
示せず）を用いてパターニングし、上記半導体層からな
るダイオード部６を形成する。第２のホトレジストの平
面パターン形状を、第７図（イ）の破線４１で示す。次
に全面に第２の電極膜を形成し、第３のホトレジスト（
図示せず）を用いてパターニングし第２の電極４を形成
する。第３のホトレジストの平面パターン形状を第７図
（イ）の実線で示す。最後に、第３のホトレジストをマ
スクに第２の電極４と自己整合的に半導体層を途中の厚
さまでエツチングし、形成する。以上により、奇数列の
電極３２と偶数列の共通電極３５０重なり部分は、薄膜
ダイオードにより分離できる。

ここで、各電極間の短絡の有無を測定するため、奇数列
の共通電極３４及び偶数列の共通電極３５にそれぞれ接
続する奇数列のパッド電極６７と、偶数列のパッド６８
の間に電圧を印加し、電流値により、短絡の有無の測定
をする。

次に、上記した本発明の薄膜ダイオードの電圧−電流特
性を第８図に示す。薄膜ダイオードの面積は、１００μ
ｍＸ　１００μｍとする。もし、奇数列の電極６２と偶
数列の電極３６の合計が、１００だとすると、上記薄膜
ダイオードが１００個並列に並んだ事になり、上記ダイ
オード特性の電流値が１００倍になり、例えば電流値１
ｏ−９Ａは、ｌ０ＡＫ々る。又、ダイオード部３は、第
１の電極２よりＰＩＮ接合を有するため、各共通電極へ
の電圧のかげ方により、流れる電流値が大きく異なる。

これは、本薄膜ダイオードの電圧−電流特性が勝れ、良
好なスイッチング性能を有するためである。第８図に示
すように、偶数列の共通電極６５に接続する偶数列のパ
ッド電極３８をアースにし、奇数列の共通電極６４に接
続する奇数列のパッド電極３７に正の電圧を印加すると
きのダイオード特性を第８図の実線４２に示す。

上記と逆に、上記奇数列のパクド電極６７に負の電圧を
印加するときのダイオード特性を第８図の破線４３に示
す。

第８図の実線４２に比べ、破線４６は、印加する電圧が
太き（なっても、極めて小さな電流である。

以上から明らかなように、本発明の薄膜ダイオードの製
造工程時に、各奇数列、及び偶数列の電極をそれぞれ共
通電極により一括にまとめ、かつ、奇数列の電極と偶数
列の電極の短絡防止に半導体層を形成し、さらに、各電
極間の短絡の有無を正確に測定するため、第８図の破線
４６に示すように、各パグドに電圧を印加する事により
、非常に簡便な方法にて、各電極間の短絡の有無が測定
できる。以上により、短絡があった素子基板の再生法と
しては、共通電極がある切断除去する部分６９にて切断
して、各電極間にて短絡の有無を測定して、短絡部分を
見つげ、レーザー等により、短絡部分を除去する。

以上の説明から明らかなように、本発明の薄膜ダイオー
ドの製造方法によれば、最後の半導体層を第２の電極に
て自己整合的にエツチングする半導体層の厚さが小さい
ため、エツチング条件により半導体層のエツチング形状
の最適形状からの変化が小さく、エツチング条件を基板
表面の荒れない条件にできるため、基板表面でのリーク
電流が極めて小さくなり、薄膜ダイオードを十分なスイ
ッチング性能にできる。又、本発明の薄膜ダイオードを
、各薄膜ダイオードに外部より信号を与えるための電極
間の短絡の有無の測定に利用する事により、簡便かつ１
、精度のよい測定ができる。

なお、実施例では、半導体層として、ＰＩＮ接合を使用
したが、ＰＩＮ接合の他に、ＰＮ接合でもよく、形成順
が逆でも何ら問題はない。又、半導体層の材料として、
アモルファスシリコンヲ使用したが、炭素（Ｃ）又は、
窒素（Ｎ）を含む、アモルファスシリコンカーバイ）”
（ａ−８ｉＣ）又は、アモルファスシリコンナイトライ
ド（ａ−８ｉＮ）でもよい。

又、第１の電極の材料として、酸化インジウム錫（ＩＴ
Ｏ）を使用したが、酸化インジウム錫以外に、クロム、
タンタル、タングステン、チタニウム、アルミニウムあ
るい１家、これら材料な主成分とする複合合金、もしく
は、これらの材料の積層膜でもよい。又、第２の電極の
材料として、モリブデン（Ｍｏ）を使用したが、モリブ
デン以外に、クロム、タングステン、アルミニウム、各
種金属シリサイド、酸化インジウム錫膜、あるいはこれ
ら材料を主成分とする複合合金もしくは、これら材料の
積層膜でもよい。

液晶表示パネルは、上述した薄膜ダイオードの素子基板
と対向基板の両基板に、一般的な手法により液晶配向処
理を行ない、２枚の基板を貼り合わせた後、液晶を注入
して完成する。

〔発明の効果〕

以上の説明から明らかな様に、本発明の液晶表示パネル
用薄膜ダイオードの製造方法によれ％ｆ、半導体層を第
２の電極と自己整合的に半導体層の一部分しかエツチン
グしないため、エツチングする半導体層の厚さが小さく
てすむ。そのため、基板表面の荒れによる基板表面の変
質が起こりにくい。さらに、エツチングする半導体層の
厚さが小さいので、エツチング条件による半導体層のエ
ツチング形状の最適形状からの変化が小さく、エツチン
グ条件を基板表面の荒れが起こらない条件にできるため
基板表面の変質がない。そのため、基板表面で・のり−
ク電流を極めて小さくできる。この様子を第５図を用い
て説明する。第５図は、ダイオードの電圧−電流特性を
示す図である。第５図において、液晶への書き込み電圧
であるＶａｎ、書き込み電流であるＩｏｔ＋、非書き込
み時の電圧であるＶ　ｏ　ｔ　ｔ、非書き込み時の電流
であるＩｏｆｆとする。

この第５図で、本発明により、基板の表面でのリーク電
流が関係するのは、極めて小さな電流である、非書き込
み時の電流の工、１１　　の近傍である。

本発明により、基板の表面のリーク電流が、１／１０〜
１／１００　にする事ができ、二点鎖線で示す理想のダ
イオード特性に、極めて小さな電流までよく一致したダ
イオード特性になり、十分なスイツチング性能が得られ
、さらに、素子歩留りの良好な素子基板が得られ、なお
−層液高表示パネル装置の表示画像品位が向上する。

【図面の簡単な説明】

第１図（イ）、０）、（ハ）、に）は本発明における薄
膜ダイオードの製造方法を工程順に示す断面図、第２図
は本発明における薄膜ダイオードを示す平面図、第３図
は本発明の薄膜ダイオードを２個接続した平面図であり
、第３図（イ）及び（ロ）はリング状接続、第３図（ハ
）は直列接続した状態を示し、第４図（イ）、（ロ）、
（ハ）はそれぞれ第３図（イ）、（ロ）、（ハ）に対応
する等価回路図、第５図は従来及び本発明の薄膜ダイオ
ード特性を示すグラフ、第６図は本発明の素子基板を示
す平面図、第７図は第６図の一部分の拡大図であり、第
７図（イ）は平面図、第７図（ロ）及び（ハ）は断面図
、第８図は本発明のダイオード特性を示すグラフ、第９
図は従来例の薄膜ダイオードを示し、第９図（イ）は平
面図、第９図（ロ）は断面図である。１・・・・・・基板、２・・・・・・第１の電極、３・・・・・・ダイオ− ド部、４・・・・・・第２の電極。第１図第２図第４図第５図Ｖｏｔｆ　　ｖｏｎ電ＦＬ（ｖ）測すテの夕“イオードτ育生従来のタ゛イＴ−ド贋岡土本％Ｄ月の９°Ａτ−ド才り生第６図７８９第７図第８阿電圧（Ｖ’）云漁１番虫Σｒ−ス

Claims

【特許請求の範囲】

基板上の全面に第１の電極膜を形成する工程と、前記第
１の電極膜を第１のホトレジストを用いてパターニング
を行ない第１の電極を形成する工程と、全面に半導体層
を形成する工程と、前記半導体層を第２のホトレジスト
を用いてパターニングを行ない前記半導体層からなるダ
イオード部を形成する工程と、全面に第２の電極膜を形
成する工程と、前記第２の電極膜を第３のホトレジスト
を用いてパターニングを行ない第２の電極を形成する工
程と、前記第３のホトレジストを用いて前記ダイオード
部の前記半導体層の厚さの一部をエッチングする工程と
を有する事を特徴とする液晶表示パネル用薄膜ダイオー
ドの製造方法。