JP2812719B2

JP2812719B2 - 液晶表示パネル用薄膜ダイオードの製造方法

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Publication number: JP2812719B2
Application number: JP1181226A
Authority: JP
Inventors: 関口　　金孝
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1989-07-13
Filing date: 1989-07-13
Publication date: 1998-10-22
Anticipated expiration: 2013-10-22
Also published as: JPH0345927A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶表示パネル用薄膜ダイオードの製造方
法に関するものである。

〔従来の技術〕

液晶表示パネルには、パッシブパネルとアクティブパ
ネルがあり、アクティブに利用されるアクティブ素子に
は、TFT（薄膜トランジスタ）、MIM或いはアモルファス
シリコン（ａ−Si）、PINダイオードなどがある。半導
体層を利用した薄膜ダイオードにおいて、製造工程の短
い薄膜ダイオードとして、第９図に示す構造の素子があ
る。

第９図（イ）は平面図、第９図（ロ）は第９図（イ）
におけるＤ−Ｄの断面図である。薄膜ダイオードは、基
板１上全面に第１の電極膜を形成し、第１のホトレジス
ト（図示せず）を用いてパターニングし第１の電極２を
形成する。この第１のホトレジストの平面形状は第９図
（イ）の破線で示す。次に全面に半導体層を形成し、第
２のホトレジスト（図示せず）を用いてパターニングし
ダイオード部13を形成する。この第２のホトレジストの
平面形状は第９図（イ）の一点鎖線で示す。次に全面に
第２の電極膜を形成し、第３のホトレジスト（図示せ
ず）を用いてパターニングし第２の電極４を形成する。
この第３のホトレジストの平面形状は第９図（イ）の実
線で示す。最後に第３のホトレジストで、第２の電極４
に半導体を自己整合的にエッチング加工する工程を有す
る製造方法である。

〔発明が解決しようとする課題〕

しかしながら、第９図に示す従来例における薄膜ダイ
オードを製造する場合、第３のホトレジストを用いて第
２の電極に半導体層を自己整合的にエッチング加工する
とき、基板の半導体層のエッチング雰囲気にさらされて
いる時間が長いため、基板表面の変質が起こる。さらに
半導体層のエッチングする厚さが大きいため、エッチン
グ形状により素子特性が変わる。

発明が解決しようとする課題を、第５図を用いて説明
する。

第５図に従来及び理想的なダイオードの電圧−電流特
性を示す。なお、第５図の電流を示す縦軸は対数目盛で
示す。第５図において、V_onは、書き込み電圧、I_onは書
き込み電流である。又、V_offは非書き込み電圧で、I_off
非書き込み電流である。ダイオードのスイッチング性能
は、第５図の理想のダイオード特性として実線に示すよ
うに、非書き込み電圧V_onにおける非書き込み電流I_off
をできるだけ小さくして、書き込み電圧V_onの時の電流I
_onとの比（I_on/I_off）をできるだけ大きくする事が望ま
しい。

しかしながら、従来の薄膜ダイオードの製造工程で
は、半導体層を第２の電極に自己整合的に全ての厚さを
エッチングするため、エッチング方法として、基板表面
への影響が比較的少なく、加工形状が良く、精度良くエ
ッチングできる四フッ化メタン（CF₄）と酸素（O₂）の
ガスを使用する反応性イオンエッチング法（RIE）を使
用するが、半導体のエッチングする厚さが大きいため、
基板の表面が長い間エッチング雰囲気にさらされるの
で、基板の表面が荒れて基板の表面の変質が起こり、基
板の表面でのリーク電流が大きくなる。さらに半導体層
のエッチングする厚さが大きいため、半導体層をエッチ
ングする条件により半導体層のエッチング形状が変わ
る。以上の工程から得られるダイオードの特性を第５図
の一点鎖線に示す。

第５図に示すように、非化き込み電圧であるV_offにお
いて、一点鎖線で示す従来のダイオード特性の電流値が、実線で示す理想のダイオード特性の電流値に比べ10〜100倍大きい。このため、書き込み電流であ
るI_onと、非書き込み電流であるが、小さくなり、ダイオードのスイッチング素子として
の性能が不十分に成る。したがって、表示画像品位に対
する対応は充分でない。又、書き込み電流I_onを大きく
する必要があるため、半導体層の最上層と第２の電極と
の電気的接触抵抗が大きい場合、第５図の二点鎖線に示
すように書き込み電圧V_onにおける書き込み電流が、電気的接触抵抗の小さいダイオードの書き込み電流に比べ、1/10〜1/100になる。コンタクト抵抗を小さく
するためには、半導体層の最上層として、製造工程時に
劣化しないための厚さと、抵抗率の小さな膜が必要にな
る。このため、半導体層を全くエッチングしない場合、
やはり、非書き込み電流が、理想のダイオードの非書き込み電流に比べ10〜100倍大きくなり、ダイオードのスイッチン
グ素子としての性能が不十分になり、したがって、表示
画像品位に対する対応は充分でない。

上記課題を解決して、基板の表面のリーク電流、素子
形状によるリーク電流及び半導体層の低抵抗化によるリ
ーク電流を抑え、電圧−電流特性の優れたスイッチング
素子を得るための製造方法を提供する事が本発明の目的
である。

〔課題を解決するための手段〕

上記目的を達成するため、本発明における薄膜ダイオ
ードは、下記の製造方法により製造する。

基板上の全面に第１の電極膜を形成する工程と、この
第１電極膜を第１のホトレジストを用いてパターニング
を行ない第１の電極を形成する工程と、全面に半導体層
を形成する工程と、半導体層を第２のホトレジストを用
いてパターニングを行ない半導体層からなるダイオード
部を形成する工程と、全面に第２の電極膜を形成する工
程と、第２の電極膜を第３のホトレジストを用いてパタ
ーニングを行ない第２の電極を形成する工程と、第３の
ホトレジストを用いてダイオード部の前記半導体層の厚
さの一部をエッチングする工程とを有する。

〔実施例〕

以下図面を用いて、本発明の実施例を説明する。

第１図（イ）〜（ニ）は本発明における液晶表示パネ
ル用薄膜ダイオード（以下、本実施例では薄膜ダイオー
ドと称す）の製造方法を工程順に示す断面図であり、第
２図は本発明の薄膜ダイオードを示す平面図である。な
お、第１図は、第２図におけるＡ−Ａ断面を示す。以下
第１図及び第２図を交互に参照して説明する。

まず第１図（イ）に示すように、基板１としてガラス
基板上の全面に第１の電極膜を、スパッタ蒸着法にて酸
化インジウム錫膜（ITO）により、50nm〜200nmの厚さで
形成する。その後、全面に感光性樹脂を塗布して、ホト
マスクを用いて露光、及び現像を行ない第１のホトレジ
スト５を形成する。

この第１のホトレジスト５の平面パターン形状は、第
２図の一点鎖線25に示す。その後、第１のホトレジスト
５をエッチングのマスクとして第１の電極膜を、塩化第
二鉄（FeCl₃）と塩酸（HCl）の混合水溶液を用いてエッ
チングして、第１の電極２を形成する。その後第１のホ
トレジスト５を除去する。

次に、第１図（ロ）に示すように、全面に半導体層と
して、アモルファスシリコン（ａ−Si）を、プラズマCV
D法にて、厚さ5nm〜30nmで、シート抵抗が10¹⁰Ω以上に
不純物制御されたＰ型アモルファスシリコン、次に100n
m〜500nmの厚で、シート抵抗が10¹⁰Ω以上で不純物を含
まないＩ型（真性）アモルファスシリコン、最後に20nm
〜100nmの厚さで、シート抵抗が10¹⁰Ω以下に不純物制
御されたＮ型アモルファスシリコンを、順次形成する。

次に、全面に感光性樹脂を塗布してホトマスクを用い
て露光、及び現像を行ない、第２のホトレジスト６を形
成する。この第２のホトレジスト６の平面パターン形状
は、第２図の破線26に示す。その後第２のホトレジスト
６をエッチングのマスクとして、半導体層を、四フッ化
メタン（CF₄）と酸素（O₂）の混合ガスを使用し、反応
性イオンエッチング法（RIE）を使用しエッチングし
て、前記半導体層からなるダイオード部３を形成する。
その後第２のホトレジスト６を除去する。

次に、第１図（ハ）に示すように、全面に第２の電極
膜としてモリブデン（M₀）をスパッタ蒸着法にて、200n
m〜500nmの厚さで形成する。その後、全面に感光性樹脂
を塗布してホトマスクを用いて露光、及び現像を行ない
第３のホトレジスト７を形成する。この第３のホトレジ
スト７の平面パターン形状は、第２図の実線27に示す。
その後、第３のホトレジスト７をエッチングのマスクと
して第２の電極膜をリン酸（H₃PO₄）と酢酸（CH₃COOH）
及び硝酸（HNO₃）の混合水溶液を使用し、エッチングし
て第２の電極４を形成する。

次に、第１図（ニ）に示すように、最後に第３のホト
レジスト７を用い、第２図に示す第２のホトレジスト６
の平面パターン形状の内、第３のホトレジスト７の平面
パターン形状27の外側の部分28の半導体層を第２の電極
４と自己整合的に、厚さ方向に一部分エッチングし、第
３のホトレジスト７を除去して素子基板を得る。エッチ
ングする厚さは、半導体層の厚さ９の内、最上層のシー
ト抵抗が10¹⁰Ω以下のＮ型アモルファスシリコンの全
部、及びシート抵抗が10¹⁰Ω以上のＩ型半導体層の一部
分で、エッチングの厚さ10で示す。エッチング後、残り
の厚さ11として、下層より、シート抵抗が10¹⁰Ω以上の
Ｐ型アモルファスシリコンの全部及び、シート抵抗が10
¹⁰Ω以上のＩ型アモルファスシリコンの一部分が残って
いる。上記半導体層のエッチングには、加工形状が良
く、精度よくエッチングできるエッチング方法として、
四フッ化メタン（CF₄）と酸素（O₂）のガスを使用する
反応性イオンエッチング法（RIE）を使用し、さらに、
エッチングする半導体層の厚さが小さいため、反応性を
弱め、エッチング速度が小さく、ガラスの荒れをなく
す。

以上の説明から明らかになように、本発明の薄膜ダイ
オード製造方法によれば、最後の半導体層を第２の電極
４にて自己整合的にエッチングする半導体層の厚さが小
さいため、エッチング条件により半導体層のエッチング
形状の最適形状からの変化が小さく、エッチング条件を
基板表面の荒れない条件にできるため、基板表面でのリ
ーク電流が極めて小さくなり、薄膜ダイオードを十分な
スイッチング性能できる。

又、本実施例では、半導体層の上記エッチング方法と
して均一性のよいエッチング方法を利用したが、大型基
板例えば300nm×300nmで、多数枚を同一のエッチング層
で一括処理するため、半導体層の最大層が残さないため
に、Ｉ型アモルファスシリコンの一部分の厚さをエッチ
ングす。

第３図は、本発明の薄膜ダイオードを複数個接続する
平面図である。

第３図は（イ）、（ロ）は２個のダイオードをリング
状（逆方向に並列）に接続する平面図であり、第３図
（ハ）は２個の薄膜ダイオードを直列に接続する平面図
である。

第４図は、第３図に示す薄膜ダイオードの等価回路図
であり、第４図の（イ）、（ロ）、（ハ）は第３図の
（イ）、（ロ）、（ハ）のそれぞれに対応する。

以下第３図、及び第４図を用いて説明する。

第３図（イ）、（ロ）及び（ハ）は、第１図（イ）〜
（ニ）の製造方法により、第３図に示す平面パターン形
状により製造する。第３図に示すように、第１のホトレ
ジスト５の平面パターン形状を、一点鎖線25に示し、第
２のホトレジスト６の平面パターン形状を破線16、26に
示し、第３のホトレジスト７の平面パターン形状を実線
27に示す。ダイオード部13は、破線26と一点鎖線25及び
実線27により重なった部分で示し、コンタクト部14は一
点鎖線25と実線27により重なった部分で示す。

次に各第３図（イ）、（ロ）及び（ハ）について説明
していく。

第３図（イ）はダイオードを２個リング状に接続し、
かつ、第２のホトレジストの平面パターン６形状を、破
線26に示すように継げる。この配置を利用する事によ
り、パターンの占める面積を小さくできる。又エッチン
グ後残った半導体層の横方向抵抗は、十分大きいため、
第１の電極２間又は、第２の電極４間でのリークは、ダ
イオードの電圧−電流特性に影響しない。

次に、第３図（ロ）は、ダイオードを２個リング状に
接続し、かつ、第２のホトレジスト６の平面パターン形
状を、破線26に示すように２個に分離している。

次に、第３図（ロ）は、ダイオードが、順方向に２個
直列に接続し、かつ、第２のホトレジスト６の平面パタ
ーン形状を、破線26に示すように継げる。この配置を利
用する事により、パターンの占める面積を小さくでき
る。又、エッチング後残った半導体層の横方向抵抗は、
十分大きいため、第１の電極２間又は、第２の電極４間
でのリークは、ダイオードの電圧−電流特性に影響しな
い。さらに、半導体層としてアモルファスシリコンを利
用した場合、エッチング後残った半導体層の最下層及び
中間層のシート抵抗を可視凍０〜１万ルックス下におい
て、10¹⁰Ω以上の膜を使用する事により、ダイオードが
エッチング後残った半導体層により一部でつながった配
置にしても、十分な表示品質の液晶表示が可能である。

又、液晶表示パネルの場合、薄膜ダイオードを外部か
ら駆動するための電極が必要であり、各電極間で短絡が
起こると、短絡している電極に接続されるダイオードに
目的とする信号が印加できないため、表示画像品位を著
しく悪くする。そこで、簡便な方法で、各電極間の短絡
の有無を測定できる方法を、本発明の薄膜ダイオードを
利用し説明する。

第６図は本発明の薄膜ダイオードの製造工程により製
造された素子基板の平面図であり、第７図は、第６図の
円部36を拡大した平面図を第７図（イ）に示し、第７図
（イ）におけるＣ−Ｃ断面を第７図（ロ）に示し、第７
図（イ）におけるＢ−Ｂ断面を第７図（ハ）に示す。第
８図は、本発明の薄膜ダイオードのダイオード特性図で
ある。以下第６図、第７図及び第８図を交互に参照して
説明する。

まず第６図と第７図（イ）に示すように、素子基板外
形31一転鎖に示す。素子基板には、複数の配線電極があ
り、奇数列の電極32（2n−１列目の電極）と偶然列の電
極33（2n列目の電極）から成る。又、奇数列の電極32
は、素子基板外形31の内、この素子基板を液晶表示装置
に利用する時に切断除去する部分39に、奇数列の共通の
電極34と、奇数列の電極32を、コンタクト部40により、
一括にまとめ、奇数列の面積の大きな電極の奇数列のパ
ッド電極37に接続する。又、偶数列の電極33も同様に切
断除去する部分39に、偶数列の共通の電極35と、偶数列
の電極33を、コンタクト部40により、一括にまとめ、偶
数列の面積の大きな電極の偶数列のパッド電極38に接続
する。第７図（イ）に示すように、奇数列の共通の電極
34、及び偶数列の共通電極35を第１のホトレジストの平
面パターン形状として一点鎖線で示す。又、奇数列の電
極32、及び偶数列の電極33を第３のホトレジストの平面
パターン形状として実線で示す。以上により、奇数列の
電極32と奇数列の共通電極34、及び偶数列の電極33と偶
数列の共通電極35を互いに接続する事が出来たが、奇数
列の電極32が偶数列の共通電極35と重なってしまうた
め、直接重ね合わせると、奇数列の電極32と偶数列の電
極33とが短絡してしまい、素子基板内での各電極間の短
絡の有無が測定できない。又、前記の奇数列の電極32と
偶数列の共通電極35の重なり部分に新たに絶縁膜を形成
すると工程が長くなってしまう。

そこで、上記奇数列の電極32と偶数列の共通電極35の
重なり部分にダイオード部３を形成する。ダイオード部
３は、第２のホトレジストの平面パターン形状として破
線41に示す。第７図（ロ）は第７図（イ）のＣ−Ｃ断面
図であり、第７図（ハ）は第７図（イ）のＢ−Ｂ断面図
である。第７図（イ）及び（ロ）は、薄膜ダイオードの
製造方法と同様にして、基板１上全面に第１の電極膜を
形成し、第１のホトレジスト（図示せず）を用いてパタ
ーニングし第１の電極２を形成する。この第１のホトレ
ジストの平面パターン形状を、第７図（イ）の一点鎖線
で示す。次に全面に半導体層を形成し、第２のホトレジ
スト（図示せず）を用いてパターニングし、上記半導体
層からなるダイオード部３を形成する。第２のホトレジ
ストの平面パターン形状を、第７図（イ）の破線41で示
す。次に全面に第２の電極膜を形成し、第３のホトレジ
スト（図示せず）を用いてパターニングし第２の電極４
を形成する。第３のホトレジストの平面パターン形状を
第７図（イ）の実線で示す。最後に、第３のホトレジス
トをマスクに第２の電極４と自己整合的に半導体層を途
中の厚さまでエッチングし、形成する。以上により、奇
数列の電極32と偶数列の共通電極35の重なり部分は、薄
膜ダイオードにより分離できる。

ここで、各電極間の短絡の有無を測定するため、奇数
列の共通電極34及び偶数列の共通電極35にそれぞれ接続
する奇数列のパッド電極37と、偶数列のパッド38の間に
電圧を印加し、電流値により、短絡の有無の測定をす
る。

次に、上記した本発明の薄膜ダイオードの電圧−電流
特性を第８図に示す。薄膜ダイオードの面積は、100μ
ｍ×100μｍとする。もし、奇数列の電極32と偶数列の
電極33の合計が、100だとすると、上記薄膜ダイオード
が100個並列に並んだ事になり、上記ダイオード特性の
電流値が100倍になり、例えば電流値10^-9Aは、10^-7Aに
なる。又、ダイオード部３は、第１の電極２によりPIN
接合を有するため、各共通電極への電圧のかけ方によ
り、流れる電流値が大きく異なる。これは、本薄膜ダイ
オードの電圧−電流特性が勝れ、良好なスイッチング性
能を有するためである。第８図に示すように、偶数列の
共通電極35に接続する偶数列のパッド電極38をアースに
し、奇数列の共通電極34に接続する奇数列のパッド電極
37に正の電圧を印加するときのダイオード特性を第８図
の実線42に示す。上記と逆に、上記奇数列のパッド電極
37に負の電圧を印加するときのダイオード特性を第８図
の破線43に示す。

第８図の実線42に比べ、破線43は、印加する電圧が大
きくなっても、極めて小さな電流である。

以上から明らかなように、本発明の薄膜ダイオードの
製造工程時に、各奇数列、及び偶数列の電極をそれぞれ
共通電極により一括にまとめ、かつ、奇数列の電極と偶
数列の電極の短絡防止に半導体層を形成し、さらに、各
電極間の短絡の有無を正確に測定するため、第８図の破
線43に示すように、各パッドに電圧を印加する事によ
り、非常に簡便な方法にて、各電極間の短絡の有無が測
定できる。以上により、短絡があった素子基板の再生法
としては、共通電極がある切断除去する部分39にて切断
して、各電極間にて短絡の有無を測定して、短絡部分を
見つけ、レーザー等により、短絡部を分除去する。

以上の説明から明らかなように、本発明の薄膜ダイオ
ードの製造方法によれば、最後の半導体層を第２の電極
にて自己整合的にエッチングする半導体層の厚さが小さ
いため、エッチング条件により半導体層のエッチング形
状の最適形状からの変化が小さく、エッチング条件を基
板表面の荒れない条件にできるため、基板表面でのリー
クが電流が極めて小さくなり、薄膜ダイオードを十分な
スイッチング性能にできる。又、本発明の薄膜ダイオー
ドを、各薄膜ダイオードに外部より信号を与えるための
電極間の短絡の有無の測定に利用する事により、簡便か
つ、精度のよい測定ができる。

なお、実施例では、半導体層として、PIN接合を使用
したが、PIN接合の他に、PN接合でもよく、形成順が逆
でも何ら問題はない。又、半導体層の材料として、アモ
ルファスシリコンを使用したが、炭素（Ｃ）又は、窒素
（Ｎ）を含む、アモルファスシリコンカーバイド（ａ−
SiC）又は、アモルファスシリコンナイトライド（ａ−S
iN）でもよい。

又、第１の電極の材料として、酸化インジウム錫（IT
O）を使用したが、酸化インジウム錫以外に、クロム、
タンタル、タングステン、チタニウム、アルミニウムあ
るいは、これら材料を主成分とする複合合金、もしく
は、これらの材料の積層膜でもよい。又、第２の電極の
材料として、モリブデン（M₀）を使用したが、モリブデ
ン以外に、クロム、タングステン、アルミニウム、各種
金属シリサイド、酸化インジウム錫膜、あるいはこれら
材料を主成分とする複合合金もしくは、これら材料の積
層膜でもよい。

液晶表示パネルは、上述した薄膜ダイオードの素子基
板と対向基板の両基板に、一般的な手法により液晶配向
処理を行ない、２枚の基板を貼り合わせた後、液晶を注
入して完成する。

〔発明の効果〕

以上の説明から明らかな様に、本発明の液晶表示パネ
ル用薄膜ダイオードの製造方法によれば、半導体層を第
２の電極と自己整合的に半導体層の一部分したエッチン
グしないため、エッチングする半導体層の厚さが小さく
てすむ。そのため、基板表面の荒れによる基板表面の変
質が起こりにくい。さらに、エッチングする半導体層の
厚さが小さいので、エッチング条件による半導体層のエ
ッチング形状の最適形状からの変化が小さく、エッチン
グ条件を基板表面の荒れが起こらない条件にできるため
基板表面の変質がない。そのため、基板表面でのリーク
電流を極めて小さくできる。この様子を第５図を用いて
説明する。第５図は、ダイオードの電圧−電流特性を示
す図である。第５図において、液晶への書き込み電圧で
あるV_on、書き込み電流であるI_on、非書き込み時の電圧
であるV_off、非書き込み時の電流であるI_offとする。こ
の第５図で、本発明により、基板の表面でのリーク電流
が関係するのは、極めて小さな電流である、非書き込み
時の電流のI_offの近傍である。本発明により、基板の表
面のリーク電流が、1/10〜1/100にする事ができ、二点
鎖線で示す理想のダイオード特性に、極めて小さな電流
までよく一致したダイオード特性になり、十分なスイッ
チング性能が得られ、さらに、素子歩留りの良好な素子
基板が得られ、なお一層液晶表示パネル装置の表示画像
品位が向上する。

【図面の簡単な説明】

第１図（イ）、（ロ）、（ハ）、（ニ）は本発明におけ
る薄膜ダイオードの製造方法を工程順に示す断面図、第
２図は本発明における薄膜ダイオードを示す平面図、第
３図は本発明の薄膜ダイオードを２個接続した平面図で
あり、第３図（イ）及び（ロ）はリング状接続、第３図
（ハ）は直列接続した状態を示し、第４図（イ）、
（ロ）、（ハ）はそれぞれ第３図（イ）、（ロ）、
（ハ）に対応する等価回路図、第５図は従来及び本発明
の薄膜ダイオード特性を示すグラフ、第６図は本発明の
素子基板を示す平面図、第７図は第６図の一部分の拡大
図であり、第７図（イ）は平面図、第７図（ロ）及び
（ハ）は断面図、第８図は本発明のダイオード特性を示
すグラフ、第９図は従来例の薄膜ダイオードを示し、第
９図（イ）は平面図、第９図（ロ）は断面図である。１……基板、２……第１の電極、３……ダイオード部、４……第２の電極。

Claims

(57)【特許請求の範囲】

【請求項１】基板上の全面に第１の電極膜を形成する工
程と、前記第１の電極膜を第１のホトレジストを用いて
パターニングを行ない第１の電極を形成する工程と、全
面に半導体層を形成する工程と、前記半導体層を第２の
ホトレジストを用いてパターニングを行ない前記半導体
層からなるダイオード部を形成する工程と、全面に第２
の電極膜を形成する工程と、前記第２の電極膜を第３の
ホトレジストを用いてパターニングを行ない第２の電極
を形成する工程と、前記第３のホトレジストを用いて前
記ダイオード部の前記半導体層の厚さの一部をエッチン
グする工程とを有する事を特徴とする液晶表示パネル用
薄膜ダイオードの製造方法。