JP2007128564A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
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Abstract
【解決手段】 不揮発性半導体記憶装置は、同一列に配置されたメモリセルの各ドレインと第1ビット線が、第2ビット線及びビット線コンタクトを介して接続し、且つ、メモリセルの各ドレインからビット線コンタクトまでの最短距離が、メモリセルの列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、書き込み方法は、列方向に隣接する2つのビット線コンタクト間に配置された同一列のメモリセルの全部または一部の複数個に対して、メモリセル電流が小さくなる方向へ書き込み動作を連続して行う場合に、ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行う。
【選択図】 図3
Description
前記列方向に隣接する2つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対する前記書き込み動作の順番を、請求項1または2に記載の不揮発性半導体記憶装置の書き込み方法に基づいて制御する書き込み制御回路を備えていることを特徴とする。
本発明装置の第1実施形態について図1乃至図4を基に説明する。本実施形態では、MOSFET構造のフラッシュメモリセルを備えた不揮発性半導体記憶装置を想定しており、フローティングゲートへのホットエレクトロン注入で閾値電圧を上昇させてメモリセルの書き込み動作を行う。
次に、書き込み対象のメモリセルが1列だけではなく、複数列に及ぶ場合の本発明方法について説明する。本実施形態では、図2に示すセクタ108内の複数のメモリセルを連続的に書き込む場合を想定して説明する。ここで、セクタ108の行アドレス範囲は、2つのビットコンタクトに挟まれたWL0〜WLnの範囲で、列アドレスの範囲は、COL0〜COLmの範囲で規定される。
102: 書き込み制御回路
103: 高電圧スイッチ回路
104: 高電圧スイッチ回路
105: 行デコーダ
106: 列デコーダ
107: メモリセルアレイ
108: セクタ
Claims (7)
- 不揮発性半導体記憶装置の書き込み方法であって、
前記不揮発性半導体記憶装置は、
電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なMOSFET構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、
同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第1ビット線が、前記金属配線より高抵抗の第2ビット線、及び、前記第1ビット線と前記第2ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、
前記書き込み方法は、
前記列方向に隣接する2つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対して、前記メモリセル電流が小さくなる方向へ前記メモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、前記ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 不揮発性半導体記憶装置の書き込み方法であって、
前記不揮発性半導体記憶装置は、
電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なMOSFET構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、
同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第1ビット線が、前記金属配線より高抵抗の第2ビット線、及び、前記第1ビット線と前記第2ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、
前記書き込み方法は、
前記列方向に隣接する2つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対して、前記メモリセル電流が大きくなる方向へ前記メモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、前記ビット線コンタクトから遠い位置に配置されたメモリセルから順番に書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 前記不揮発性半導体記憶装置は、
更に、同一列に配置された前記メモリセルの各ソースと金属配線からなる共通の第1ソース線が、前記金属配線より高抵抗の第2ソース線、及び、前記第1ソース線と前記第2ソース線を電気的に接続するソース線コンタクトを介して接続するメモリセルアレイ構造を有し、
前記行方向に隣接する2つのメモリセル間で、一方の前記第2ビット線と他方の前記第2ビット線、一方の前記第2ソース線と他方の前記第2ソース線、或いは、一方の前記第2ビット線と他方の前記第2ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続していることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の書き込み方法。 - 連続的な前記書き込み動作における書き込み対象となる複数の前記メモリセルを規定する書き込みアドレス空間の行アドレス範囲が、同一ビット線の隣り合う2つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの行アドレス範囲を含んで構成されることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置の書き込み方法。
- 連続的な前記書き込み動作における書き込み対象となる複数の前記メモリセルを規定する書き込みアドレス空間の行アドレス範囲が、同一ビット線の隣り合う2つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの行アドレス範囲を含み、
前記書き込みアドレス空間の列アドレス範囲が、前記行方向に隣接する2つのメモリセル間で、一方の前記第2ビット線と他方の前記第2ビット線、一方の前記第2ソース線と他方の前記第2ソース線、或いは、一方の前記第2ビット線と他方の前記第2ソース線が、前記共通の拡散配線によって電気的に接続することによって、前記行方向に連続的に接続している複数の前記メモリセルの列アドレス範囲を含んで構成されることを特徴とする請求項3に記載の不揮発性半導体記憶装置の書き込み方法。 - 電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なMOSFET構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第1ビット線が、前記金属配線より高抵抗の第2ビット線、及び、前記第1ビット線と前記第2ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有する不揮発性半導体記憶装置であって、
前記列方向に隣接する2つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対する前記書き込み動作の順番を、請求項1または2に記載の不揮発性半導体記憶装置の書き込み方法に基づいて制御する書き込み制御回路を備えてなることを特徴とする不揮発性半導体記憶装置。 - 更に、同一列に配置された前記メモリセルの各ソースと金属配線からなる共通の第1ソース線が、前記金属配線より高抵抗の第2ソース線、及び、前記第1ソース線と前記第2ソース線を電気的に接続するソース線コンタクトを介して接続するメモリセルアレイ構造を有し、
前記行方向に隣接する2つのメモリセル間で、一方の前記第2ビット線と他方の前記第2ビット線、一方の前記第2ソース線と他方の前記第2ソース線、或いは、一方の前記第2ビット線と他方の前記第2ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続していることを特徴とする請求項6に記載の不揮発性半導体記憶装置。
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