TW202032544A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠較佳地控制之半導體記憶裝置。  實施形態之半導體記憶裝置具備：基板；半導體柱；第1配線及第2配線，其等與半導體柱對向；第1絕緣膜，其設置於半導體柱與第1配線之間；第2絕緣膜，其設置於半導體柱與第2配線之間；以及控制電路，其電連接於第1配線及第2配線。於寫入動作之第1時序中第1配線之電壓升高，於其後之第2時序中第1配線之電壓降低，於其後之第3時序中第2配線之電壓升高，於該第3時序或其後之第4時序中第1配線之電壓升高，於其後之第5時序中第2配線之電壓降低，於其後之第6時序中第1配線之電壓降低。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有具備基板、複數條配線、及與該等複數條配線對向之半導體膜之半導體記憶裝置。
實施形態提供一種能夠較佳地控制之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：基板；半導體柱，其於第1方向延伸，第1方向之一端自基板離開；第1配線，其與半導體柱對向；第2配線，其與半導體柱對向，且較第1配線更接近半導體柱之一端；第1絕緣膜，其設置於半導體柱與第1配線之間；第2絕緣膜，其設置於半導體柱與第2配線之間；以及控制電路，其電連接於第1配線及第2配線，且構成為可執行寫入動作。又，於寫入動作之第1時序中第1配線之電壓升高，於其後之第2時序中第1配線之電壓降低，於其後之第3時序中第2配線之電壓升高，於該第3時序或其後之第4時序中第1配線之電壓升高，於其後之第5時序中第2配線之電壓降低，於其後之第6時序中第1配線之電壓降低。
一實施形態之半導體記憶裝置具備：基板；半導體柱，其於第1方向延伸，第1方向之一端自基板離開；第1配線，其與半導體柱對向；第2配線，其與半導體柱對向，且較第1配線更接近半導體柱之一端；第1絕緣膜，其設置於半導體柱與第1配線之間；第2絕緣膜，其設置於半導體柱與第2配線之間；以及控制電路，其電連接於第1配線及第2配線，且構成為可執行寫入動作。又，於寫入動作之第1時序中第1配線之電壓升高，於其後之第2時序中第2配線之電壓升高，於其後之第3時序中第2配線之電壓進而升高，於其後之第4時序中第2配線之電壓降低，於其後之第5時序中第1配線之電壓降低。
一實施形態之半導體記憶裝置具備：基板；半導體柱，其於第1方向延伸，第1方向之一端自基板離開；第1配線，其與半導體柱對向；第2配線，其與半導體柱對向，且較第1配線更接近半導體柱之一端；第1絕緣膜，其設置於半導體柱與第1配線之間；第2絕緣膜，其設置於半導體柱與第2配線之間；第3配線，其連接於半導體柱之一端；以及控制電路，其電連接於第1配線、第2配線及第3配線，且構成為可執行寫入動作。又，於寫入動作之第1時序中第1配線之電壓升高，於第2時序中第3配線之電壓升高，於其後之第3時序中第2配線之電壓升高，於其後之第4時序中第3配線之電壓降低，於其後之第5時序中第2配線之電壓降低，於其後之第6時序中第1配線之電壓降低。
其次，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態只不過為一例，並非以限定本發明之意圖表示。
又，於本說明書中，將相對於基板之表面平行之特定之方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定之面之方向稱為第1方向，將沿著該特定之面且與第1方向交叉之方向稱為第2方向，將與該特定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向既可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，於本說明書中，「上」或「下」等之表達係以基板為基準。例如，於上述第1方向與基板之表面交叉之情形時，將沿著該第1方向自基板離開之方向稱為上，將沿著第1方向接近基板之方向稱為下。又，於關於某構成言及下表面或下端之情形時，係指該構成之基板側之面或端部，於言及上表面或上端之情形時，係指該構成之與基板為相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，於本說明書中，於言及第1構成「電連接於」第2構成之情形時，既可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電連接於」第3個電晶體。
又，於本說明書中，於言及第1構成自第2構成「電絕緣」之情形時，例如，係指於第1構成與第2構成之間設置有絕緣膜等，且未設置將第1構成與第2構成連接之接點或配線等之狀態。
[第1實施形態]
[構成]
以下，參照圖式，對第1實施形態之半導體記憶裝置之構成進行說明。再者，以下之圖式係模式性之圖，為了方便說明，有時將一部分之構成省略。
圖1係表示第1實施形態之半導體記憶裝置之構成之模式性之等效電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MA及對記憶胞陣列MA進行控制之周邊電路PC。
記憶胞陣列MA具備複數個記憶體區塊MB。該等複數個記憶體區塊MB分別具備複數個記憶體指MF。該等複數個記憶體指MF分別具備複數個記憶體單元MU。該等複數個記憶體單元MU之一端分別經由位元線BL而連接於周邊電路PC。又，該等複數個記憶體單元MU之另一端分別經由共通之源極線SL而連接於周邊電路PC。
記憶體單元MU具備串聯連接於位元線BL與源極線SL之間之汲極選擇電晶體STD、記憶體串MS、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD、及源極選擇電晶體STS僅稱為選擇電晶體(STD、STS)。
記憶體串MS具備串聯連接之複數個記憶胞MC。本實施形態之記憶胞MC為具備作為通道區域而發揮功能之半導體層、包含電荷儲存膜之閘極絕緣膜、及閘極電極之電場效應型之電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極，分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊MB中之所有記憶體單元MU。
選擇電晶體(STD、STS)為具備作為通道區域而發揮功能之半導體層、閘極絕緣膜及閘極電極之電場效應型之電晶體。於選擇電晶體(STD、STS)之閘極電極，分別連接有選擇閘極線(SGD、SGS)。汲極選擇線SGD與記憶體指MF對應地設置，且共通連接於1個記憶體指MF中之所有記憶體單元MU。源極選擇線SGS共通連接於1個記憶體區塊MB中之所有記憶體單元MU。
周邊電路PC具備產生動作電壓之動作電壓產生電路21、將位址資料解碼之位址解碼器22、根據位址解碼器22之輸出信號將動作電壓傳送至記憶胞陣列MA之區塊選擇電路23及電壓選擇電路24、連接於位元線BL之感測放大器25、及對該等進行控制之定序器26。
動作電壓產生電路21具備複數個動作電壓輸出端子31。例如，動作電壓產生電路21根據來自定序器26之控制信號，於對記憶胞陣列MA之讀出動作、寫入動作及刪除動作時依次產生施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之複數種動作電壓，並輸出至複數個動作電壓輸出端子31。
位址解碼器22具備複數條區塊選擇線32及複數條電壓選擇線33。例如，位址解碼器22根據來自定序器26之控制信號依次參照位址寄存器之位址資料，將該位址資料解碼，將與位址資料對應之特定之區塊選擇線32及電壓選擇線33設為“H”狀態，將除此以外之區塊選擇線32及電壓選擇線33設為“L”狀態。
區塊選擇電路23具備與記憶體區塊MB對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為電場效應型之耐壓電晶體。區塊選擇電晶體35之一端分別電連接於對應之字元線WL或選擇閘極線(SGD、SGS)。另一端分別經由配線CG及電壓選擇電路24而電連接於動作電壓輸出端子31。閘極電極共通連接於對應之區塊選擇線32。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為電場效應型之耐壓電晶體。電壓選擇電晶體37之一端分別經由配線CG及區塊選擇電路23而電連接於對應之字元線WL或選擇閘極線(SGD、SGS)。另一端分別電連接於對應之動作電壓輸出端子31。閘極電極分別連接於對應之電壓選擇線33。
感測放大器25連接於複數條位元線BL。感測放大器25例如具備與位元線BL對應之複數個感測放大器單元。感測放大器單元分別具備基於動作電壓產生電路21中產生之電壓對位元線BL進行充電之箝位電晶體、對位元線BL之電壓或電流進行感測之感測電路、保存該感測電路之輸出信號或寫入資料、驗證通過旗標等之複數個鎖存器、及邏輯電路。邏輯電路例如於讀出動作時，參照保存於鎖存器中之下位頁之資料對保存於記憶胞MC中之資料進行特定。又，例如於寫入動作時，參照保存於鎖存器中之下位頁之資料，對位元線BL之電壓進行控制。
定序器26根據輸入之命令及半導體記憶裝置之狀態，將控制信號輸出至動作電壓產生電路21、位址解碼器22及感測放大器25。例如，定序器26根據時脈信號依次參照指令寄存器之指令資料，將該指令資料解碼並輸出至動作電壓產生電路21、位址解碼器22及感測放大器25。
其次，參照圖2及圖3，對本實施形態之半導體記憶裝置之構成例進行說明。圖2係本實施形態之半導體記憶裝置之模式性之立體圖。圖3係由圖2之A表示之部分之模式性之放大圖。
如圖2所示，本實施形態之半導體記憶裝置具備基板S、配設於Z方向之複數個導電層110、於Z方向延伸之複數個半導體柱120、設置於導電層110與半導體柱120之間之閘極絕緣膜130、連接於半導體柱120之上端之半導體膜140、設置於該等構成之上方之位元線BL。
基板S例如為包括單晶矽(Si)等之半導體基板。基板S例如具備於半導體基板之上表面具有n型之雜質層，進而於該n型之雜質層中具有p型之雜質層之雙重阱構造。再者，於本實施形態中，將基板S作為源極線SL而利用。然而，亦可與基板S分開地，另外設置作為源極線SL而發揮功能之配線等。
導電層110如圖2所示，為經由氧化矽(SiO2 )等絕緣層101而配設於Z方向，且於X方向延伸之大致板狀之導電層。導電層110例如包含氮化鈦(TiN)及鎢(W)之積層膜等。
導電層110中位於最下層之導電層作為源極選擇線SGS(圖1)及連接於此之複數個源極選擇電晶體STS之閘極電極而發揮功能。又，位於較其靠上方之導電層作為字元線WL(圖1)及連接於此之複數個記憶胞MC(圖1)之閘極電極而發揮功能。又，位於較其靠上方之導電層作為汲極選擇線SGD及連接於此之複數個汲極選擇電晶體STD(圖1)之閘極電極而發揮功能。作為汲極選擇線SGD等而發揮功能之導電層110較其他導電層110之Y方向之寬度窄，且與記憶體指MF對應地於Y方向配設有複數個。
半導體柱120於X方向及Y方向配設複數個。半導體柱120具有大致圓柱狀或大致圓筒狀之形狀。又，半導體柱120之外周面分別由導電層110及絕緣層101包圍，半導體柱120之下端連接於基板S。半導體柱120分別作為1個記憶體單元MU(圖1)中所包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域而發揮功能。半導體柱120例如為非摻雜之多晶矽(p-Si)等之半導體膜。
再者，於本實施形態中，半導體柱120之下端連接於基板S。然而，半導體柱120之下端亦可不連接於基板S。例如，如上所述，於如與基板S另外地設置作為源極線SL發揮功能之配線般之情形時，半導體柱120之下端只要連接於該配線即可。
閘極絕緣膜130如圖3所示，例如具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132、及區塊絕緣膜133。隧道絕緣膜131及區塊絕緣膜133例如為氧化矽(SiO2 )等絕緣膜。電荷儲存膜132例如為氮化矽(SiN)等能夠儲存電荷之膜。
再者，於圖3中表示與記憶胞MC對應之閘極絕緣膜130之構造，但於本實施形態中，與汲極選擇電晶體STD對應之閘極絕緣膜亦具有相同之構造。與源極選擇電晶體STS對應之閘極絕緣膜可具有相同之構造，亦可具有不同之構造。
又，於圖3中表示閘極絕緣膜130具備氮化矽等之電荷儲存膜132之例，但閘極絕緣膜130例如亦可具備多晶矽等之浮動閘極。
半導體膜140(圖2)例如為包含磷等N型之雜質之多晶矽(p-Si)等之半導體膜。
位元線BL於X方向配設複數條，且於Y方向延伸。位元線BL經由接點151而電連接於複數個半導體柱120。
再者，於以下之說明中，存在將與圖2所示之複數個半導體柱120中之4個對應之記憶體串MS分別稱為記憶體串MSa、MSb、MSc、MSd之情形。記憶體串MSa、MSb包含於相同之記憶體指MFa中，記憶體串MSc、MSd包含於相同之記憶體指MFb中。又，該等記憶體指MFa、MFb包含於相同之記憶體區塊MB中。進而，記憶體串MSa、MSc電連接於相同之位元線BL，記憶體串MSb、MSd電連接於相同之位元線BL。
其次，參照圖4，對記憶胞MC之閾值電壓進行說明。圖4係用以說明記憶胞MC之閾值電壓之模式性之柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數。
如上所述，記憶胞陣列MA具備複數個記憶胞MC。於對該等複數個記憶胞MC進行寫入動作之情形時，該等記憶胞MC之閾值電壓分佈於複數種(於圖4之例中為8種)範圍。例如，與由圖4之A所示之分佈對應之複數個記憶胞MC之閾值電壓大於圖4之電壓VCG ＿ AR ，小於電壓VCG ＿ BR 。
於本實施形態中，藉由將記憶胞MC之閘極絕緣膜130中之電荷調整為8種範圍，而將3比特之資料保存於各記憶胞MC。
圖中之分佈Er與最低之閾值電壓(刪除狀態之記憶胞MC之閾值電壓)對應。於與分佈Er對應之記憶胞MC中，例如分配有資料“111”。
圖中之分佈A與較與上述分佈Er對應之閾值電壓高之閾值電壓對應。於與分佈A對應之記憶胞MC中，例如，分配有資料“011”。
圖中之分佈B與較與上述分佈A對應之閾值電壓高之閾值電壓對應。於與分佈B對應之記憶胞MC中，例如，分配有資料“001”。
以下，同樣地，圖中之分佈C～G與較與分佈B～F對應之閾值電壓高之閾值電壓對應。於與該等分佈對應之記憶胞MC中，例如，分配有資料“101”、“100”、“000”、“010”、“110”。
於自該等記憶胞MC讀出資料之情形時，只要對字元線WL施加具有該等分佈之間之大小之電壓即可。
例如，於將記憶胞MC之下位比特之資料讀出之情形時，對字元線WL施加圖4之電壓VCG ＿ DR 。藉此，成為接通狀態之記憶胞MC能夠判別為與資料“1”對應之記憶胞MC(與分佈Er、A、B、C對應之記憶胞MC)。又，成為斷開狀態之記憶胞MC能夠判別為與資料“0”對應之記憶胞MC(與分佈D、E、F、G對應之記憶胞MC)。
又，例如，於將記憶胞MC之中位比特之資料讀出之情形時，對字元線WL依次施加圖4之電壓VCG ＿ BR 、VCG ＿ FR 。例如，於施加電壓VCG ＿ BR 時成為接通狀態之記憶胞MC能夠判別為與資料“1”對應之記憶胞MC(與分佈Er、A對應之記憶胞MC)。又，例如，於施加電壓VCG ＿ BR 時為斷開狀態，但於施加電壓VCG ＿ FR 時成為接通狀態之記憶胞MC能夠判別為與資料“0”對應之記憶胞MC(與分佈B、C、D、E對應之記憶胞MC)。又，此時成為斷開狀態之記憶胞MC能夠判別為與資料“1”對應之記憶胞MC(與分佈F、G對應之記憶胞MC)。
又，例如，於將記憶胞MC之上位比特之資料讀出之情形時，對字元線WL依次施加圖4之電壓VCG ＿ AR 、VCG ＿ CR 、VCG ＿ ER 、VCG ＿ GR 。藉此，根據該等記憶胞MC之接通/斷開，能夠判別與資料“1”對應之記憶胞MC及與資料“0”對應之記憶胞MC。
再者，此種資料之分配或施加之電壓之順序等只不過為例示，能夠適當變更。
[讀出動作]
其次，參照圖5等，對本實施形態之半導體記憶裝置之讀出動作更具體地進行說明。
再者，於以下之說明中，說明對圖2之記憶體指MFa中所包含之記憶胞MC進行讀出動作之例。
又，於以下之說明中，將作為動作對象之記憶胞MC稱為「選擇記憶胞MC」，將除此以外之記憶胞MC稱為「非選擇記憶胞MC」。又，將連接於選擇記憶胞MC之字元線WL稱為「選擇字元線WL」，將除此以外之字元線WL稱為「非選擇字元線WL」。又，將包含選擇記憶胞MC之記憶體指MF稱為「選擇記憶體指MF」，將包含選擇記憶胞MC之記憶體區塊MB稱為「選擇記憶體區塊MB」，將除此以外之記憶體指MF稱為「非選擇記憶體指MF」，將除此以外之記憶體區塊MB稱為「非選擇記憶體區塊MB」。
又，圖5之「CG」表示圖1所示之複數條配線CG中與字元線WL對應之配線CG。又，圖5之「sSGD」表示與選擇記憶體指MFa(圖2)對應之汲極選擇線SGD。又，「uSGD」表示與非選擇記憶體指MFb(圖2)對應之汲極選擇線SGD。
如圖5所示，於本實施形態之讀出動作時，字元線WL之電壓被預先充電至電壓V1 左右為止。又，配線CG之電壓被預先充電至電壓VDD －Vth 左右為止。除此以外之配線之電壓設定為電壓VSS 。電壓VSS 例如為電源電壓之低電壓側之電壓左右之電壓。電壓VDD 例如為電源電壓之高電壓側之電壓左右之電壓。電壓Vth 例如為電連接於被供給電源電壓之高電壓側之電壓之焊墊電極與字元線WL之間之複數個電晶體中具有最大之閾值電壓之電晶體之閾值電壓左右之大小之電壓。此種電晶體例如既可為電壓選擇電晶體37(圖1)，亦可為動作電壓產生電路21(圖1)中所包含之任一個電晶體。
於讀出動作中，自定序器26輸出控制信號對位址解碼器22(圖1)進行控制，進行選擇字元線WL之選擇。即，利用位址解碼器22將位址寄存器之位址資料解碼，將與選擇記憶體區塊MB對應之區塊選擇線32設為“H”狀態，將除此以外之區塊選擇線32設為“L”狀態。藉此，與選擇記憶體區塊MB對應之字元線WL與配線CG導通。又，將與上述位址資料對應之電壓選擇線33設為“H”狀態，將除此以外之電壓選擇線33設為“L”狀態。藉此，連接於選擇字元線WL之配線CG與特定之動作電壓輸出端子31導通，連接於非選擇字元線WL之配線CG與其他動作電壓輸出端子31導通。
又，自定序器26輸出控制信號對動作電壓產生電路21進行控制，依次進行動作電壓輸出端子31之電壓之升高及降低，藉此將配線CG等之電壓以如下方式控制。
於時序T101 中，如圖5所示，將非選擇字元線WL及連接於此之配線CG之電壓升高至電壓VREAD 。又，將選擇字元線WL及連接於此之配線CG之電壓降低至電壓VSS 。又，將汲極選擇線sSGD及源極選擇線SGS之電壓升高至電壓VSG 。又，將位元線BL之電壓升高至電壓VSELSRC 。
再者，電壓VREAD 為大於電壓VSS 之電壓，且具有與記錄於記憶胞MC中之資料無關而使記憶胞MC成為接通狀態之程度之大小。又，電壓VSG 為大於電壓VSS 之電壓，且具有選擇電晶體(STD、STS)成為接通狀態之程度之大小。
此時，於記憶體串MSa、MSb中之非選擇記憶胞MC形成電子之通道。位於較選擇記憶胞MC靠位元線BL側之記憶胞MC之通道與位元線BL導通，成為與位元線BL相同程度之電壓。位於較選擇記憶胞MC靠源極線SL側之記憶胞MC之通道與源極線SL導通，成為與源極線SL相同程度之電壓。
其次，於時序T102 中，將選擇字元線WL及連接於此之配線CG之電壓升高至電壓VCG ＿ XR (X為A～G之任一者，參照圖4)。又，將位元線BL之電壓升高至電壓VBL 。電壓VBL 為大於電壓VSELSRC 之電壓。
藉此，根據記憶胞MC之閾值電壓，而選擇記憶胞MC成為接通狀態，或成為斷開狀態。於選擇記憶胞MC成為接通狀態之記憶體串MS中，位元線BL與源極線SL導通，感測放大器25之感測節點之電荷經由位元線BL而流至源極線SL，感測節點之電壓減少。另一方面，於選擇記憶胞MC不成為接通狀態之記憶體串MS中，位元線BL與源極線SL不導通，感測放大器25之感測節點之電壓不變化。感測放大器25(圖1)例如基於選通信號將感測節點之電壓讀出，並作為資料鎖存。
其次，於時序T103 中，將配線CG及字元線WL之電壓降低至電壓VDD －Vth 。又，將選擇閘極線(sSGD、SGS)之電壓降低至電壓VSS 。
此處，當字元線WL之電壓降低時，藉由電容耦合而半導體柱120之通道之電壓亦降低。此時，由於記憶胞MC及選擇電晶體(STD、STS)全部成為斷開狀態，故而於半導體柱120殘留電子。其結果，半導體柱120之通道之電壓大幅度降低。再者，殘留之電子經由選擇電晶體(STD、STS)而作為洩漏電流向位元線BL及源極線SL慢慢洩漏。
其次，於時序T104 中，將配線CG自字元線WL電切斷。藉此，字元線WL成為浮動狀態。
此處，若半導體柱120中之電子洩漏至位元線BL及源極線SL，則半導體柱120之電壓升高。此處，字元線WL為浮動狀態。因此，若半導體柱120之電壓升高，則藉由電容耦合而字元線WL之電壓亦升高至電壓V1 左右為止。將此種現象於本說明書中稱為「潛變增大」。
以下，同樣地，於時序T102 中，適當調整施加至選擇字元線WL等之電壓VCG ＿ XR ，依次進行時序T101 ～T103 中之處理。然後，感測放大器25(圖1)將鎖存之資料傳送至輸入輸出緩衝器。
[寫入動作]
其次，參照圖6，對本實施形態之半導體記憶裝置之寫入動作進行說明。
再者，於以下之說明中，說明對圖2之記憶體指MFa中所包含之記憶胞MC進行寫入動作之例。
於寫入動作中，自定序器26(圖1)輸出控制信號對位址解碼器22(圖1)進行控制，進行選擇字元線WL之選擇。
又，自定序器26輸出控制信號對感測放大器25(圖1)進行控制，將寫入資料保存於感測放大器單元之鎖存器中。又，根據保存於該鎖存器之值等，調整施加至位元線BL之電壓。例如，關於與圖4之分佈Er對應之記憶胞MC或閾值電壓已經到達至所期望之分佈之記憶胞MC，無須進行閾值電壓之調整。連接於此種記憶胞MC之位元線BL之電壓設定為電壓VDDSA 。另一方面，關於閾值電壓未到達至所期望之分佈之記憶胞MC，必須進行閾值電壓之調整。連接於此種記憶胞MC之位元線BL之電壓設定為電壓VSS 。再者，電壓VDDSA 為大於電壓VSS 之電壓。
又，自定序器26輸出控制信號對動作電壓產生電路21進行控制，依次進行動作電壓輸出端子31之電壓之升高及降低，藉此將配線CG等之電壓以如下方式控制。
於時序T120 中，如圖6所示，將源極選擇線SGS之電壓升高至電壓VSGS 。電壓VSGS 為小於電壓VSG 之電壓，且具有選擇電晶體(STD、STS)不會成為接通狀態之程度之大小。
其次，於時序T121 中，將配線CG及字元線WL之電壓升高至電壓VDD －Vth 。
其次，於時序T122 中，將汲極選擇線uSGD之電壓升高至電壓VSGS 。又，將汲極選擇線sSGD之電壓升高至電壓VSGD 。電壓VSGD 為大於電壓VSS 之電壓，且具有根據位元線BL之電壓而汲極選擇電晶體STD成為接通狀態之程度之大小。
此時，於記憶體串MSa之汲極選擇電晶體STD中，成為對閘極電極施加電壓VSGD 、對汲極電極施加電壓VSS 之狀態。藉此，該汲極選擇電晶體STD成為接通狀態。另一方面，於記憶體串MSb之汲極選擇電晶體STD中，成為對閘極電極施加電壓VSGD 、對汲極電極施加電壓VDDSA 之狀態。藉此，該汲極選擇電晶體STD成為斷開狀態。記憶體串MSc、MSd之汲極選擇電晶體STD亦同樣地成為斷開狀態。
其次，於時序T123 中，將配線CG及字元線WL之電壓升高至電壓VPASS 。電壓VPASS 為大於電壓VSGS 之電壓，且具有與記錄於記憶胞MC中之資料無關而使記憶胞MC成為接通狀態之程度之大小。再者，電壓VPASS 可大於電壓VREAD ，亦可與電壓VREAD 為相同程度。
此時，於記憶體串MSa、MSb、MSc、MSd之記憶胞MC形成電子之通道。又，於記憶體串MSa中記憶胞MC之通道與位元線BL導通，自位元線BL供給電子。另一方面，於記憶體串MSb、MSc、MSd中記憶胞MC之通道不與位元線BL導通，該等通道成為浮動狀態。因此，該等通道之電壓通過與字元線WL之電容耦合而升高。
其次，於時序T124 中，將選擇字元線WL及連接於此之配線CG之電壓升高至電壓VPGM 。電壓VPGM 為大於電壓VPASS 之電壓，且具有使記憶胞MC之通道中之電子穿隧至閘極絕緣膜130之電荷儲存膜132中之程度之大小。
藉此，於記憶體串MSa中之選擇記憶胞MC中，通道與字元線WL之間之電場成為特定以上，選擇記憶胞MC之通道中之電子穿隧至閘極絕緣膜130中，選擇記憶胞MC之閾值電壓升高。再者，記憶體串MSb、MSc、MSd中之記憶胞MC之通道之電壓藉由與字元線WL之電容耦合而升高。因此，通道與字元線WL之間之電場不成為特定以上，不產生電子之穿隧。
其次，於時序T125 中，將配線CG及字元線WL之電壓降低至電壓VPASS 。
其次，於時序T126 中，將位元線BL之電壓降低至電壓VSS 。又，將配線CG及字元線WL之電壓降低至電壓V2 。電壓V2 大於電壓VSS ，且小於電壓VPASS 。藉此，記憶體串MSb、MSc、MSd中之記憶胞MC之通道之電壓降低。
其次，於時序T127 中，將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG 。又，將配線CG及字元線WL之電壓再次升高至電壓VPASS 。
藉此，所有記憶胞MC之通道與位元線BL及源極線SL之兩者導通。又，對該等所有通道自位元線BL及源極線SL之兩者供給電子，該等通道之電壓降低至電壓VSS 左右為止。
其次，於時序T128 中，將選擇閘極線(sSGD、uSGD、SGS)之電壓降低至電壓VSS 。
藉此，記憶胞MC之通道自位元線BL及源極線SL電切斷，成為浮動狀態。
其次，於時序T129 中，將配線CG及字元線WL之電壓降低至電壓VDD －Vth 。
此處，記憶胞MC之通道為浮動狀態。因此，若字元線WL之電壓降低，則藉由電容耦合而通道之電壓亦降低。再者，通道中之電子經由選擇電晶體(STD、STS)用固定之時間慢慢洩漏至位元線BL及源極線SL。
其次，於時序T130 中，將配線CG自字元線WL電切斷。藉此，字元線WL成為浮動狀態。
此處，當記憶胞MC之通道中之電子洩漏至位元線BL及源極線SL時，通道之電壓升高。此處，字元線WL為浮動狀態。因此，當通道之電壓升高時，藉由電容耦合而字元線WL之電壓亦升高至電壓V1 左右為止。
其次，進行與上述讀出動作類似之驗證處理。驗證處理基本上與讀出動作同樣地進行。於時序T102 中，亦可施加與上述電壓VCG ＿ XR 不同之驗證電壓。其次，判定各記憶胞MC之閾值電壓是否到達至所期望之分佈，將該判定結果記憶於感測放大器單元之鎖存器中。以下，同樣地，將時序T120 ～T130 中之處理與驗證處理重複進行特定次數量。
[第1比較例]
其次，參照圖7，對第1比較例之半導體記憶裝置之寫入動作進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
第1比較例之寫入動作與第1實施形態之寫入動作大致同樣地進行。又，第1比較例之寫入動作之時序T000 ～T005 中之處理與第1實施形態之寫入動作之時序T120 ～T125 中之處理相同。又，於第1比較例之寫入動作中，不進行第1實施形態之寫入動作之時序T126 ～T129 中之處理，於時序T009 中將配線CG及字元線WL之電壓降低至電壓VDD －Vth 。又，將選擇閘極線(sSGD、uSGD、SGS)之電壓同時降低至電壓VSS 。
此處，如參照圖6所說明，於第1實施形態之寫入動作中，於時序T131 中字元線WL之電壓升高至電壓V1 左右為止。另一方面，於第1比較例之寫入動作中，存在字元線WL之電壓幾乎不升高，成為電壓VDD －Vth 左右之情形。例如，於半導體記憶裝置中，於寫入動作之中途，存在指示中斷該寫入動作而進行讀出動作之情形。根據指示中斷寫入動作之時序，有於圖7之處理結束後不進行驗證處理之情形。於該情形時，於如圖7中之時序T010 般字元線WL之電壓成為維持電壓VDD －Vth 左右之狀態下，執行讀出動作。
半導體記憶裝置於讀出動作時施加至字元線WL等之電壓之時序或大小以如圖5般之狀態為前提來設定。然而，於如上述般中斷寫入動作之情形時，會於與如圖5般之狀態不同之狀態下執行讀出動作。藉此，例如有對字元線WL施加上述電壓VCG ＿ XR 之情形時之記憶胞MC之狀態亦產生差異之可能性，從而有導致誤讀出增大之虞。
[第2比較例之寫入動作]
其次，參照圖8，對第2比較例之半導體記憶裝置之寫入動作進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
第2比較例之寫入動作與第1實施形態之寫入動作大致同樣地進行。又，第2比較例之寫入動作之時序T020 ～T025 中之處理與第1實施形態之寫入動作之時序T120 ～T125 中之處理相同。又，第2比較例之寫入動作之時序T027 ～T030 中之處理與第1實施形態之寫入動作之時序T127 ～T130 中之處理相同。再者，於時序T027 中，字元線WL之電壓降低。該情況表示於時序T027 中記憶胞MC之通道之電壓急遽地降低，藉由電容耦合而字元線WL之電壓降低。
但是，於第2比較例之寫入動作中，不進行第1實施形態之寫入動作之時序T126 中之處理。
於第2比較例之寫入動作中，於時序T027 ～T030 中，進行與第1實施形態之寫入動作之時序T127 ～T130 中之處理相同之處理。藉此，於時序T031 中，字元線WL之電壓升高至電壓V1 左右為止。因此，能夠抑制剛寫入動作後之字元線WL之電壓與剛讀出動作後之字元線WL之電壓(參照圖6)之差，從而抑制誤讀出之增大。
此處，於第2比較例之寫入動作中，於時序T025 中將所有配線CG及字元線WL之電壓設定為電壓VPASS 。此處，記憶體串MSb、MSc、MSd中之記憶胞MC之通道為浮動狀態。因此，該等通道之電壓藉由電容耦合而升高至相對較高之電壓為止。於該狀態下，若於時序T027 中將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG 而使選擇電晶體(STD、STS)為接通狀態，則存在如下情況：於該瞬間電子自位元線BL及源極線SL流入至記憶胞MC之通道，相對較大之電流流入至選擇電晶體(STD、STS)。於此種情形時，有於該等選擇電晶體(STD、STS)產生不良情況之情況。例如，於汲極選擇電晶體STD以與記憶胞MC相同之構成實現，且於其閘極絕緣膜中包含電荷儲存膜132之情形時，存在對該電荷儲存膜132注入熱電子等，汲極選擇電晶體STD之閾值電壓變動之情況。又，即便假設於汲極選擇電晶體STD之閘極絕緣膜中不包含電荷儲存膜132之情形時，亦存在對與選擇電晶體(STD、STS)相鄰之記憶胞MC等之電荷儲存膜132注入熱電子等之情況。
[第1實施形態之效果]
於第1實施形態之寫入動作中，如參照圖6所說明，於時序T126 中將配線CG及字元線WL之電壓降低至電壓V2 。因此，記憶胞MC之通道之電壓與位元線BL及源極線SL之電壓之差變小。通過於該狀態下將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG (時序T127 )，能夠提供抑制於該瞬間流通之電流而抑制如上所述之不良情況，從而能夠較佳地控制之半導體記憶裝置。
[第2實施形態]
其次，參照圖9對第2實施形態之半導體記憶裝置之寫入動作進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
第2實施形態之寫入動作與第1實施形態之寫入動作大致同樣地進行。然而，於第2實施形態之寫入動作中，不進行第1實施形態之寫入動作之於時序T126 進行之處理。
又，於第2實施形態之寫入動作中，於時序T125 中，於將配線CG及字元線WL之電壓降低至電壓VPASS 之後，於時序T206 中，將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓V3 。電壓V3 為大於電壓VSGD 、且小於電壓VSG 之電壓。
藉此，所有記憶胞MC之通道與位元線BL及源極線SL之兩者導通。又，對該等所有通道自位元線BL及源極線SL之兩者供給電子。但是，於該等通道與位元線BL、源極線SL之間流通之電流藉由選擇電晶體(STD、STS)限制。
其次，於時序T207 中，將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG 。
藉此，對記憶胞MC之通道自位元線BL及源極線SL之兩者再次供給電子，該等通道之電壓降低至電壓VSS 左右為止。
然後，進行第1實施形態之寫入動作之時序T128 以後之處理。
此處，於本實施形態中，於時序T206 中，通過將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓V3 ，而成為於選擇電晶體(STD、STS)之源極－汲極間流通若干電流之狀態。然而，由於電壓V3 小於電壓VSG ，故而該瞬間流通之電流小於第2比較例之上述電流。再者，於時序T206 中，記憶胞MC之通道之電壓降低至某程度之電壓為止。
又，於本實施形態中，於時序T207 中，藉由將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG ，而使選擇電晶體(STD、STS)為接通狀態。於該瞬間，於選擇電晶體(STD、STS)之源極－汲極間流通電流。然而，由於記憶胞MC之通道之電壓降低至某程度之電壓為止，故而該瞬間流通之電流亦小於第2比較例之上述電流。
因此，根據此種方法，亦能夠提供抑制如上所述之不良情況而能夠較佳地控制之半導體記憶裝置。
[第3實施形態]
其次，參照圖10對第3實施形態之半導體記憶裝置之寫入動作進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
第3實施形態之寫入動作與第1實施形態之寫入動作大致同樣地進行。然而，於第3實施形態之寫入動作中，不進行第1實施形態之寫入動作之於時序T126 進行之處理。
又，於第3實施形態之寫入動作中，於時序T125 中，將配線CG及字元線WL之電壓降低至電壓VPASS 之後，於時序T305 中，將位元線BL及源極線SL之電壓升高至電壓V4 。電壓V4 既可為大於電壓VDDSA 之電壓，亦可為與電壓VDDSA 為相同程度之電壓。
其次，於時序T306 中，將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG 。
其次，於時序T307 中，將位元線BL及源極線SL之電壓降低至電壓VSS 。
然後，進行第1實施形態之寫入動作之於時序T128 以後之處理。
此處，於本實施形態中，於時序T305 中，將位元線BL及源極線SL之電壓升高至電壓V4 。因此，記憶胞MC之通道之電壓與位元線BL及源極線SL之電壓之差變小。因此，藉由於該狀態下將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG (時序T306 )，能夠提供抑制於該瞬間流通之電流而抑制如上所述之不良情況，從而能夠較佳地控制之半導體記憶裝置。
[第1～第3實施形態之變化例]
第1實施形態、第2實施形態及第3實施形態之寫入方法亦能夠適當組合使用。例如，於第1實施形態中，於進行時序T126 之處理之後且進行時序T127 之處理之前，與第2實施形態同樣地，亦可將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓V3 。又，例如，於第1實施形態中，於時序T126 或其前後，與第3實施形態同樣地，亦可將位元線BL之電壓升高至電壓V4 。又，於第2實施形態中，於進行時序T125 之處理之後且進行時序T206 之處理之前，與第3實施形態同樣地，亦可將位元線BL之電壓升高至電壓V4 。
又，於第1實施形態中，於時序T127 中將配線CG及字元線WL之電壓升高至電壓VPASS ，進而，將選擇閘極線(sSGD、uSGD、SGS)之電壓升高至電壓VSG 。然而，亦可於時序T127 與時序T128 之間將配線CG及字元線WL之電壓升高至電壓VPASS 。
又，於第2實施形態中，將選擇閘極線(sSGD、uSGD、SGS)之電壓分為2個階段升高至電壓VSG 為止。然而，選擇閘極線(sSGD、uSGD、SGS)之電壓亦可分為3個階段以上之階段升高至電壓VSG 為止。
[第4實施形態]
其次，參照圖11對第4實施形態進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
第4實施形態之寫入動作與第1比較例之寫入動作相同。又，第4實施形態之讀出動作與第1實施形態相同。
又，於第4實施形態中，每經過固定時間及每滿足固定之條件，就進行虛設讀出動作。虛設讀出動作與第1實施形態之讀出動作大致同樣地進行。
例如，如圖11中模式性地例示般，於寫入動作之執行中(S101)接收到讀出命令等之情形時，定序器26(圖1)暫時停止寫入動作，作為中斷處理執行讀出動作(S102)。又，定序器26將進行了寫入動作之記憶體區塊MBa之位址、及寫入動作之進展狀況等保存於寄存器等中。
其次，定序器26參照作為讀出動作之對象之位址資料，判定該位址是否為上述記憶體區塊MBa中之位址(S103)。
於上述位址並非為記憶體區塊MBa中之位址之情形時，定序器26如通常般執行讀出動作(S105)。
另一方面，於上述位址為記憶體區塊MBa中之位址之情形時，定序器26對記憶體區塊MBa執行虛設讀出動作(S104)，然後執行通常之讀出動作(S105)。
根據此種方法，亦能夠調整進行讀出動作時之字元線WL之電壓而抑制誤讀出。又，根據此種方法，亦不會產生汲極選擇電晶體STD之閾值電壓之變動等。
又，有於對記憶體區塊MBa進行寫入動作之中途，將該記憶體區塊MBa內之位址之資料讀出之可能性不高之情況。於此種情形時，存在藉由將第1比較例之讀出動作與虛設讀出動作組合，能夠削減寫入動作所需要之時間之情況。
[其他]
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍中。
[相關申請案]
本申請案享有以日本專利申請案2018-166583號(申請日：2018年9月6日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
21:動作電壓產生電路 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 25:感測放大器 26:定序器 31:動作電壓輸出端子 32:區塊選擇線 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 101:絕緣層 110:導電層 120:半導體柱 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:區塊絕緣膜 140:半導體膜 BL:位元線 CG:配線 MA:記憶胞陣列 MB:記憶體區塊 MC:記憶胞 MF:記憶體指 MFa:記憶體指 MFb:記憶體指 MS:記憶體串 MSa:記憶體串 MSb:記憶體串 MSc:記憶體串 MSd:記憶體串 MU:記憶體單元 PC:周邊電路 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 sSGD:選擇閘極線 STD:汲極選擇電晶體 STS:源極選擇電晶體 uSGD:選擇閘極線 WL:字元線
圖1係表示第1實施形態之半導體記憶裝置之模式性之構成之等效電路圖。  圖2係該半導體記憶裝置之模式性之立體圖。  圖3係圖2之模式性之放大圖。  圖4係表示記憶胞MC之閾值電壓之分佈之模式性之柱狀圖。  圖5係表示第1實施形態之讀出動作之模式性之波形圖。  圖6係表示第1實施形態之寫入動作之模式性之波形圖。  圖7係表示第1比較例之寫入動作之模式性之波形圖。  圖8係表示第2比較例之寫入動作之模式性之波形圖。  圖9係表示第2實施形態之寫入動作之模式性之波形圖。  圖10係表示第3實施形態之寫入動作之模式性之波形圖。  圖11係用以說明第4實施形態之處理之模式性之流程圖。
BL:位元線
CG:配線
SGS:選擇閘極線
WL:字元線
sSGD:選擇閘極線
uSGD:選擇閘極線

Claims (5)

  1. 一種半導體記憶裝置，其具備：  基板；  半導體柱，其於第1方向延伸，上述第1方向之一端自上述基板離開；  第1配線，其與上述半導體柱對向；  第2配線，其與上述半導體柱對向，且較上述第1配線更接近上述半導體柱之一端；  第1絕緣膜，其設置於上述半導體柱與上述第1配線之間；  第2絕緣膜，其設置於上述半導體柱與上述第2配線之間；以及  控制電路，其電連接於上述第1配線及上述第2配線，且構成為可執行寫入動作；  於上述寫入動作之  第1時序中上述第1配線之電壓升高，  於其後之第2時序中上述第1配線之電壓降低，  於其後之第3時序中上述第2配線之電壓升高，  於上述第3時序或其後之第4時序中上述第1配線之電壓升高，  於其後之第5時序中上述第2配線之電壓降低，  於其後之第6時序中上述第1配線之電壓降低。
  2. 一種半導體記憶裝置，其具備：  基板；  半導體柱，其於第1方向延伸，上述第1方向之一端自上述基板離開；  第1配線，其與上述半導體柱對向；  第2配線，其與上述半導體柱對向，且較上述第1配線更接近上述半導體柱之一端；  第1絕緣膜，其設置於上述半導體柱與上述第1配線之間；  第2絕緣膜，其設置於上述半導體柱與上述第2配線之間；以及  控制電路，其電連接於上述第1配線及上述第2配線，且構成為可執行寫入動作；  於上述寫入動作之  第1時序中上述第1配線之電壓升高，  於其後之第2時序中上述第2配線之電壓升高，  於其後之第3時序中上述第2配線之電壓進而升高，  於其後之第4時序中上述第2配線之電壓降低，  於其後之第5時序中上述第1配線之電壓降低。
  3. 一種半導體記憶裝置，其具備：  基板；  半導體柱，其於第1方向延伸，上述第1方向之一端自上述基板離開；  第1配線，其與上述半導體柱對向；  第2配線，其與上述半導體柱對向，且較上述第1配線更接近上述半導體柱之一端；  第1絕緣膜，其設置於上述半導體柱與上述第1配線之間；  第2絕緣膜，其設置於上述半導體柱與上述第2配線之間；  第3配線，其連接於上述半導體柱之一端；以及  控制電路，其電連接於上述第1配線、上述第2配線及上述第3配線，且構成為可執行寫入動作；  於上述寫入動作之  第1時序中上述第1配線之電壓升高，  於第2時序中上述第3配線之電壓升高，  於其後之第3時序中上述第2配線之電壓升高，  於其後之第4時序中上述第3配線之電壓降低，  於其後之第5時序中上述第2配線之電壓降低，  於其後之第6時序中上述第1配線之電壓降低。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中  於上述第2配線之電壓降低、且上述第1配線之電壓降低之後之第7時序中上述第1配線之電壓升高。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中  於上述第1時序與上述第2時序之間之第8時序中上述第1配線之電壓進而升高，  於上述第8時序與上述第2時序之間之第9時序中上述第1配線之電壓降低。
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