CN110880346A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够较佳地控制的半导体存储装置。实施方式的半导体存储装置具备：基板；半导体柱；第1配线及第2配线，与半导体柱对向；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线。在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-166583号(申请日：2018年9月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有具备基板、多条配线、及与这些多条配线对向的半导体膜的半导体存储装置。
发明内容
实施方式提供一种能够较佳地控制的半导体存储装置。
一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。
一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第2配线的电压升高，在其后的第3时序中第2配线的电压进而升高，在其后的第4时序中第2配线的电压降低，在其后的第5时序中第1配线的电压降低。
一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；第3配线，连接在半导体柱的一端；以及控制电路，电连接在第1配线、第2配线及第3配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在第2时序中第3配线的电压升高，在其后的第3时序中第2配线的电压升高，在其后的第4时序中第3配线的电压降低，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。
图2是该半导体存储装置的示意性的立体图。
图3是图2的示意性的放大图。
图4是表示存储单元MC的阈值电压的分布的示意性的柱状图。
图5是表示第1实施方式的读出动作的示意性的波形图。
图6是表示第1实施方式的写入动作的示意性的波形图。
图7是表示第1比较例的写入动作的示意性的波形图。
图8是表示第2比较例的写入动作的示意性的波形图。
图9是表示第2实施方式的写入动作的示意性的波形图。
图10是表示第3实施方式的写入动作的示意性的波形图。
图11是用来说明第4实施方式的处理的示意性的流程图。
具体实施方式
其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非以限定本发明之意图表示。
另外，在本说明书中，将相对于基板的表面平行的特定的方向称为X方向，将相对于基板的表面平行且与X方向垂直的方向称为Y方向，将相对于基板的表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定的面的方向称为第1方向，将沿着该特定的面且与第1方向交叉的方向称为第2方向，将与该特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向既可与X方向、Y方向及Z方向的任一者对应，也可不对应。
另外，在本说明书中，“上”或“下”等的表达是以基板为基准。例如，在所述第1方向与基板的表面交叉的情况下，将沿着该第1方向从基板离开的方向称为上，将沿着第1方向接近基板的方向称为下。另外，在关于某构成言及下表面或下端的情况下，是指该构成的基板侧的面或端部，在言及上表面或上端的情况下，是指该构成的与基板为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，在本说明书中，在言及第1构成“电连接在”第2构成的情况下，既可为第1构成直接连接在第2构成，也可为第1构成经由配线、半导体部件或晶体管等而连接在第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开状态，第1个晶体管也“电连接在”第3个晶体管。
另外，在本说明书中，在言及第1构成从第2构成“电绝缘”的情况下，例如，是指在第1构成与第2构成之间设置着绝缘膜等，且未设置将第1构成与第2构成连接的接点或配线等的状态。
[第1实施方式]
[构成]
以下，参照附图，对第1实施方式的半导体存储装置的构成进行说明。此外，以下的附图是示意性的图，为了方便说明，有时将一部分的构成省略。
图1是表示第1实施方式的半导体存储装置的构成的示意性的等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MA及对存储单元阵列MA进行控制的周边电路PC。
存储单元阵列MA具备多个存储器区块MB。这些多个存储器区块MB分别具备多个存储器指MF。这些多个存储器指MF分别具备多个存储器单元MU。这些多个存储器单元MU的一端分别经由位线BL而连接在周边电路PC。另外，这些多个存储器单元MU的另一端分别经由共通的源极线SL而连接在周边电路PC。
存储器单元MU具备串联连接在位线BL与源极线SL之间的漏极选择晶体管STD、存储器串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS仅称为选择晶体管(STD、STS)。
存储器串MS具备串联连接的多个存储单元MC。本实施方式的存储单元MC为具备作为通道区域而发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的电场效应型的晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极，分别连接着字线WL。这些字线WL分别共通连接在1个存储器区块MB中的所有存储器单元MU。
选择晶体管(STD、STS)为具备作为通道区域而发挥功能的半导体层、栅极绝缘膜及栅极电极的电场效应型的晶体管。在选择晶体管(STD、STS)的栅极电极，分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与存储器指MF对应地设置，且共通连接在1个存储器指MF中的所有存储器单元MU。源极选择线SGS共通连接在1个存储器区块MB中的所有存储器单元MU。
周边电路PC具备产生动作电压的动作电压产生电路21、将地址数据解码的地址解码器22、根据地址解码器22的输出信号将动作电压传送至存储单元阵列MA的区块选择电路23及电压选择电路24、连接在位线BL的传感放大器25、及对这些进行控制的定序器26。
动作电压产生电路21具备多个动作电压输出端子31。例如，动作电压产生电路21根据来自定序器26的控制信号，在对存储单元阵列MA的读出动作、写入动作及删除动作时依次产生施加至位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，并输出至多个动作电压输出端子31。
地址解码器22具备多条区块选择线32及多条电压选择线33。例如，地址解码器22根据来自定序器26的控制信号依次参照地址寄存器的地址数据，将该地址数据解码，将与地址数据对应的特定的区块选择线32及电压选择线33设为“H”状态，将除此以外的区块选择线32及电压选择线33设为“L”状态。
区块选择电路23具备与存储器区块MB对应的多个区块选择部34。这些多个区块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个区块选择晶体管35。区块选择晶体管35例如为电场效应型的耐压晶体管。区块选择晶体管35的一端分别电连接在对应的字线WL或选择栅极线(SGD、SGS)。另一端分别经由配线CG及电压选择电路24而电连接在动作电压输出端子31。栅极电极共通连接在对应的区块选择线32。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。这些多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为电场效应型的耐压晶体管。电压选择晶体管37的一端分别经由配线CG及区块选择电路23而电连接在对应的字线WL或选择栅极线(SGD、SGS)。另一端分别电连接在对应的动作电压输出端子31。栅极电极分别连接在对应的电压选择线33。
传感放大器25连接在多条位线BL。传感放大器25例如具备与位线BL对应的多个传感放大器单元。传感放大器单元分别具备基于动作电压产生电路21中产生的电压对位线BL进行充电的箝位晶体管、对位线BL的电压或电流进行传感的传感电路、保存该传感电路的输出信号或写入数据、验证通过旗标等的多个锁存器、及逻辑电路。逻辑电路例如在读出动作时，参照保存在锁存器中的下位页的数据对保存在存储单元MC中的数据进行特定。另外，例如在写入动作时，参照保存在锁存器中的下位页的数据，对位线BL的电压进行控制。
定序器26根据输入的命令及半导体存储装置的状态，将控制信号输出至动作电压产生电路21、地址解码器22及传感放大器25。例如，定序器26根据时钟信号依次参照指令寄存器的指令数据，将该指令数据解码并输出至动作电压产生电路21、地址解码器22及传感放大器25。
其次，参照图2及图3，对本实施方式的半导体存储装置的构成例进行说明。图2是本实施方式的半导体存储装置的示意性的立体图。图3是由图2的A表示的部分的示意性的放大图。
如图2所示，本实施方式的半导体存储装置具备基板S、配设在Z方向的多个导电层110、在Z方向延伸的多个半导体柱120、设置在导电层110与半导体柱120之间的栅极绝缘膜130、连接在半导体柱120的上端的半导体膜140、设置在这些构成的上方的位线BL。
基板S例如为包括单晶硅(Si)等的半导体基板。基板S例如具备在半导体基板的上表面具有n型的杂质层，进而在该n型的杂质层中具有p型的杂质层的双重阱构造。此外，在本实施方式中，将基板S作为源极线SL而利用。然而，也可与基板S分开地，另外设置作为源极线SL而发挥功能的配线等。
导电层110如图2所示，为经由氧化硅(SiO2)等绝缘层101而配设在Z方向，且在X方向延伸的大致板状的导电层。导电层110例如包含氮化钛(TiN)及钨(W)的积层膜等。
导电层110中位于最下层的导电层作为源极选择线SGS(图1)及连接在此的多个源极选择晶体管STS的栅极电极而发挥功能。另外，位于比其靠上方的导电层作为字线WL(图1)及连接在此的多个存储单元MC(图1)的栅极电极而发挥功能。另外，位于比其靠上方的导电层作为漏极选择线SGD及连接在此的多个漏极选择晶体管STD(图1)的栅极电极而发挥功能。作为漏极选择线SGD等而发挥功能的导电层110比其他导电层110的Y方向的宽度窄，且与存储器指MF对应地在Y方向配设着多个。
半导体柱120在X方向及Y方向配设着多个。半导体柱120具有大致圆柱状或大致圆筒状的形状。另外，半导体柱120的外周面分别由导电层110及绝缘层101包围，半导体柱120的下端连接在基板S。半导体柱120分别作为1个存储器单元MU(图1)中所包含的多个存储单元MC及选择晶体管(STD、STS)的通道区域发挥功能。半导体柱120，例如为非掺杂的多晶硅(p-Si)等的半导体膜。
此外，在本实施方式中，半导体柱120的下端连接在基板S。然而，半导体柱120的下端也可不连接在基板S。例如，如上所述，在像与基板S分开地设置作为源极线SL而发挥功能的配线那样的情况下，半导体柱120的下端只要连接在该配线即可。
栅极绝缘膜130例如，如图3所示，具备积层在半导体柱120与导电层110之间的隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷储存膜132例如为氮化硅(SiN)等能够储存电荷的膜。
此外，在图3中表示与存储单元MC对应的栅极绝缘膜130的构造，在本实施方式中，与漏极选择晶体管STD对应的栅极绝缘膜也具有相同的构造。与源极选择晶体管STS对应的栅极绝缘膜既可具有相同的构造，也可具有不同的构造。
另外，在图3中表示栅极绝缘膜130具备氮化硅等的电荷储存膜132的例，但栅极绝缘膜130例如也可具备多晶硅等的浮动栅极。
半导体膜140(图2)例如为包含磷等N型的杂质的多晶硅(p-Si)等的半导体膜。
位线BL在X方向配设着多条，且在Y方向延伸。位线BL经由接点151而电连接在多个半导体柱120。
此外，在以下的说明中，存在将与图2所示的多个半导体柱120中的4个对应的存储器串MS分别称为存储器串MSa、MSb、MSc、MSd的情况。存储器串MSa、MSb包含在相同的存储器指MFa中，存储器串MSc、MSd包含在相同的存储器指MFb中。另外，这些存储器指MFa、MFb包含在相同的存储器区块MB中。进而，存储器串MSa、MSc电连接在相同的位线BL，存储器串MSb、MSd电连接在相同的位线BL。
其次，参照图4，对存储单元MC的阈值电压进行说明。图4是用来说明存储单元MC的阈值电压的示意性的柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。
如上所述，存储单元阵列MA具备多个存储单元MC。在对这些多个存储单元MC进行写入动作的情况下，这些存储单元MC的阈值电压分布在多种(在图4的例中为8种)的范围。例如，与由图4的A所示的分布对应的多个存储单元MC的阈值电压大于图4的电压VCG＿AR，小于电压VCG＿BR。
在本实施方式中，通过将存储单元MC的栅极绝缘膜130中的电荷调整为8种范围，而将3比特的数据保存在各存储单元MC。
图中的分布Er与最低的阈值电压(删除状态的存储单元MC的阈值电压)对应。在与分布Er对应的存储单元MC中，例如分配着数据“111”。
图中的分布A与比与所述分布Er对应的阈值电压高的阈值电压对应。在与分布A对应的存储单元MC中，例如，分配着数据“011”。
图中的分布B与比与所述分布A对应的阈值电压高的阈值电压对应。在与分布B对应的存储单元MC中，例如，分配着数据“001”。
以下，同样地，图中的分布C～G与比与分布B～F对应的阈值电压高的阈值电压对应。在与这些分布对应的存储单元MC中，例如，分配着数据“101”、“100”、“000”、“010”、“110”。
在从这些存储单元MC读出数据的情况下，只要对字线WL施加具有这些分布之间的大小的电压即可。
例如，在将存储单元MC的下位比特的数据读出的情况下，对字线WL施加图4的电压VCG＿DR。由此，成为接通状态的存储单元MC能够判别为与数据“1”对应的存储单元MC(与分布Er、A、B、C对应的存储单元MC)。另外，成为断开状态的存储单元MC能够判别为与数据“0”对应的存储单元MC(与分布D、E、F、G对应的存储单元MC)。
另外，例如，在将存储单元MC的中位比特的数据读出的情况下，对字线WL依次施加图4的电压VCG＿BR、VCG＿FR。例如，在施加电压VCG＿BR时成为接通状态的存储单元MC能够判别为与数据“1”对应的存储单元MC(与分布Er、A对应的存储单元MC)。另外，例如，在施加电压VCG＿BR时为断开状态，但在施加电压VCG＿FR时成为接通状态的存储单元MC能够判别为与数据“0”对应的存储单元MC(与分布B、C、D、E对应的存储单元MC)。另外，此时成为断开状态的存储单元MC能够判别为与数据“1”对应的存储单元MC(与分布F、G对应的存储单元MC)。
另外，例如，在将存储单元MC的上位比特的数据读出的情况下，对字线WL依次施加图4的电压VCG＿AR、VCG＿CR、VCG＿ER、VCG＿GR。由此，根据这些存储单元MC的接通/断开，能够判别与数据“1”对应的存储单元MC及与数据“0”对应的存储单元MC。
此外，这样的数据的分配或施加的电压的顺序等只不过为例示，能够适当变更。
[读出动作]
其次，参照图5等，对本实施方式的半导体存储装置的读出动作更具体地进行说明。
此外，在以下的说明中，说明对图2的存储器指MFa中所包含的存储单元MC进行读出动作的例。
另外，在以下的说明中，将作为动作对象的存储单元MC称为“选择存储单元MC”，将除此以外的存储单元MC称为“非选择存储单元MC”。另外，将连接在选择存储单元MC的字线WL称为“选择字线WL”，将除此以外的字线WL称为“非选择字线WL”。另外，将包含选择存储单元MC的存储器指MF称为“选择存储器指MF”，将包含选择存储单元MC的存储器区块MB称为“选择存储器区块MB”，将除此以外的存储器指MF称为“非选择存储器指MF”，将除此以外的存储器区块MB称为“非选择存储器区块MB”。
另外，图5的“CG”表示图1所示的多条配线CG中与字线WL对应的配线CG。另外，图5的“sSGD”表示与选择存储器指MFa(图2)对应的漏极选择线SGD。另外，“uSGD”表示与非选择存储器指MFb(图2)对应的漏极选择线SGD。
如图5所示，在本实施方式的读出动作时，字线WL的电压被预先充电至电压V1左右为止。另外，配线CG的电压被预先充电至电压VDD－Vth左右为止。除此以外的配线的电压设定为电压VSS。电压VSS例如为电源电压的低电压侧的电压左右的电压。电压VDD例如为电源电压的高电压侧的电压左右的电压。电压Vth例如为电连接在被供给电源电压的高电压侧的电压的焊垫电极与字线WL之间的多个晶体管中具有最大的阈值电压的晶体管的阈值电压左右的大小的电压。这样的晶体管例如既可为电压选择晶体管37(图1)，也可为动作电压产生电路21(图1)中所包含的任一个晶体管。
在读出动作中，从定序器26输出控制信号对地址解码器22(图1)进行控制，进行选择字线WL的选择。也就是说，利用地址解码器22将地址寄存器的地址数据解码，将与选择存储器区块MB对应的区块选择线32设为“H”状态，将除此以外的区块选择线32设为“L”状态。由此，与选择存储器区块MB对应的字线WL与配线CG导通。另外，将与所述地址数据对应的电压选择线33设为“H”状态，将除此以外的电压选择线33设为“L”状态。由此，连接在选择字线WL的配线CG与特定的动作电压输出端子31导通，连接在非选择字线WL的配线CG与其他动作电压输出端子31导通。
另外，从定序器26输出控制信号对动作电压产生电路21进行控制，依次进行动作电压输出端子31的电压的升高及降低，由此将配线CG等的电压以如下方式控制。
在时序T101中，如图5所示，将非选择字线WL及连接在此的配线CG的电压升高至电压VREAD。另外，将选择字线WL及连接在此的配线CG的电压降低至电压VSS。另外，将漏极选择线sSGD及源极选择线SGS的电压升高至电压VSG。另外，将位线BL的电压升高至电压VSELSRC。
此外，电压VREAD为大于电压VSS的电压，且具有与记录在存储单元MC中的数据无关而使存储单元MC成为接通状态的程度的大小。另外，电压VSG为大于电压VSS的电压，且具有选择晶体管(STD、STS)成为接通状态的程度的大小。
此时，在存储器串MSa、MSb中的非选择存储单元MC形成电子的通道。位于比选择存储单元MC靠位线BL侧的存储单元MC的通道与位线BL导通，成为与位线BL相同程度的电压。位于比选择存储单元MC靠源极线SL侧的存储单元MC的通道与源极线SL导通，成为与源极线SL相同程度的电压。
其次，在时序T102中，将选择字线WL及连接在此的配线CG的电压升高至电压VCG＿XR(X为A～G的任一者，参照图4)。另外，将位线BL的电压升高至电压VBL。电压VBL为大于电压VSELSRC的电压。
由此，根据存储单元MC的阈值电压，而选择存储单元MC成为接通状态，或成为断开状态。在选择存储单元MC成为接通状态的存储器串MS中，位线BL与源极线SL导通，传感放大器25的传感节点的电荷经由位线BL而流至源极线SL，传感节点的电压减少。另一方面，在选择存储单元MC不成为接通状态的存储器串MS中，位线BL与源极线SL不导通，传感放大器25的传感节点的电压不变化。传感放大器25(图1)例如基于选通信号将传感节点的电压读出，并作为数据锁存。
其次，在时序T103中，将配线CG及字线WL的电压降低至电压VDD－Vth。另外，将选择栅极线(sSGD、SGS)的电压降低至电压VSS。
此处，当字线WL的电压降低时，通过电容耦合而半导体柱120的通道的电压也降低。此时，由于存储单元MC及选择晶体管(STD、STS)全部成为断开状态，所以在半导体柱120残留电子。其结果，半导体柱120的通道的电压大幅度降低。此外，残留的电子经由选择晶体管(STD、STS)而作为泄漏电流向位线BL及源极线SL慢慢泄漏。
其次，在时序T104中，将配线CG从字线WL电切断。由此，字线WL成为浮动状态。
此处，如果半导体柱120中的电子泄漏至位线BL及源极线SL，那么半导体柱120的电压升高。此处，字线WL为浮动状态。因此，如果半导体柱120的电压升高，那么通过电容耦合而字线WL的电压也升高至电压V1左右为止。将这种现象在本说明书中称为“潜变增大”。
以下，同样地，在时序T102中，适当调整施加至选择字线WL等的电压VCG＿XR，依次进行时序T101～T103中的处理。然后，传感放大器25(图1)将锁存的数据传送至输入输出缓冲器。
[写入动作]
其次，参照图6，对本实施方式的半导体存储装置的写入动作进行说明。
此外，在以下的说明中，说明对图2的存储器指MFa中所包含的存储单元MC进行写入动作的例。
在写入动作中，从定序器26(图1)输出控制信号对地址解码器22(图1)进行控制，进行选择字线WL的选择。
另外，从定序器26输出控制信号对传感放大器25(图1)进行控制，将写入数据保存在传感放大器单元的锁存器中。另外，根据保存在该锁存器的值等，调整施加至位线BL的电压。例如，关于与图4的分布Er对应的存储单元MC或阈值电压已经到达至所期望的分布的存储单元MC，无须进行阈值电压的调整。连接在这样的存储单元MC的位线BL的电压设定为电压VDDSA。另一方面，关于阈值电压未到达至所期望的分布的存储单元MC，必须进行阈值电压的调整。连接在这样的存储单元MC的位线BL的电压设定为电压VSS。此外，电压VDDSA为大于电压VSS的电压。
另外，从定序器26输出控制信号对动作电压产生电路21进行控制，依次进行动作电压输出端子31的电压的升高及降低，由此将配线CG等的电压以如下方式控制。
在时序T120中，如图6所示，将源极选择线SGS的电压升高至电压VSGS。电压VSGS为小于电压VSG的电压，且具有不使选择晶体管(STD、STS)成为接通状态的程度的大小。
其次，在时序T121中，将配线CG及字线WL的电压升高至电压VDD－Vth。
其次，在时序T122中，将漏极选择线uSGD的电压升高至电压VSGS。另外，将漏极选择线sSGD的电压升高至电压VSGD。电压VSGD为大于电压VSS的电压，且具有根据位线BL的电压而漏极选择晶体管STD成为接通状态的程度的大小。
此时，在存储器串MSa的漏极选择晶体管STD中，成为对栅极电极施加电压VSGD，对漏极电极施加电压VSS的状态。由此，该漏极选择晶体管STD成为接通状态。另一方面，在存储器串MSb的漏极选择晶体管STD中，成为对栅极电极施加电压VSGD，对漏极电极施加电压VDDSA的状态。由此，该漏极选择晶体管STD成为断开状态。存储器串MSc、MSd的漏极选择晶体管STD也同样地成为断开状态。
其次，在时序T123中，将配线CG及字线WL的电压升高至电压VPASS。电压VPASS为大于电压VSGS的电压，且具有与记录在存储单元MC中的数据无关而均使存储单元MC成为接通状态的程度的大小。此外，电压VPASS既可大于电压VREAD，也可与电压VREAD为相同程度。
此时，在存储器串MSa、MSb、MSc、MSd的存储单元MC形成电子的通道。另外，在存储器串MSa中存储单元MC的通道与位线BL导通，从位线BL供给电子。另一方面，在存储器串MSb、MSc、MSd中存储单元MC的通道不与位线BL导通，这些通道成为浮动状态。因此，这些通道的电压通过与字线WL的电容耦合而升高。
其次，在时序T124中，将选择字线WL及连接在此的配线CG的电压升高至电压VPGM。电压VPGM为大于电压VPASS的电压，且具有使存储单元MC的通道中的电子穿隧至栅极绝缘膜130的电荷储存膜132中的程度的大小。
由此，在存储器串MSa中的选择存储单元MC中，通道与字线WL之间的电场成为特定以上，选择存储单元MC的通道中的电子穿隧至栅极绝缘膜130中，选择存储单元MC的阈值电压升高。此外，存储器串MSb、MSc、MSd中的存储单元MC的通道的电压通过与字线WL的电容耦合而升高。因此，通道与字线WL之间的电场不成为特定以上，不产生电子的穿隧。
其次，在时序T125中，将配线CG及字线WL的电压降低至电压VPASS。
其次，在时序T126中，将位线BL的电压降低至电压VSS。另外，将配线CG及字线WL的电压降低至电压V2。电压V2大于电压VSS，且小于电压VPASS。由此，存储器串MSb、MSc、MSd中的存储单元MC的通道的电压降低。
其次，在时序T127中，将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG。另外，将配线CG及字线WL的电压再次升高至电压VPASS。
由此，所有存储单元MC的通道与位线BL及源极线SL的两者导通。另外，对这些所有通道从位线BL及源极线SL的两者供给电子，这些通道的电压降低至电压VSS左右为止。
其次，在时序T128中，将选择栅极线(sSGD、uSGD、SGS)的电压降低至电压VSS。
由此，存储单元MC的通道从位线BL及源极线SL电切断，成为浮动状态。
其次，在时序T129中，将配线CG及字线WL的电压降低至电压VDD－Vth。
此处，存储单元MC的通道为浮动状态。因此，如果字线WL的电压降低，那么通过电容耦合而通道的电压也降低。此外，通道中的电子经由选择晶体管(STD、STS)用固定的时间泄漏至位线BL及源极线SL慢慢。
其次，在时序T130中，将配线CG从字线WL电切断。由此，字线WL成为浮动状态。
此处，当存储单元MC的通道中的电子泄漏至位线BL及源极线SL时，通道的电压升高。此处，字线WL为浮动状态。因此，当通道的电压升高时，通过电容耦合而字线WL的电压也升高至电压V1左右为止。
其次，进行与所述读出动作类似的验证处理。验证处理基本上与读出动作同样地进行。在时序T102中，也可施加与所述电压VCG＿XR不同的验证电压。其次，判定各存储单元MC的阈值电压是否到达至所期望的分布，将该判定结果存储在传感放大器单元的锁存器中。以下，同样地，将时序T120～T130中的处理与验证处理重复进行特定次数量。
[第1比较例]
其次，参照图7，对第1比较例的半导体存储装置的写入动作进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第1比较例的写入动作与第1实施方式的写入动作大致同样地进行。另外，第1比较例的写入动作的时序T000～T005中的处理与第1实施方式的写入动作的时序T120～T125中的处理相同。另外，在第1比较例的写入动作中，不进行第1实施方式的写入动作的时序T126～T129中的处理，在时序T009中将配线CG及字线WL的电压降低至电压VDD－Vth。另外，将选择栅极线(sSGD、uSGD、SGS)的电压同时降低至电压VSS。
此处，如参照图6所说明，在第1实施方式的写入动作中，在时序T131中字线WL的电压升高至电压V1左右为止。另一方面，在第1比较例的写入动作中，存在字线WL的电压几乎不升高，成为电压VDD－Vth左右的情况。例如，在半导体存储装置中，在写入动作的中途，存在指示中断该写入动作而进行读出动作的情况。根据指示中断写入动作的序，有在图7的处理结束后不进行验证处理的情况。在该情况下，在像图7中的时序T010那样字线WL的电压成为维持电压VDD－Vth左右的状态下，执行读出动作。
半导体存储装置在读出动作时施加至字线WL等的电压的时序或大小以像图5那样的状态为前提来设定。然而，在像所述那样中断写入动作的情况下，会在与像图5那样的状态不同的状态下执行读出动作。由此，例如有对字线WL施加所述电压VCG＿XR的情况下的存储单元MC的状态也产生差异的可能性，从而有导致误读出增大的危险。
[第2比较例的写入动作]
其次，参照图8，对第2比较例的半导体存储装置的写入动作进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第2比较例的写入动作与第1实施方式的写入动作大致同样地进行。另外，第2比较例的写入动作的时序T020～T025中的处理与第1实施方式的写入动作的时序T120～T125中的处理相同。另外，第2比较例的写入动作的时序T027～T030中的处理与第1实施方式的写入动作的时序T127～T130中的处理相同。此外，在时序T027中，字线WL的电压降低。该情况表示在时序T027中存储单元MC的通道的电压急剧地降低，通过电容耦合而字线WL的电压降低。
但是，在第2比较例的写入动作中，不进行第1实施方式的写入动作的时序T126中的处理。
在第2比较例的写入动作中，在时序T027～T030中，进行与第1实施方式的写入动作的时序T127～T130中的处理相同的处理。由此，在时序T031中，字线WL的电压升高至电压V1左右为止。因此，能够抑制刚写入动作后的字线WL的电压与刚读出动作后的字线WL的电压(参照图6)的差，从而抑制误读出的增大。
此处，在第2比较例的写入动作中，在时序T025中将所有配线CG及字线WL的电压设定为电压VPASS。此处，存储器串MSb、MSc、MSd中的存储单元MC的通道为浮动状态。因此，这些通道的电压通过电容耦合而升高至相对较高的电压为止。在该状态下，如果在时序T027中将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG而使选择晶体管(STD、STS)为接通状态，那么存在如下情况：在该瞬间电子从位线BL及源极线SL流入至存储单元MC的通道，相对较大的电流流入至选择晶体管(STD、STS)。在这样的情况下，有在这些选择晶体管(STD、STS)产生不良情况的情况。例如，在漏极选择晶体管STD以与存储单元MC相同的构成实现，且在其栅极绝缘膜中包含电荷储存膜132的情况下，存在对该电荷储存膜132注入热电子等，漏极选择晶体管STD的阈值电压变动的情况。另外，即便假设在漏极选择晶体管STD的栅极绝缘膜中不包含电荷储存膜132的情况下，也存在对与选择晶体管(STD、STS)相邻的存储单元MC等的电荷储存膜132注入热电子等的情况。
[第1实施方式的效果]
在第1实施方式的写入动作中，如参照图6所说明，在时序T126中将配线CG及字线WL的电压降低至电压V2。因此，存储单元MC的通道的电压与位线BL及源极线SL的电压的差变小。通过在该状态下将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG(时序T127)，能够提供抑制在该瞬间流通的电流而抑制如上所述的不良情况，从而能够较佳地控制的半导体存储装置。
[第2实施方式]
其次，参照图9对第2实施方式的半导体存储装置的写入动作进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第2实施方式的写入动作与第1实施方式的写入动作大致同样地进行。然而，在第2实施方式的写入动作中，不进行第1实施方式的写入动作的在时序T126进行的处理。
另外，在第2实施方式的写入动作中，在时序T125中，在将配线CG及字线WL的电压降低至电压VPASS之后，在时序T206中，将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压V3。电压V3为大于电压VSGD、且小于电压VSG的电压。
由此，所有存储单元MC的通道与位线BL及源极线SL的两者导通。另外，对这些所有通道从位线BL及源极线SL的两者供给电子。但是，在这些通道与位线BL、源极线SL之间流通的电流通过选择晶体管(STD、STS)限制。
其次，在时序T207中，将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG。
由此，对存储单元MC的通道从位线BL及源极线SL的两者再次供给电子，这些通道的电压降低至电压VSS左右为止。
然后，进行第1实施方式的写入动作的时序T128以后的处理。
此处，在本实施方式中，在时序T206中，通过将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压V3，而成为在选择晶体管(STD、STS)的源极－漏极间流通若干电流的状态。然而，由于电压V3小于电压VSG，所以该瞬间流通的电流小于第2比较例的所述电流。此外，在时序T206中，存储单元MC的通道的电压降低至某程度的电压为止。
另外，在本实施方式中，在时序T207中，通过将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG，而使选择晶体管(STD、STS)为接通状态。在该瞬间，在选择晶体管(STD、STS)的源极－漏极间流通电流。然而，由于存储单元MC的通道的电压降低至某程度的电压为止，所以该瞬间流通的电流也小于第2比较例的所述电流。
因此，根据这样的方法，也能够提供抑制如上所述的不良情况而能够较佳地控制的半导体存储装置。
[第3实施方式]
其次，参照图10对第3实施方式的半导体存储装置的写入动作进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第3实施方式的写入动作与第1实施方式的写入动作大致同样地进行。然而，在第3实施方式的写入动作中，不进行第1实施方式的写入动作的在时序T126进行的处理。
另外，在第3实施方式的写入动作中，在时序T125中，将配线CG及字线WL的电压降低至电压VPASS之后，在时序T305中，将位线BL及源极线SL的电压升高至电压V4。电压V4既可为大于电压VDDSA的电压，也可为与电压VDDSA为相同程度的电压。
其次，在时序T306中，将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG。
其次，在时序T307中，将位线BL及源极线SL的电压降低至电压VSS。
然后，进行第1实施方式的写入动作的在时序T128以后的处理。
此处，在本实施方式中，在时序T305中，将位线BL及源极线SL的电压升高至电压V4。因此，存储单元MC的通道的电压与位线BL及源极线SL的电压的差变小。因此，通过在该状态下将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG(时序T306)，能够提供抑制在该瞬间流通的电流而抑制如上所述的不良情况，从而能够较佳地控制的半导体存储装置。
[第1～第3实施方式的变化例]
第1实施方式、第2实施方式及第3实施方式的写入方法也能够适当组合使用。例如，在第1实施方式中，在进行时序T126的处理之后且进行时序T127的处理之前，与第2实施方式同样地，也可将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压V3。另外，例如，在第1实施方式中，在时序T126或其前后，与第3实施方式同样地，也可将位线BL的电压升高至电压V4。另外，在第2实施方式中，在进行时序T125的处理之后且进行时序T206的处理之前，与第3实施方式同样地，也可将位线BL的电压升高至电压V4。
另外，在第1实施方式中，在时序T127中将配线CG及字线WL的电压升高至电压VPASS，进而，将选择栅极线(sSGD、uSGD、SGS)的电压升高至电压VSG。然而，也可在时序T127与时序T128之间将配线CG及字线WL的电压升高至电压VPASS。
另外，在第2实施方式中，将选择栅极线(sSGD、uSGD、SGS)的电压分为2个阶段升高至电压VSG为止。然而，选择栅极线(sSGD、uSGD、SGS)的电压也可分为3个阶段以上的阶段升高至电压VSG为止。
[第4实施方式]
其次，参照图11对第4实施方式进行说明。此外，在以下的说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第4实施方式的写入动作与第1比较例的写入动作相同。另外，第4实施方式的读出动作与第1实施方式相同。
另外，在第4实施方式中，每经过固定时间及每满足固定的条件，就进行虚设读出动作。虚设读出动作与第1实施方式的读出动作大致同样地进行。
例如，像图11中示意性地例示那样，在写入动作的执行中(S101)接收到读出命令等的情况下，定序器26(图1)暂时停止写入动作，作为中断处理执行读出动作(S102)。另外，定序器26将进行了写入动作的存储器区块MBa的地址、及写入动作的进展状况等保存在寄存器等中。
其次，定序器26参照作为读出动作的对象的地址数据，判定该地址是否为所述存储器区块MBa中的地址(S103)。
在所述地址并非为存储器区块MBa中的地址的情况下，定序器26像通常那样执行读出动作(S105)。
另一方面，在所述地址为存储器区块MBa中的地址的情况下，定序器26对存储器区块MBa执行虚设读出动作(S104)，然后执行通常的读出动作(S105)。
根据这样的方法，也能够调整进行读出动作时的字线WL的电压而抑制误读出。另外，根据这样的方法，也不会产生漏极选择晶体管STD的阈值电压的变动等。
另外，有在对存储器区块MBa进行写入动作的中途，将该存储器区块MBa内的地址的数据读出的可能性不高的情况。在这样的情况下，存在通过将第1比较例的读出动作与虚设读出动作组合，能够削减写入动作所需要的时间的情况。
[其他]
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围中。
[符号的说明]
110 导电层
120 半导体柱
130 栅极绝缘膜
140 半导体膜

Claims (5)

1.一种半导体存储装置，具备：
基板；
半导体柱，在第1方向延伸，所述第1方向的一端从所述基板离开；
第1配线，与所述半导体柱对向；
第2配线，与所述半导体柱对向，且比所述第1配线更接近所述半导体柱的一端；
第1绝缘膜，设置在所述半导体柱与所述第1配线之间；
第2绝缘膜，设置在所述半导体柱与所述第2配线之间；以及
控制电路，电连接在所述第1配线及所述第2配线，且能够执行写入动作地构成；
在所述写入动作的第1时序中所述第1配线的电压升高，
在其后的第2时序中所述第1配线的电压降低，
在其后的第3时序中所述第2配线的电压升高，
在所述第3时序或其后的第4时序中所述第1配线的电压升高，
在其后的第5时序中所述第2配线的电压降低，
在其后的第6时序中所述第1配线的电压降低。
2.一种半导体存储装置，具备：
基板；
半导体柱，在第1方向延伸，所述第1方向的一端从所述基板离开；
第1配线，与所述半导体柱对向；
第2配线，与所述半导体柱对向，且比所述第1配线更接近所述半导体柱的一端；
第1绝缘膜，设置在所述半导体柱与所述第1配线之间；
第2绝缘膜，设置在所述半导体柱与所述第2配线之间；以及
控制电路，电连接在所述第1配线及所述第2配线，且能够执行写入动作地构成；
在所述写入动作的第1时序中所述第1配线的电压升高，
在其后的第2时序中所述第2配线的电压升高，
在其后的第3时序中所述第2配线的电压进而升高，
在其后的第4时序中所述第2配线的电压降低，
在其后的第5时序中所述第1配线的电压降低。
3.一种半导体存储装置，具备：
基板；
半导体柱，在第1方向延伸，所述第1方向的一端从所述基板离开；
第1配线，与所述半导体柱对向；
第2配线，与所述半导体柱对向，且比所述第1配线更接近所述半导体柱的一端；
第1绝缘膜，设置在所述半导体柱与所述第1配线之间；
第2绝缘膜，设置在所述半导体柱与所述第2配线之间；
第3配线，连接在所述半导体柱的一端；以及
控制电路，电连接在所述第1配线、所述第2配线及所述第3配线，且能够执行写入动作地构成；
在所述写入动作的第1时序中所述第1配线的电压升高，
在第2时序中所述第3配线的电压升高，
在其后的第3时序中所述第2配线的电压升高，
在其后的第4时序中所述第3配线的电压降低，
在其后的第5时序中所述第2配线的电压降低，
在其后的第6时序中所述第1配线的电压降低。
4.根据权利要求1至3中任一项所述的半导体存储装置，其中
在所述第2配线的电压降低，且所述第1配线的电压降低之后的第7时序中所述第1配线的电压升高。
5.根据权利要求1至3中任一项所述的半导体存储装置，其中
在所述第1时序与所述第2时序之间的第8时序中所述第1配线的电压进而升高，
在所述第8时序与所述第2时序之间的第9时序中所述第1配线的电压降低。
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