CN103106920A - 存储器存取方法及应用该方法的闪存 - Google Patents

Abstract

本发明公开了一种存储器存取方法及应用该方法的闪存，用以针对存储器阵列进行存取。存储器阵列中的多个存储单元排列为多个存储单元串，其受控于列选择(String Select)信号。存储器存取方法包括下列步骤。在设定期间中，找出选择存储单元串及其上的选择存储单元；将存储器阵列中其余的存储单元偏压为导通传输晶体管；及提供放电路径来消除未选择存储单元串上的耦合电荷。在读取期间中使选择存储单元串经由金属位线(Metal Bit Line)连接至感测单元，并经由电压感测机制(Voltage Sensing Scheme)来针对选择存储单元串上的选择存储单元进行读取，其中读取期间不与设定期间重叠(Overlapped)。

Description

存储器存取方法及应用该方法的闪存

技术领域

本发明是有关于一种存储器存取方法，且特别是有关于一种应用于闪存阵列中的存储器存取方法。

背景技术

在科技发展日新月异的现今时代，非易失性存储器装置被广泛地应用在多种电子产品中；举例来说，闪存为最为广泛使用的非易失性存储器之一。一般来说，闪存中的存储单元具有可编程的阈值电压，此可编程的阈值电压是用以指示此存储单元中储存的数据数值。

随着高储存容量闪存的需求与日俱增，具有三维结构的闪存阵列已被开发出来。然而，传统存储器存取方法往往会面临数据存取精确度问题。据此，如何设计出可克服传统方法所面临的数据存取不精确的问题，为业界不断致力的方向之一。

发明内容

本发明有关于一种存储器存取方法，其是应用于存储器控制器中，以针对存储器阵列进行存取，其中存储器阵列包括多个存储单元，此多个存储单元被排列成多个存储单元串，由列选择(String Select)信号来进行控制。本发明相关的存储器存取方法首先在设定期间中提供存储单元串偏压信号及选择字线(Word-line)信号，以决定选择存储单元串上的选择存储单元；在设定期间中，本发明相关的存储器存取方法更将存储器阵列中其余的存储单元偏压为导通传输存储器(Pass Transistor)。本发明相关的存储器存取方法在针对选择存储单元进行读取操作之前，提供放电路径与各存储单元串联接，以消除其中至少一个未选择存储单元串上的耦合电荷。据此，相较于传统存储器存取方法，本发明相关的存储器存取方法具有可有效地消除未选择存储单元串上的耦合电荷、避免耦合电荷影响选择存储单元的存取操作及实现较高的存储器存取准确性的优点。

根据本发明的第一方面，提出一种存储器存取方法，应用于存储器控制器中，以针对存储器阵列进行存取。存储器阵列中的多个存储单元排列为多个存储单元串，其由列选择(String Select)信号进行控制。存储器存取方法包括下列步骤。在设定期间中提供存储单元串偏压信号至此多个存储单元串的选择存储单元串，并提供选择字线信号至选择存储单元串的选择存储单元；提供多个未选择字线信号至存储器阵列中其余的存储单元，以使其被偏压为导通传输晶体管；及在设定期间中提供放电路径连接至此些存储单元串，以消除其中至少一个未选择存储单元串上的耦合电荷。在读取期间中致能列选择信号使得选择存储单元串经由金属位线(Metal BitLine)连接至感测单元，并经由电压感测机制(Voltage Sensing Scheme)来针对选择存储单元串上的选择存储单元进行读取，其中读取期间不与设定期间重叠(Overlapped)。

根据本发明的第二方面，提出一种闪存，包括感测单元、存储器阵列及存储器控制器。存储器阵列包括多个存储单元，排列为多个存储单元串，且由列选择信号进行控制。存储器控制器耦接至存储器阵列，存储器控制器更决定设定期间及读取期间，其中读取期间不与设定期间重叠(Overlapped)。于设定期间中，存储器控制器提供存储单元串偏压信号至此些存储单元串中的选择存储单元串，并提供选择字线信号至选择存储单元串的选择存储单元；提供多个未选择字线信号至存储器阵列中其余的存储单元，使其被偏压为导通传输晶体管；及提供放电路径连接至此些存储单元串，以消除此些存储单元串中至少一个未选择存储单元串上的耦合电荷。于读取期间中，存储器控制器致能列选择信号使得选择存储单元串经由金属位线连接至感测单元，感测单元经由电压感测机制来针对选择存储单元串上的选择存储单元进行读取。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示的是依照本发明实施例的闪存的方块图。

图2绘示的是存储器阵列10的子区域的电路图。

图3绘示的是图2的相关信号时序图。

图4绘示的是图2的另一相关信号时序图。

图5绘示的是图2的再一相关信号时序图。

【主要元件符号说明】

1：闪存

10：存储器阵列

12：存储器控制器

14a：漏极偏压电路

14b1、14b2：Y多工复用器

14c：感测单元

14d：X译码器

具体实施方式

本实施例的存储器存取方法提供放电路径来消除未选择存储单元串上的耦合电荷，以针对选择存储单元串上的选择存储单元实现精确度较高的存取操作。

请参照图1，其绘示的是依照本发明实施例的闪存的方块图。闪存1包括存储器阵列10、存储器存取电路及存储器控制器12。举例来说，存储器阵列10为三维NAND型存储器阵列，其中包括多个存储单元。部份的存储单元被排列成多个存储单元串，其是经由对应的多个选择开关耦接至一条相同的金属位线(Metal Bit-line)。

请参照图2，其绘示的是存储器阵列10的子区域的电路图。举例来说，存储器阵列10包括金属位线MBL，其是被用来存取N个存储单元串S_0、S_1、S_2、...及S_N-1，其中N为大于1的自然数。由N个存储单元串S_0至S_N-1具有实质上相同的电路结构，接下来，是仅以其中的第i个存储单元串S_i为例，来针对存储单元串S_0至S_N-1做进一步的说明，其中i为大于或等于0，且小于N的整数。

第i个存储单元串S_i包括M个存储单元MC(i，0)、MC(i，1)、MC(i，2)、...及MC(i，M-1)、列选择开关SW_i、接地选择开关SWG_i、PN二极管D_i及节点N_i。列选择开关SW_i及接地选择开关SWG_i是以金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管来实现，存储单元MC(i，0)至MC(i，M-1)是以阈值电压可编程的MOS晶体管来实现。列选择开关SW_i的源极及漏极分别连接至金属位线MBL及存储单元MC(i，M-1)的源极。PN二极管D_i的正端及负端分别连接至节点N_i及接地选择开关SWG_i的漏极。接地选择开关SWG_i的源极被连接至存储单元MC(i，0)的漏极，而存储单元MC(i，1)至MC(i，M-2)是依序地串接于存储单元MC(i，0)的源极与存储单元MC(i，M-1)的漏极之间。

分别与存储单元串S_0至S_N-1对应的列选择开关SW_0至SW_N-1的控制端是接收列选择信号SSL，其中列选择信号SSL是被用来对所有的列选择开关SW_0至SW_N-1进行整体控制。接地选择开关SWG_0至SWG_N-1的控制端是接收接地选择信号GSL，其中接地选择信号GSL是被用来对所有的接地选择开关SWG_0至SWG_N-1进行整体控制。对应至相同x坐标位置的各个存储单元的控制端接收相同的字线信号，并受其的控制。举例来说，存储单元MC(0，0)、MC(1，0)、MC(2，0)、...、MC(N-1，0)对应至相同的x坐标位置(x＝0)，而其均受控于相同的字线信号SWL_0。

请再次地参照图1。存储器存取电路被连接至存储器阵列10及存储器控制器12，并受控于存储器控制器12来对存储器阵列10进行存取操作。举例来说，存储器存取电路包括漏极偏压电路14a、Y多工复用器14b1、14b2、感测单元14c及X译码器14d。漏极偏压电路14a提供存储单元串偏压电压VB至Y多工复用器14b1。举例来说，存储器阵列1是应用反相读取机制(Reverse Read Scheme)来进行存取操作，其中存储单元串偏压电压VB对应至高电平电压(例如高于接地电压GND)。Y多工复用器14b1耦接至存储器控制器12，以对应地提供存储单元串偏压信号CSL_0至CSL_N-1，其中存储单元串偏压信号CSL_0至CSL_N-1其中之一对应至存储单元串偏压电压VB，使得其对应的存储单元串S_0至S_N-1其中之一被选择为选择存储单元串；而存储单元串偏压信号CSL_0至CSL_N-1中剩余的N-1个存储单元串偏压信号对应至接地电压GND。举一个例子来说，存储单元串偏压信号CSL_0对应至存储单元串偏压电压VB，而其它的N-2个存储单元串偏压信号CLS_1至CSL_N-1对应至接地电压GND；换言之，存储单元串S_0是对应地被选择为选择存储单元串。

X译码器14d受控于存储器控制器12来提供列选择信号SSL、接地选择信号GSL及字线信号SWL_0至SWL_M-1。举例来说，字线信号SWL_0至SWL_M-1其中之一对应至选择字线电压VS，以针对选择存储单元串上的一个选择存储单元进行读取；而字线信号SWL_0至SWL_M-1中剩余的M-1个字线电压对应至导通字线电压VP，使得存储器阵列10中其它的存储单元被偏压为导通传输晶体管(Pass Transistor)。举例来说，字线信号SWL_0对应至选择字线电压VS，而字线信号SWL_1至SWL_M-1对应至导通字线电压VP。换言之，选择存储单元串中x坐标位置等于0的存储单元是被选择为选择存储单元。

举例来说，选择字线电压VS的位是与存储器阵列10中各存储单元MC(0，0)至MC(N-1，M-1)的阈值电压电平相关。在一个实施例中，存储单元MC(0，0)至MC(N-1，M-1)具有大于接地电压GND的阈值电压，而选择字线电压VS具有高于接地电压GND的电压电平。在其它实施例中，存储单元MC(0，0)至MC(N-1，M-1)的阈值电压亦可实质上等于接地电压GND；而选择字线电压VS可对应地具有与接地电压GND实质上相同的电压电平。在本实施例中，是仅举例来对存储单元MC(0，0)至MC(N-1，M-1)的阈值电压高于接地电压GND(即是选择字线电压VS具有高于接地电压GND的电平)的情形做说明，而存储单元MC(0，0)至MC(N-1，M-1)的阈值电压实质上等于接地电压GND的情形可根据本实施例的揭露类推得到。

Y多工复用器14b2受控于存储器控制器12来将经由金属位线MBL传输的存储单元串电流C_0(例如是选择存储单元MC(0，0)的存储单元电流)提供至感测单元14c，如此，可针对选择存储单元储存的数据值进行侦测。举例来说，感测单元14c是应用电压感测机制(Voltage Sensing Scheme)来针对选择存储单元中的数据值进行侦测。

存储器控制器12经由存储器存取电路耦接至存储器阵列10，并针对其中的选择存储单元串上的选择存储单元执行存取操作。举例来说，存储器控制器12可以状态机(State Machine)的方式来实现于闪存1中。接下来是以存取选择存储单元为存储单元MC(0，0)的操作实例，来针对存储器控制器12的时序控制作进一步的说明。

请参照图3，其绘示的是图2的相关信号时序图。存储器控制器12决定设定期间Tsetup及读取期间Tdevelop，其中设定期间Tsetup及读取期间Tdevelop彼此不相互重叠(Overlapped)。

在设定期间Tsetup中，存储器控制器12驱动Y多工复用器14b1提供存储单元串偏压信号CSL_0至CSL_N-1，其中存储单元串偏压信号CSL_0对应至存储单元串偏压电压VB，而存储单元串偏压信号CSL_1至CSL_N-1对应至接地电压GND。此外，存储器控制器12更驱动X译码器14d来将字线信号SWL_0偏压至选择字线电压VS，并将字线信号SWL_1至SWL_N-1偏压至导通字线电压VP。据此，选择存储单元串S_0中的存储单元CM(0，0)是被选择做为选择存储单元，而其它的存储单元是被导通做为导通传输晶体管。

此外，在设定期间Tsetup中，列选择信号SSL及接地选择信号GSL被提供至高电压HV(例如高于接地电压GND)。据此，在设定期间Tsetup中，选择存储单元串S_0是实质上被偏压为导通传输晶体管串。

相对地，对于未被选择到的存储单元串S_1至S_N-1来说，其的PN二极管D_1至D_N-1是回应于对应至接地电压GND的存储单元串偏压信号CSL_1至CSL_N-1为截止。如此，在列选择信号SSL的电平被提升至足以导通列选择开关SW_1至SW_N-1的电平前，未选择存储单元串S_1至S_N-1为实质上浮接，其中各个未选择存储单元串S_1至S_N-1实质上形成一个大电容，其的一端接收字线信号SWL_1至SWL_N-1，另一端为浮接。更糟糕的是，字线信号SWL_1至SWL_N-1是同时地在设定期间Tsetup中被提升至选择字线电压VS或导通字线电压VP。这样一来，将使得存储单元串电压V(S_0)至V(S_N-1)(例如是实质上浮接的未选择存储单元串S_1至S_N-1中任一个存储单元的源极或漏极电压及选择存储单元串S_0中任一个存储单元的源极或漏极电压)经由电容耦合效应而被提升至高电压电平。

为了解决前述存储单元串电压V(S_0)至V(S_N-1)因为电容耦合效应而提高的情形，列选择信号SSL在设定期间SSL中亦被提高至高电压HV。这样一来，列选择开关SW_1至SW_N-1对应地在设定期间中Tsetup中导通，以将放电路径(由金属位线MBL及感测单元14c所形成)连接至存储单元串S_0至S_N-1，以对应地将存储单元串电压V(S_0)至V(S_N-1)拉低至接地电压GND，并对应地在设定期间Tsetup中移除电容耦合效应所产生的电荷。

在读取期间Tdevelop中，金属位线MBL为浮接，且存储器控制器12持续地提供致能的列选择信号SSL，如此选择存储单元MC(0，0)的存储单元电流可经由金属位线MBL及Y多工复用器14b2来对金属位线MBL上看到的电容进行充电，使得金属位线MBL的电压V(MBL)对应地被提升。存储器控制器12更驱动感测单元14c来对电压V(MBL)进行侦测，以对应地实现存取选择存储单元MC(0，0)的操作。

综合以上，本实施例的存储器存取方法可在设定期间Tsetup中，经由放电路径移除未选择存储单元串S_1至S_N-1上的电荷。这样一来，可有效地避免在读取期间Tdevelop中所得到的选择存储单元MC(0，0)的存储单元电流受到未选择存储单元串S_1至S_N-1的干扰。这样一来，存储单元电流可被应用来准确地找出选择存储单元MC(0，0)中所储存的数据值。

在本实施例中，虽仅以存储器控制器12决定两个操作期间(即是设定期间Tsetup及读取期间Tdevelop)，并于其中执行对应的操作的情形为例作说明，然，本实施例的存储器控制器12并不局限于此。在其它例子中，存储器控制器12更决定第二设定期间Tsetup’，存储器控制器12是于其针对感测单元14c中的页缓存器(Page Buffer)进行设定，并针对金属位线MBL进行偏压，如图4所示。举例来说，列选择信号SSL在第二设定期间Tsetup’之前被拉低至接地电压GND，据此列选择开关SW_0至SW_N-1在第二设定期间Tsetup’中为关闭，以进行金属位线MBL的偏压操作及页缓存器的设定操作。

在再一个例子中，存储器控制器12更在设定期间Tsetup中决定第一子期间Tsetup_1第二子期间Tsetup_2，如图5所示。在第一子期间Tsetup_1中，存储器控制器12提供存储单元串偏压信号CSL_0至CSL_N-1字线信号SWL_0至SWL_N-1。在第二子期间Tsetup 2中，存储器控制器12经由提供致能的列选择信号SSL提供放电路径。换言之，存储器控制器12系在提供存储单元串偏压信号CSL_0至CSL_N-1及字线信号SWL_0至SWL_N-1的操作之后，提供放电路径来移除未选择存储单元串S_1至S_N-1上的电荷。

本实施例的存储器存取方法被应用于存储器控制器中，以针对存储器阵列进行存取，其中存储器阵列包括多个存储单元，此多个存储单元被排列成多个存储单元串，由列选择信号来进行控制。本实施例的存储器存取方法首先在设定期间中提供存储单元串偏压信号及选择字线信号，以决定选择存储单元串上的选择存储单元；在设定期间中，本实施例的存储器存取方法更将存储器阵列中其余的存储单元偏压为导通传输存储器。本实施例的存储器存取方法在针对选择存储单元进行读取操作之前，提供放电路径与各存储单元串联接，以消除其中至少一个未选择存储单元串上的耦合电荷。据此，相较于传统存储器存取方法，本实施例的存储器存取方法具有可有效地消除未选择存储单元串上的耦合电荷、避免耦合电荷影响选择存储单元的存取操作及实现较高的存储器存取准确性的优点。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种存储器存取方法，应用于一存储器控制器中，以针对一存储器阵列进行存取，其中该存储器阵列中的多个存储单元排列为多个存储单元串，该多个存储单元串是由一列选择(String Select)信号来进行控制，该存储器存取方法包括：

在一设定期间中，提供一存储单元串偏压信号至该多个存储单元串中的一选择存储单元串，并提供一选择字线(Word-line)信号至该选择存储单元串中的一选择存储单元；

在该设定期间中，提供多个未选择字线信号至该存储器阵列中其余的存储单元，以使其被偏压为导通传输晶体管(Pass Transistor)；

在该设定期间中，提供一放电路径连接至该多个存储单元串，以消除该多个存储单元串中至少一个未选择存储单元串上的耦合电荷；以及

在一读取期间中，致能该列选择信号使得该选择存储单元串经由一金属位线(Metal Bit Line)连接至一感测单元，并经由电压感测机制(VoltageSensing Scheme)来针对该选择存储单元串上的该选择存储单元进行读取，其中该读取期间不与该设定期间重叠(Overlapped)。

2.根据权利要求1所述的存储器存取方法，其中提供该放电路径的步骤更包括：

致能该列选择信号，使得该多个存储单元串同时耦接至该金属位线，并使得该至少一未选择存储单元串经由该金属位线放电。

3.根据权利要求1所述的存储器存取方法，更包括：

于该设定期间中决定一第一子期间，其中提供该存储单元串偏压信号及该选择字线信号的步骤，及提供该多个未选择字线信号的步骤是执行于该第一子期间中。

4.根据权利要求3所述的存储器存取方法，更包括：

于该设定期间中决定一第二子期间，其中提供该放电路径的步骤是执行于该第二子期间中。

5.一种闪存，包括：

一感测单元；

一存储器阵列，包括多个存储单元，该多个存储单元排列为多个存储单元串，且该多个存储单元串是由一列选择(String Select)信号来进行控制；以及

一存储器控制器，耦接至该存储器阵列，该存储器控制器更决定一设定期间及一读取期间，其中该读取期间不与该设定期间重叠(Overlapped)；

其中于该设定期间中，该存储器控制器提供一存储单元串偏压信号至该多个存储单元串中的一选择存储单元串，并提供一选择字线(Word-line)信号至该选择存储单元串中的一选择存储单元；

其中于该设定期间中，该存储器控制器提供多个未选择字线信号至该存储器阵列中其余的存储单元，以使其被偏压为导通传输晶体管(PassTransistor)；

其中于该设定期间中，该存储器控制器提供一放电路径连接至该多个存储单元串，以消除该多个存储单元串中至少一个未选择存储单元串上的耦合电荷；及

其中于该读取期间中，该存储器控制器致能该列选择信号使得该选择存储单元串经由一金属位线(Metal Bit Line)连接至该感测单元，该感测单元经由电压感测机制(Voltage Sensing Scheme)来针对该选择存储单元串上的该选择存储单元进行读取。

6.根据权利要求5所述的闪存，其中该存储器控制器是经由致能该列选择信号，使得该多个存储单元串同时耦接至该金属位线，并使得该至少一未选择存储单元串经由该金属位线放电，来提供该放电路径。

7.根据权利要求5所述的闪存，其中该存储器控制器更于该设定期间中决定一第一子期间，其中该存储器控制器于该第一子期间提供该存储单元串偏压信号、该选择字线信号及该多个未选择字线信号。

8.根据权利要求7所述的闪存，其中该存储器控制器更于该设定期间中决定一第二子期间，其中该存储器控制器于该第二子期间中提供该放电路径。

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