KR20110053452A - 메모리 디바이스 및 메모리 디바이스에 데이터를 저장하는 방법 - Google Patents

메모리 디바이스 및 메모리 디바이스에 데이터를 저장하는 방법 Download PDF

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KR20110053452A
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폴 루비
닐 미엘케
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마이크론 테크놀로지, 인크.
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Abstract

플래시 메모리 디바이스를 수반하는 것들과 같은, 장치 및 방법들이 개시된다. 하나의 그러한 장치는 복수의 메모리 셀들을 포함하는 메모리 블록(510); 및 상기 메모리 블록(510)에 저장될 최초 데이터를 변경된 데이터로 랜덤하게 또는 의사 랜덤하게 변경하도록 구성된 데이터 난수화기(540)를 포함한다. 상기 최초 데이터는 상기 메모리 블록(510)에 저장된 데이터의 패턴이 기입 동작 동안에 상기 최초 데이터가 상기 메모리 블록(510)에 저장되었을 경우 생겼을 데이터의 패턴과 상이하도록 변경된다. 이 구성은 메모리 셀들에 저장된 데이터 숫자들에서 데이터 패턴 종속 오류들을 감소시키거나 제거할 수 있다.

Description

메모리 디바이스 및 메모리 디바이스에 데이터를 저장하는 방법{MEMORY DEVICES AND METHODS OF STORING DATA ON A MEMORY DEVICE}
본 발명의 실시예들은 메모리 디바이스에 관한 것으로, 더 구체적으로는, 하나 이상의 실시예에서, 플래시 메모리 디바이스에 관한 것이다.
플래시 메모리 디바이스는 그 내부에 저장된 정보를 유지하는데 전력을 요구하지 않는 방식으로 반도체에 정보를 저장하는 비휘발성 메모리 디바이스이다. 플래시 메모리 디바이스는 그것의 높은 저장 밀도 및 낮은 비용 때문에 대용량 저장 디바이스로서 널리 사용되어 왔다.
도 1을 참조하면, 종래의 NAND 플래시 메모리 디바이스는 복수의 메모리 블록으로 배열되어 있다. 복수의 메모리 블록(10)은 제1 내지 제N 메모리 블록(100)을 포함한다. 메모리 블록들(100) 각각은 전형적으로 매트릭스 형태로 배열된 복수의 메모리 셀을 포함한다.
도 2a는 메모리 블록(100)을 도시한다. 도시된 메모리 블록(100)은 제1 내지 제m 비트 라인(BL0-BLm) 및 제1 내지 제n 워드 라인(WL0-WLn)을 포함한다. 일부의 배열들에서, m은 32,767 또는 65,535일 수 있고, n은 32 또는 64일 수 있다. 비트 라인들(BL0-BLm)은 열(column) 방향으로 서로 평행으로 연장된다. 워드 라인들(WL0-WLn)은 열 방향에 수직인 행(row) 방향으로 서로 평행으로 연장된다. 메모리 블록(100)은 또한 메모리 블록(100) 내의 하나 이상의 비트 라인을 선택하기 위한 상부 및 하부 비트 라인 선택 트랜지스터들(120a, 120b)을 포함한다.
각각의 비트 라인은 일련의 메모리 셀들(110)을 포함한다. 예를 들면, 제2 비트 라인(BL1)은 직렬로 접속된 메모리 셀들(110)을 포함한다. 메모리 셀들(110) 각각은 플로팅 게이트 트랜지스터를 포함한다. 비트 라인의 플로팅 게이트 트랜지스터들은 소스로부터 드레인으로 서로 직렬로 결합된다. 공통의 행의 메모리 셀들(110)의 플로팅 게이트 트랜지스터들의 제어 게이트들은 동일한 워드 라인에 결합된다. 메모리 셀들(110) 각각은 전하(또는 전하의 결핍(lack of charge))를 저장한다. 저장된 전하의 양은, 예를 들면, 하나 이상의 숫자(digit)(예를 들면, 비트)의 데이터를 표현할 수 있는, 하나 이상의 상태를 표현하기 위해 사용될 수 있다. 플로팅 게이트 트랜지스터에 저장된 전하는 플로팅 게이트 트랜지스터의 문턱 전압(threshold voltage)을 설정한다. 메모리 셀들(110)은 싱글레벨 셀(SLC: single-level cell) 또는 멀티레벨 셀(MLC: multi-level cell) 중 어느 하나일 수 있다. 하나의 구성에서, 메모리 셀들(110)에 저장된 전하의 양은 메모리 셀들(110)의 플로팅 게이트 트랜지스터들을 통하여 흐르는 전류를 감지함으로써 검출될 수 있다. 다른 구성에서, 메모리 셀들(110)에 저장된 전하의 양은 메모리 셀들(110)의 플로팅 게이트 트랜지스터들의 문턱 전압 값들을 감지함으로써 검출될 수 있다.
도 2b는 제2 비트 라인(BL1) 내의 메모리 셀들(110)의 플로팅 게이트 트랜지스터들의 단면을 도시한다. 플로팅 게이트 트랜지스터들은 기판(201) 상에 형성된다. 플로팅 게이트 트랜지스터들 각각은 소스 영역(210)(이것은 동일한 비트 라인의 인접 트랜지스터에 대한 드레인 영역일 수 있음), 드레인 영역(212)(이것은 동일한 비트 라인의 인접 트랜지스터에 대한 소스 영역일 수 있음), 도핑된 채널 영역(214), 제1 유전체(216)(예를 들면, 터널 산화물), 플로팅 게이트(218), 제2 유전체(220)(예를 들면, 게이트 산화물, 여기서 터널 및 게이트 산화물은 동일한 또는 상이한 재료로 형성될 수 있다), 및 제어 게이트(222)를 포함한다. 제1 유전체(216)는 채널 영역(214)으로부터 플로팅 게이트(218)를 절연하기 위해 채널 영역(214) 상에 형성된다. 제2 유전체(220)는 제어 게이트(222)로부터 플로팅 게이트(218)를 물리적으로 및 전기적으로 분리한다. 제어 게이트(222)는 적절한 워드 라인, 예를 들면, 워드 라인(WL1)에 결합된다. 전자들은 플로팅 게이트(218)에 트랩(trap)되고 데이터를 저장하기 위해 이용될 수 있다.
이제 도 2c를 참조하여, 메모리 블록에 데이터를 기입하는 종래의 방법이 설명될 것이다. 도 2c는 도 2a의 메모리 블록(100)을 개략적으로 도시하고, 메모리 셀들(110), 비트 라인들(BL0-BLm), 및 워드 라인들(WL0-WLn)만을 도시한다. 그러나, 메모리 블록(100)은 도 2a 및 도 2b에 관련하여 전술된 다른 컴포넌트들을 포함할 수 있다는 것이 이해될 것이다.
기입 동작 동안에, 데이터는 전형적으로 단일 워드 라인에 결합된 메모리 셀들의 세트에 기입된다. 그러한 메모리 셀들의 세트는 "페이지"로 지칭될 수 있다. 하나의 구성에서, 페이지는 워드 라인을 공유하는 모든 메모리 셀들을 포함할 수 있다. 다른 구성들에서, 페이지는 단일 워드 라인에 결합된 2개의 메모리 셀마다(every two memory cells)에 의해 형성될 수 있다. 특정한 구성들에서, 페이지는 단일 워드 라인에 결합된 4개의 메모리 셀마다(every four memory cells)에 의해 형성될 수 있다. 페이지는 워드 라인에 결합된 임의의 적절한 선택된 수의 메모리 셀들에 의해 형성될 수 있다는 것이 이해될 것이다.
실시예들은 실시예들의 상세한 설명으로부터 및 첨부 도면들로부터 가장 잘 이해될 것이고, 첨부 도면들은 실시예들을 제한하기 위해서가 아니라 설명하기 위해 의도된다.
도 1은 복수의 메모리 블록들을 포함하는 종래의 NAND 플래시 메모리 디바이스의 개략도이다.
도 2a는 종래의 NAND 플래시 메모리 디바이스의 메모리 블록의 개략도이다.
도 2b는 도 2a의 메모리 블록의 개략적인 단면도이다.
도 2c는 NAND 플래시 메모리 디바이스의 블록에 데이터를 저장하는 종래의 방법을 설명하는 개략도이다.
도 3a는 싱글레벨 메모리 셀의 문턱 레벨의 일례를 설명하는 도면이다.
도 3b는 메모리 셀들에서 오류를 일으킬 수 있는 데이터 패턴의 일례를 설명하는 개략도이다.
도 4a는 멀티레벨 메모리 셀의 문턱 레벨의 일례를 설명하는 도면이다.
도 4b 내지 도 4d는 메모리 셀들에서 오류를 일으킬 수 있는 다른 데이터 패턴의 일례를 설명하는 개략도이다.
도 5는 일 실시예에 따른 데이터 난수화기(data randomizer)를 포함하는 NAND 플래시 메모리 디바이스의 개략적인 블록도이다.
도 6a는 도 5의 데이터 난수화기의 일 실시예의 개략적인 블록도이다.
도 6b는 도 6a의 데이터 난수화기의 동작을 설명한다.
플래시 메모리 디바이스의 외형(geometry)이 축소됨에 따라, 메모리 디바이스 내의 셀들 사이의 거리도 축소된다. 그러한 플래시 메모리 디바이스에서, 인접 메모리 셀들에 저장된 전하들은 메모리 셀들 사이에 간섭을 일으킬 수 있다. 예를 들면, 인접 메모리 셀들의 플로팅 게이트들 사이에 커플링(coupling)이 발생할 수 있는데, 이것은 본 명세서의 문맥에서 플로팅 게이트 커플링(floating-gate coupling)으로 지칭될 수 있다.
특정한 반복 데이터 패턴들은 랜덤 데이터 패턴들보다 인접 메모리 셀들 사이에 보다 심한 플로팅 게이트 커플링을 생성할 수 있다. 이제 도 3a 및 도 3b와 관련하여 싱글 레벨 셀(SLC) 플래시 메모리 디바이스에 저장된 반복되는 데이터 패턴의 일례가 설명될 것이다.
싱글레벨 셀 플래시 메모리 디바이스는, 도 3a에 도시된 바와 같이, 데이터 비트를 표현하기 위해 각각의 메모리 셀에 2개의 상태들 중 하나를 저장한다. 예를 들면, 데이터 비트 "0"은 기준 전압(VR)보다 낮은 제1 문턱 전압(Vt1)에 의해 표현되고, 데이터 비트 "1"은 기준 전압(VR)보다 높은 제2 문턱 전압(Vt2)에 의해 표현된다. 메모리 블록의 모든 메모리 셀들은 2개의 상태들 중 하나를 가지며, 예를 들면, 데이터 비트 "1"을 소거된 상태로 표현한다. 메모리 블록의 메모리 셀들에 데이터 비트들을 기입할 때, 메모리 셀들의 문턱 전압들은 동일한 채로 있거나 변화하고, 이에 의해 데이터 비트들의 값에 따라, 제1 또는 제2 문턱 전압(Vt1 또는 Vt2) 중 어느 하나를 갖는다. 메모리 셀들로부터 데이터 비트들을 판독할 때, 메모리 셀들의 문턱 전압들이 기준 전압(VR)보다 높은지 또는 낮은지가 판정된다.
도 3b는 싱글레벨 셀 플래시 메모리 디바이스에 대한 반복 데이터 패턴의 일례를 설명한다. 원은 메모리 셀들을 표현하고, 원 내의 수는 메모리 셀들에 저장된 데이터 비트의 값을 나타낸다. 메모리 셀들은 매트릭스 형태로 배열된다. "행"의 메모리 셀들은, 워드 라인(WL0-WLn)과 같은, 액세스 라인에 결합된 메모리 셀들이고, "열"의 메모리 셀들은, 비트 라인(BL0-BLm)과 같은, 데이터 라인에 결합된 메모리 셀들이다.
도 3b에 도시된 데이터 패턴은 워드 라인 방향 및 비트 라인 방향 양쪽 모두에서 0, 1, 0, 1, 0, ..., 1의 반복 패턴을 갖는다. 그러한 데이터 패턴은 바둑판 패턴(checker board pattern)으로 지칭될 수 있다. 바둑판 패턴은 메모리 블록의 적어도 일부에 기입될 수 있다. 바둑판 패턴의 데이터를 갖는 메모리 셀들은 플로팅 게이트 커플링이 더 쉽게 발생한다.
예를 들면, 메모리 셀(C11)은 데이터 숫자 "0"을 저장하는 반면 메모리 셀(C11)에 인접하는 메모리 셀들(C01, C12, C21, C10)은 데이터 숫자 "1"을 저장한다. 인접 메모리 셀들(C01, C12, C21, C10)에 저장된 전하들은 메모리 셀(C11)에 저장된 전하와 결합할 수 있다. 인접 메모리 셀들(C01, C12, C21, C10) 모두는 서로 동일한 전하들을 갖지만, 메모리 셀(C11)에 저장된 전하와는 상이한 전하들을 갖고, 인접 메모리 셀들(C01, C12, C21, C10)은 일치된 방식(concerted manner)으로 메모리 셀(C11)의 문턱 전압에 영향을 미칠 수 있고, 이에 의해 메모리 셀(C11)에 저장된 데이터 비트를 변경할 수 있다. 따라서, 메모리 셀들은 그것에 랜덤 패턴이 기입될 때보다 바둑판 패턴이 기입될 때 오류가 더 발생하기 쉽다. 숙련된 기술자는 메모리 셀들 사이에 그러한 간섭을 일으킬 수 있는 다양한 다른 데이터 패턴들이 존재한다는 것을 인식할 것이다.
도 4a 내지 도 4d를 참조하여, 멀티레벨 셀(MLC) 플래시 메모리 디바이스에서의 반복 데이터 패턴의 일례가 후술될 것이다. 도시된 멀티레벨 셀(MLC) 플래시 메모리 디바이스는, 도 4a에 도시된 바와 같이, 2개의 비트 b0b1를 표현하기 위해 각각의 메모리 셀에 4개의 데이터 상태들 중 하나를 저장한다. 예를 들면, 비트들 "11"은 가장 낮은 기준 전압(VR1)보다 낮은 제1 문턱 전압(Vt1)에 의해 표현된다. 데이터 비트들 "10"은 가장 낮은 기준 전압(VR1)보다는 높고 중간 기준 전압(VR2)보다는 낮은 제2 문턱 전압(Vt2)에 의해 표현된다. 데이터 비트들 "00"은 중간 기준 전압(VR2)보다는 높고 가장 높은 기준 전압(VR3)보다는 낮은 제3 문턱 전압(Vt3)에 의해 표현된다. 데이터 비트들 "01"은 가장 높은 기준 전압(VR3)보다 높은 제4 문턱 전압(Vt4)에 의해 표현된다. 메모리 셀에 2개의 데이터 비트를 기입할 때, 메모리 셀의 문턱 전압은, 데이터 비트들의 값에 따라서, 4개의 문턱 전압(Vt1-Vt4) 중 하나를 갖도록 프로그램된다. 메모리 셀로부터 데이터를 판독할 때, 메모리 셀의 문턱 전압은 기준 전압들(VR1-VR3)을 참조하여 결정될 수 있다. 도 4a에서, 2개의 비트 "11", "10", "00" 및 "01"은 각각 숫자 0, 1, 2, 3을 표현할 수 있다.
도 4b 내지 도 4d는 멀티레벨 셀(MLC) 플래시 메모리 디바이스에 대한 반복 데이터 패턴의 일례를 기입하는 프로세스를 설명한다. 원은 메모리 셀들을 표현하고, 원 내의 수는 메모리 셀들에 저장된 데이터 숫자(도 4a에서 2개의 비트 b0, b1에 의해 표현된 0, 1, 2, 또는 3 중 하나)를 나타낸다. 메모리 셀들은 매트릭스 형태로 배열된다. 메모리 셀들의 행은 워드 라인(WL0-WLn)에 결합된 메모리 셀들이고, 메모리 셀들의 열은 비트 라인(BL0-BLm)에 결합된 메모리 셀들이다.
도시된 예에서, 데이터 패턴은 한 페이지씩 기입되고, 각각의 페이지는 워드 라인 상의 하나 걸러 하나의 메모리 셀(every other memory cell)을 포함한다. 1, 1, 1, ..., 1의 패턴을 포함하는 페이지는, 도 4b에 도시된 바와 같이, 짝수 번호의 비트 라인들(BL0, BL2, ...) 및 제1 워드 라인(WL0)에 있는 메모리 셀들(C00, C20, ...)에 기입될 수 있다. 1, 1, 1, ..., 1의 동일한 패턴을 포함하는 다른 페이지는, 홀수 번호의 비트 라인들(BL1, BL3, ..., BLm) 및 제1 워드 라인(WL0)에 있는 메모리 셀들(C10, C30, ..., Cm0)에 기입될 수 있다. 동일한 방식으로, 동일한 패턴을 포함하는 페이지들이 또한, 도 4c에 도시된 바와 같이, 제1 워드 라인(WL0) 바로 위쪽의 제2 워드 라인(WL1) 상의 메모리 셀들에 기입될 수 있다.
이 예에서, 데이터 숫자 "1"은 메모리 셀(C20)에 기입되고, 다음으로 동일한 데이터 숫자들이 나중에 인접 메모리 셀들(C10, C11, C21, C31, 및 C30)에 기입된다. 그러한 경우에, 메모리 셀(C20)은 인접 메모리 셀들(C10, C11, C21, C31, 및 C30)로부터, 플로팅 게이트 커플링과 같은, 간섭을 경험할 수 있다. 서로 동일한 데이터 숫자들을 갖는, 인접 메모리 셀들(C10, C11, C21, C31, 및 C30)은 일치된 방식으로 메모리 셀(C20)의 문턱 전압에 영향을 미칠 수 있고, 메모리 셀(C20)에 저장된 데이터 숫자에 오류를 초래할 수 있다. 이러한 방법으로, 도 4d에 도시된 1들의 반복 패턴은 메모리 셀들에 저장된 데이터 숫자들에 오류를 일으킬 수 있다. 메모리 블록 내의 일부의 인접 메모리 셀들에 동일한 데이터 숫자들을 갖는 그러한 데이터 패턴은 솔리드 패턴(solid pattern)으로 지칭될 수 있다.
전술된 데이터 패턴들에 추가하여, 숙련된 기술자는 메모리 셀들에 저장된 데이터 숫자들에 오류를 초래하는, 메모리 셀들 사이의 간섭을 일으킬 수 있는 다양한 다른 반복 데이터 패턴들이 있다는 것을 이해할 것이다. 특정한 경우에, 그러한 반복 데이터 패턴들은, 예를 들면, 메모리 디바이스를 테스트할 때 메모리 셀들에 의도적으로 제공될 수 있다. 따라서, 그러한 데이터 패턴 종속 간섭(data pattern-dependent interference)을 감소시키거나 제거하는 체계(scheme)에 대한 필요가 존재한다.
일 실시예에서, NAND 플래시 메모리 디바이스는 복수의 워드 라인, 복수의 비트 라인, 및 워드 라인들과 비트 라인들의 교차점들에 있는 복수의 메모리 셀을 포함하는 메모리 블록을 포함한다. 데이터(여기에서 "최초"(original) 데이터로 지칭됨)는 메모리 블록 내의 메모리 셀들 중 적어도 일부에 기입되도록 NAND 플래시 메모리 디바이스에 순차적으로 제공될 수 있다. 최초 데이터는, 메모리 블록에 저장된 데이터의 패턴이 상이하도록, 데이터 난수화기를 이용하여 변경된다. 변경된 데이터는 메모리 블록에 저장된다. 데이터의 변경에 관한 정보는 NAND 플래시 메모리 디바이스에 저장되고, 메모리 블록으로부터 데이터를 판독할 때 이용된다.
도 5를 참조하여, 데이터 난수화기를 포함하는 NAND 플래시 메모리의 일 실시예가 아래에 설명될 것이다. 도시된 NAND 플래시 메모리(500)는 메모리 블록(510), 비트 라인 디코더(520), 워드 라인 디코더(530), 데이터 난수화기(540), 및 난수화 정보(randomization information)를 위한 저장소(550)를 포함한다. 비록 도시되어 있지는 않지만, NAND 플래시 메모리(500)는 그것의 동작을 위한 다른 메모리 블록들 및 다른 컴포넌트들을 포함할 수 있다.
메모리 블록(510)은 매트릭스 형태로 배열된 복수의 메모리 셀을 포함한다. 메모리 블록(510)은 또한 워드 라인들 및 비트 라인들을 포함한다. 메모리 셀들, 워드 라인들, 및 비트 라인들의 세부사항은 도 2a 내지 도 2c에 관련하여 전술된 바와 같을 수 있다. 일 실시예에서, 메모리 셀들은 싱글레벨 셀들(SLC들)일 수 있다. 다른 실시예들에서, 메모리 셀들은 멀티레벨 셀들(MLC들)일 수 있다.
비트 라인 디코더(520)는 외부 디바이스(도시되지 않음)에 의해 제공된 어드레스에 따라 비트 라인들을 선택하도록 구성된다. 외부 디바이스는 NAND 플래시 메모리 디바이스에 데이터를 저장할 필요가 있는 임의의 유형의 전자 디바이스일 수 있다. 비트 라인 디코더(520)는 외부 디바이스로부터 어드레스를 수신하고, 데이터 난수화기(540)로부터 변경된 데이터를 수신한다. 비트 라인 디코더(520)는 상기 변경된 데이터를 상기 어드레스에 따라 메모리 블록에 제공한다.
워드 라인 디코더(530)는 외부 디바이스에 의해 제공된 어드레스에 따라 워드 라인들을 선택하도록 구성된다. 워드 라인 디코더(530)는 외부 디바이스로부터 어드레스를 수신하고, 그 어드레스에 따라 워드 라인을 선택한다.
데이터 난수화기(540)는, 기입 동작 동안에, 상기 최초 데이터가 저장되었을 패턴과 상이한 패턴으로 저장되도록, 최초 데이터를 변경된 데이터로 변경하고, 판독 동작 동안에 그 변경된 데이터를 최초 데이터로 복구하도록 구성된다. 데이터 난수화기(540)는 기입 동작 동안에 외부 디바이스로부터 최초 데이터 및 메모리 셀들의 어드레스들을 수신한다. 데이터 난수화기(540)는 랜덤 방식 또는 의사 랜덤 방식(pseudo random manner)으로 최초 데이터를 변경된 데이터로 변경하고, 그 변경과 연관된 정보(이하, "난수화 정보")를 기입 동작 동안에 저장소(550)에 저장한다. 특정한 실시예들에서, 데이터 난수화기(540)는 데이터를 변경하기 위해 저장소(550)에 이전에 저장된 정보를 이용할 수 있다.
데이터 난수화기(540)는 판독 동작 동안에 외부 디바이스로부터 메모리 셀들의 어드레스들을 수신하고, 메모리 블록(510)으로부터 변경된 데이터를 수신한다. 데이터 난수화기(540)는 판독 동작 동안에 변경된 데이터를 최초 데이터로 복구하기 위해 난수화 정보를 이용한다.
난수화 정보를 위한 저장소(550)는 메모리 블록(510)에 저장된 데이터에 대한 난수화 정보를 저장하는 데 소용이 된다. 일 실시예에서, 저장소(550)는 NAND 플래시 메모리 디바이스(500) 또는 그것의 부분들 내의 하나 이상의 다른 메모리 블록들일 수 있다. 다른 실시예들에서, 저장소(550)는 NAND 플래시 메모리 디바이스(500) 내의 하나 이상의 재기입 가능한 비휘발성 메모리일 수 있다. 숙련된 기술자는 저장소(550)를 위해 다양한 유형의 저장 디바이스들이 사용될 수 있다는 것을 인식할 것이다.
도 5 및 도 6a를 참조하여, 도 5의 데이터 난수화기의 일 실시예가 아래에 상세히 설명될 것이다. 도 6a의 도시된 데이터 난수화기(600)는 의사 랜덤 비트(PRB: pseudo random bit) 생성기(610), 제1 XOR 게이트(620), 및 제2 XOR 게이트(630)를 포함한다. 도시된 실시예에서는, 데이터를 처리하기 위한 한 쌍의 XOR 게이트(620, 630)만이 도시되어 있다. 그러나, 숙련된 기술자는 데이터 난수화기(600)가 더 많은 쌍의 XOR 게이트를 포함할 수 있다는 것을 이해할 것이다. 데이터가 바이트(즉, 8개 비트)로서 동시에 제공되는 일 실시예에서, 데이터 난수화기(600)는 8개 비트 각각에 대하여 한 쌍의 XOR 게이트를 포함할 수 있다(즉, 여덟 쌍의 XOR 게이트).
기입 동작 동안에, 의사 랜덤 비트 생성기(610)는 데이터가 저장될 메모리 셀들을 나타내는 어드레스들을 수신하고, 그 어드레스들 각각에 대하여 랜덤 비트를 생성한다. 의사 랜덤 비트 생성기(610)는 그것의 출력이 결정론적(deterministic)이다. 즉, 의사 랜덤 비트 생성기(610)는 어드레스들 각각에 대하여 "0" 또는 "1" 중 어느 하나의 고유한 출력을 생성한다. 예를 들면, 의사 랜덤 비트 생성기(610)가 특정한 어드레스 "x"를 수신할 때마다, 그것은 항상 "1"을 생성한다. 마찬가지로, 의사 랜덤 비트 생성기(610)가 다른 특정한 어드레스 "y"를 수신할 때마다, 그것은 항상 "0"을 생성한다.
데이터는 고유 어드레스와 함께 NAND 플래시 메모리 디바이스(500)에 제공된다. 따라서, 각각의 고유 어드레스는, 의사 랜덤 비트 생성기(610)를 통하여 통과될 때, "0" 또는 "1"의 고유 값을 생성한다. 이 고유 값은, 다음에 설명되는 바와 같이, 최초 데이터를 변경하기 위해 이용될 수 있다.
의사 랜덤 비트 생성기(610)는 제1 XOR 게이트(620)의 입력들 중 하나에 랜덤 비트를 제공한다. 의사 랜덤 비트 생성기(610)는 또한 랜덤 비트를 저장소(550)(도 5)에 저장한다.
판독 동작 동안에, 의사 랜덤 비트 생성기(610)는 데이터가 판독될 메모리 셀들을 나타내는 어드레스들을 수신하고, 그 어드레스들 각각에 대하여 저장소(550)로부터 랜덤 비트를 검색한다. 의사 랜덤 비트 생성기(610)는 그 랜덤 비트를 제2 XOR 게이트(630)의 입력들 중 하나에 제공한다.
기입 동작 동안에, 제1 XOR 게이트(620)는 의사 랜덤 비트 생성기(610)로부터의 랜덤 비트 및 메모리 블록(510)(도 5) 내의 메모리 셀에 기입될 최초 데이터(DW)를 수신한다. 메모리 셀은 의사 랜덤 비트 생성기(610)가 수신한 어드레스에 의해 지시된다. 제1 XOR 게이트(620)는 랜덤 비트와 데이터(DW)에 대해 XOR 연산을 수행하고, 결과 출력(DIN)을 메모리 블록(510) 내의 메모리 셀에 실제로 기입될 변경된 데이터로서 제공한다. 멀티레벨 셀 플래시 메모리 디바이스를 이용하는 특정한 실시예들에서, 결과 출력(DIN)은 2개의 데이터 비트가 단일 메모리 셀에 저장되도록 더 처리될 수 있다.
판독 동작 동안에, 제2 XOR 게이트(630)는 의사 랜덤 비트 생성기(610)로부터의 랜덤 비트 및 메모리 블록(510) 내의 메모리 셀로부터 판독된 변경된 데이터(DOUT)를 수신한다. 메모리 셀은 의사 랜덤 비트 생성기(610)가 수신한 어드레스에 의해 지시된다. 제2 XOR 게이트(630)는 데이터(DOUT)와 랜덤 비트에 대해 XOR 연산을 수행하고, 결과 출력(DR)을 외부 디바이스(도시되지 않음)에 실제로 판독될 최초 데이터로서 제공한다.
도시되어 있지는 않지만, 결과 출력(DIN)은 메모리 블록(510)에 기입되기 전에 버퍼(도시되지 않음)에 일시적으로 저장될 수 있다. 마찬가지로, 메모리 블록(510)으로부터 판독된 데이터(DOUT)는 메모리 블록(510)으로부터 그것이 판독된 후에 버퍼에 저장될 수 있고, 순차적으로 데이터 난수화기(600)에 제공될 수 있다.
도 5, 도 6a, 및 도 6b를 참조하여, 도 6a의 데이터 난수화기(600)의 동작이 아래에 설명될 것이다. 기입 동작 동안에, 일련의 어드레스들이 외부 디바이스로부터 NAND 플래시 디바이스(500)에 제공될 수 있다. 예를 들면, 도 6b에서, 그 어드레스들은, 차례차례로, 워드 라인 상의 메모리 셀들을 지시하는 0000, 0001, 0010, 0011, 0100, ..., xxxx이다.
최초 데이터는 또한 외부 디바이스로부터 NAND 플래시 메모리 디바이스(500)에 제공된다. 어드레스들에 의해 지시된 메모리 셀들에 기입될 데이터 비트들(DW)은 반복 패턴을 가질 수 있다. 예를 들면, 그 데이터 비트들은, 예를 들면, 차례차례로, 1, 1, 1, 1, 1, ..., 1일 수 있다. 의사 랜덤 비트 생성기(610)에 의해 생성된 랜덤 비트들(RB)은, 예를 들면, 차례차례로, 0, 1, 1, 0, 0, ..., 1일 수 있다.
제1 XOR 게이트(620)는 데이터(DW)와 랜덤 비트(RB)에 대해 XOR 연산을 수행한다(하기의 표 1을 참조).
Figure pct00001
그 결과들은, 차례차례로, 1, 0, 0, 1, 1, ..., 0이다. 따라서, 메모리 블록의 워드 라인에 실제로 기입된 데이터 숫자들(DIN)은, 최초의 반복 패턴이 아니라, 난수화된 패턴으로 있을 것이다.
판독 동작 동안에, 메모리 블록(510) 내의 메모리 셀들의 일련의 어드레스들이 외부 디바이스로부터 NAND 플래시 메모리 디바이스(500)에 제공될 수 있다. 의사 랜덤 비트 생성기(610)는 그 어드레스들과 연관된 일련의 랜덤 비트들을 검색한다. 예를 들면, 도시된 예에서, 어드레스들 0000, 0001, 0010, 0011, 0100, ..., xxxx에 대하여 저장소(550)로부터 일련의 랜덤 비트들(RB), 0, 1, 1, 0, 0, ..., 1이 검색된다. 메모리 블록(510) 내의 어드레스들에 있는 메모리 셀들로부터 변경된 데이터(DOUT)가 판독된다. 도시된 예에서, 그 데이터 비트들(DOUT)은 전술된 기입 동작 동안에 저장된 1, 0, 0, 1, 1, ..., 0이다.
제2 XOR 게이트(630)는 DOUT과 RB에 대해 XOR 연산을 수행한다(하기의 표 2를 참조).
Figure pct00002
그 결과들은, 차례차례로, 1, 1, 1, 1, 1, ..., 1이다. 따라서, NAND 플래시 메모리 디바이스(500)로부터 실제로 판독된 데이터(DR)는 최초 데이터에 대응한다. 그 데이터(DR)는 외부 디바이스에 제공된다. 따라서, 전술된 데이터 난수화 체계는 외부 디바이스에게 투명할 수 있다.
소거 동작 동안에는, 메모리 블록(510) 내의 모든 메모리 셀들이 동일한 상태로 소거된다. 따라서, 데이터 난수화기(540)는 소거 동작 동안에 비활성화(disable)될 수 있다.
전술된 실시예들의 방법들에서, 최초 데이터는 변경된 데이터로 변경되며, 이것은 NAND 플래시 메모리 디바이스 내의 메모리 블록에 반복 데이터 패턴을 저장하는 것을 막을 수 있다. 메모리 블록에 반복 데이터 패턴을 저장하는 것을 막음으로써, 그러한 반복 데이터 패턴과 연관된 간섭(예를 들면, 플로팅 게이트 커플링)이 감소되거나 제거될 수 있다.
상기 실시예들은 NAND 플래시 메모리 디바이스들의 맥락에서 설명되었다. 실시예들은 또한 그것들의 메모리 셀들에 기입된 데이터 패턴과 연관된 유사한 간섭 문제들을 갖는 NOR 플래시 메모리 디바이스들 및 다른 유형의 메모리 디바이스들(예를 들면, EPROM, EEPROM 등)에 적합하도록 변경될 수 있다. 게다가, 상기 실시예들은 그들의 기입 방법들 및 인접 메모리 셀들로부터의 간섭에 대한 특정한 메모리 셀들의 고유의 민감성 때문에 전술된 유사한 문제들을 갖는 임의의 다른 유형의 솔리드 스테이트 메모리 디바이스들에 적합하도록 변경될 수 있다.
전술된 실시예들에 따른 플래시 메모리 디바이스는 다양한 전자 디바이스들에 통합될 수 있다. 그 전자 디바이스들의 예들은 소비자 전자 제품, 전자 회로, 전자 회로 컴포넌트, 소비자 전자 제품의 부품, 전자 테스트 장비 등을 포함하지만, 이에 제한되지 않는다. 소비자 전자 제품의 예들은 휴대폰, 전화기, 텔레비전, 컴퓨터 모니터, 컴퓨터, 휴대용 메모리 디바이스(예를 들면, USB 드라이브), 솔리드 스테이트 디스크, 핸드헬드 컴퓨터, PDA(personal digital assistant), 전자 레인지, 냉장고, 스테레오 시스템, 카세트 레코더 또는 플레이어, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 광학 카메라, 디지털 카메라, 세탁기, 건조기, 세탁기/건조기, 복사기, 팩시밀리 머신, 스캐너, 복합기(multi functional peripheral device), 손목 시계, 시계, 게임 디바이스 등을 포함하지만, 이에 제한되지 않는다. 더욱이, 전자 디바이스는 미완성 제품을 포함할 수 있다.
일 실시예는 복수의 메모리 셀들을 포함하는 메모리 블록; 및 상기 메모리 블록에 저장될 최초 데이터를 변경된 데이터로 랜덤하게 또는 의사 랜덤하게 변경하도록 구성된 데이터 난수화기를 포함하는 메모리 디바이스이다. 최초 데이터는 메모리 블록에 저장된 데이터의 패턴이 기입 동작 동안에 최초 데이터가 메모리 블록에 저장되었을 경우 생겼을 데이터의 패턴과 상이하도록 변경된다.
다른 실시예는 복수의 메모리 셀들을 포함하는 메모리 블록; 및 제1 패턴으로 숫자들의 제1 세트(first set of digits)를 표현하는 최초 데이터를 수신하고, 최초 데이터에 의해 표현된 숫자들의 전부는 아니고 일부를 랜덤하게 또는 의사 랜덤하게 변경하고, 그것에 의하여 기입 동작 동안에 상기 제1 패턴과 상이한 제2 패턴으로 숫자들의 제2 세트(second set of digits)를 표현하는 변경된 데이터를 생성하도록 구성된 데이터 난수화기를 포함하는 장치이다. 그 장치는 변경된 데이터를 메모리 블록에 저장하도록 구성된다.
또 다른 실시예는 메모리 디바이스를 동작시키는 방법이다. 그 방법은 최초 데이터를 수신하는 단계; 최초 데이터를 변경된 데이터로 랜덤하게 또는 의사 랜덤하게 변경하는 단계; 및 변경된 데이터를 저장하는 단계를 포함한다. 최초 데이터는 메모리 블록에 저장된 데이터의 패턴이 최초 데이터가 메모리 블록에 저장되었을 경우 생겼을 데이터의 패턴과 상이하도록 변경된다.
비록 이 발명은 특정한 실시예들에 관하여 설명되었지만, 여기에 제시된 특징들 및 이점들 모두를 제공하지 않는 실시예들을 포함하여, 이 기술 분야의 통상의 지식을 가진 자들에게 명백한 다른 실시예들도 이 발명의 범위 안에 있다. 더욱이, 전술된 다양한 실시예들은 추가 실시예들을 제공하도록 조합될 수 있다. 게다가, 일 실시예와 관련하여 제시된 특정한 특징들은 다른 실시예들에도 통합될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들의 참조에 의해서만 한정된다.

Claims (25)

  1. 메모리 디바이스로서,
    복수의 메모리 셀을 포함하는 메모리 블록; 및
    상기 메모리 블록에 저장될 최초 데이터를 변경된 데이터로 랜덤하게(randomly) 또는 의사 랜덤하게(pseudo-randomly) 변경하도록 구성된 데이터 난수화기(data randomizer)
    를 포함하고,
    상기 최초 데이터는, 상기 메모리 블록에 저장된 데이터의 패턴이 기입 동작 동안에 상기 최초 데이터가 상기 메모리 블록에 저장되었을 경우의 데이터의 패턴과 상이하도록 변경되는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 데이터 난수화기는 판독 동작 동안에 상기 변경된 데이터를 상기 최초 데이터로 복구하도록 더 구성되는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 데이터 난수화기는, 상기 메모리 셀들의 적어도 일부를 나타내는 어드레스들을 수신하고 상기 어드레스들 중의 각각의 하나의 어드레스에 대하여 랜덤 비트를 생성하도록 구성된 랜덤 비트 생성기를 포함하는 메모리 디바이스.
  4. 제3항에 있어서,
    상기 데이터 난수화기는, 상기 어드레스들 중 하나의 어드레스에 대하여 생성된 랜덤 비트와, 상기 기입 동작 동안에 상기 어드레스들 중 상기 하나의 어드레스에 의해 지시된 메모리 셀에 저장될 상기 최초 데이터에 대해 XOR 연산을 수행하도록 구성된 제1 논리 게이트를 더 포함하는 메모리 디바이스.
  5. 제3항에 있어서,
    상기 데이터 난수화기는, 상기 어드레스들 중 하나의 어드레스에 대하여 생성된 랜덤 비트와, 상기 판독 동작 동안에 상기 어드레스들 중 상기 하나의 어드레스에 의해 지시된 메모리 셀로부터 판독된 상기 변경된 데이터에 대해 XOR 연산을 수행하도록 구성된 제2 논리 게이트를 더 포함하는 메모리 디바이스.
  6. 제3항에 있어서,
    상기 데이터의 변경에 관한 정보를 저장하기 위한 저장소를 더 포함하는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 정보는 상기 어드레스들에 대하여 생성된 상기 랜덤 비트들을 포함하는 메모리 디바이스.
  8. 제6항에 있어서,
    다른 메모리 블록을 더 포함하고, 상기 저장소는 상기 다른 메모리 블록인 메모리 디바이스.
  9. 제6항에 있어서,
    ROM(read-only memory)을 더 포함하고, 상기 저장소는 상기 ROM인 메모리 디바이스.
  10. 제1항에 있어서,
    상기 데이터 난수화기는 소거 동작 동안에 비활성화(disable)되도록 구성되는 메모리 디바이스.
  11. 제1항에 있어서,
    상기 메모리 셀들은 싱글레벨 셀(SLC: single-level cell)들인 메모리 디바이스.
  12. 제1항에 있어서,
    상기 메모리 셀들은 멀티레벨 셀(MLC: multi-level cell)들인 메모리 디바이스.
  13. 제1항에 있어서,
    상기 메모리 디바이스는 NAND 또는 NOR 플래시 메모리 디바이스를 포함하는 메모리 디바이스.
  14. 장치로서,
    복수의 메모리 셀을 포함하는 메모리 블록; 및
    제1 패턴으로 제1 세트의 숫자들(first set of digits)을 표현하는 최초 데이터를 수신하고, 상기 최초 데이터에 의해 표현된 상기 숫자들의 전부는 아니지만 일부를 랜덤하게 또는 의사 랜덤하게 변경하고, 이에 의해 기입 동작 동안에 상기 제1 패턴과 상이한 제2 패턴으로 제2 세트의 숫자들(second set of digits)을 표현하는 변경된 데이터를 생성하도록 구성된 데이터 난수화기
    를 포함하고,
    상기 장치는 상기 변경된 데이터를 상기 메모리 블록에 저장하도록 구성되는 장치.
  15. 제14항에 있어서,
    상기 데이터 난수화기는 판독 동작 동안에 상기 변경된 데이터를 상기 최초 데이터로 복구하도록 더 구성되는 장치.
  16. 제14항에 있어서,
    상기 데이터 난수화기는 상기 제1 세트의 숫자들이 저장될 상기 메모리 셀들의 적어도 일부를 나타내는 어드레스들을 수신하도록 더 구성되는 장치.
  17. 제16항에 있어서,
    상기 데이터 난수화기는, 상기 어드레스들 중의 각각의 하나의 어드레스에 대하여 랜덤 비트를 생성하도록 더 구성되고,
    상기 데이터 난수화기는, 상기 어드레스들 중 하나의 어드레스에 대하여 생성된 랜덤 비트와, 상기 최초 데이터에 의해 표현된 상기 숫자들 중의 각각의 하나의 숫자에 대해 XOR 연산을 수행하도록 더 구성되고, 상기 숫자들 중의 상기 각각의 하나의 숫자는 상기 기입 동작 동안에 상기 어드레스들 중 상기 하나의 어드레스에 의해 지시된 메모리 셀에 저장되는 장치.
  18. 제14항에 있어서,
    상기 장치는 솔리드 스테이트(solid-state) 메모리 디바이스를 포함하는 장치.
  19. 메모리 디바이스를 동작시키는 방법으로서,
    최초 데이터를 수신하는 단계;
    상기 최초 데이터를 변경된 데이터로 랜덤하게 또는 의사 랜덤하게 변경하는 단계; 및
    상기 변경된 데이터를 저장하는 단계를 포함하고,
    상기 최초 데이터는, 메모리 블록에 저장된 데이터의 패턴이 상기 최초 데이터가 상기 메모리 블록에 저장되었을 경우의 데이터의 패턴과 상이하도록 변경되는 방법.
  20. 제19항에 있어서,
    상기 최초 데이터를 변경하는 단계는,
    상기 메모리 셀들의 적어도 일부를 나타내는 어드레스들을 수신하는 단계; 및
    상기 어드레스들 중의 각각의 하나의 어드레스에 대하여 랜덤 비트를 생성하는 단계를 포함하는 방법.
  21. 제20항에 있어서,
    상기 데이터를 변경하는 단계는, 상기 어드레스들 중 하나의 어드레스에 대하여 생성된 랜덤 비트와, 상기 어드레스들 중 상기 하나의 어드레스에 의해 지시된 메모리 셀에 저장될 데이터에 대해 XOR 연산을 수행하고, 이에 의해 상기 변경된 데이터를 생성하는 단계를 더 포함하는 방법.
  22. 제21항에 있어서,
    상기 변경된 데이터를 저장하는 단계 후에,
    상기 어드레스들 중 상기 하나의 어드레스에 의해 지시된 상기 메모리 셀로부터 상기 변경된 데이터를 판독하는 단계;
    상기 어드레스들 중 상기 하나의 어드레스에 대하여 생성된 상기 랜덤 비트와, 상기 메모리 셀로부터 판독된 상기 변경된 데이터에 대해 XOR 연산을 수행하고, 이에 의해 상기 최초 데이터를 복구하는 단계; 및
    상기 복구된 최초 데이터를 출력하는 단계
    를 더 포함하는 방법.
  23. 제20항에 있어서,
    상기 변경에 관한 정보를 저장소에 저장하는 단계를 더 포함하는 방법.
  24. 제23항에 있어서,
    상기 정보는 상기 어드레스들에 대하여 생성된 상기 랜덤 비트들을 포함하는 방법.
  25. 제19항에 있어서,
    소거 동작 동안에 상기 변경을 비활성화하는 단계를 더 포함하는 방법.
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