TW201833930A - 記憶體裝置及其操作方法 - Google Patents

記憶體裝置及其操作方法 Download PDF

Info

Publication number
TW201833930A
TW201833930A TW106133710A TW106133710A TW201833930A TW 201833930 A TW201833930 A TW 201833930A TW 106133710 A TW106133710 A TW 106133710A TW 106133710 A TW106133710 A TW 106133710A TW 201833930 A TW201833930 A TW 201833930A
Authority
TW
Taiwan
Prior art keywords
line
word line
voltage
discharged
memory device
Prior art date
Application number
TW106133710A
Other languages
English (en)
Other versions
TWI729221B (zh
Inventor
李熙烈
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201833930A publication Critical patent/TW201833930A/zh
Application granted granted Critical
Publication of TWI729221B publication Critical patent/TWI729221B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本公開包括一種記憶體裝置及其操作方法，該記憶體裝置包括記憶體塊，該記憶體塊耦接至在第一選擇線與第二選擇線之間彼此平行佈置的多條字元線。還包括週邊電路，所述週邊電路將驗證電壓和通過電壓供應給第一選擇線、第二選擇線和字元線，選擇性地使第一選擇線、第二選擇線和字元線放電，並且驗證耦接至字元線中的所選字元線的記憶體單元。另外包括控制邏輯，該控制邏輯控制週邊電路以使得在驗證記憶體單元之後所選字元線、未選字元線以及第一選擇線和第二選擇線的電位彼此相同，並且在使所選字元線和未選字元線放電之後第一選擇線和第二選擇線放電。

Description

記憶體裝置及其操作方法
各種實施方式總體上涉及記憶體裝置及其操作方法，更具體地，涉及記憶體裝置的驗證操作和讀取操作。
相關申請的交叉引用
本申請主張2017年2月28日提交於韓國智慧財產權局的韓國專利申請號10-2017-0025941的優先權，其整個公開以引用方式併入本文。
記憶體裝置可具有相對於半導體基板在水平方向上佈置串的二維結構或者相對於半導體裝置在垂直方向上佈置串的三維結構。已設計出三維結構的記憶體裝置以克服二維結構的記憶體裝置的有限整合密度。三維結構的記憶體裝置可包括在半導體裝置的垂直方向上層疊的多個記憶體單元。
各種實施方式涉及一種能夠改進記憶體裝置的可靠性的記憶體裝置以及操作該記憶體裝置的方法。
根據實施方式的記憶體裝置可包括：記憶體塊，其耦接至在第一選擇線與第二選擇線之間彼此平行佈置的多條字元線；週邊電路，其將驗證電壓和通過電壓供應給第一選擇線、第二選擇線和字元線，選擇性 地使第一選擇線、第二選擇線和字元線放電，並且驗證耦接至字元線中的所選字元線的記憶體單元；以及控制邏輯，其控制週邊電路以使得在驗證記憶體單元之後所選字元線、未選字元線以及第一選擇線和第二選擇線的電位彼此相同，並且在使所選字元線和未選字元線放電之後使第一選擇線和第二選擇線放電。
根據實施方式的操作記憶體裝置的方法可包括：將通過電壓施加至字元線當中的未選字元線以及選擇線；藉由將驗證電壓施加至字元線當中的所選字元線來驗證耦接至所選字元線的記憶體單元；當通過電壓被施加至未選字元線和選擇線時將導通電壓施加至所選字元線；使所選字元線和未選字元線放電；以及在使所選字元線和未選字元線放電之後使選擇線放電。
100‧‧‧記憶體單元陣列
200‧‧‧週邊電路
210‧‧‧電壓產生電路
220‧‧‧列解碼器
230‧‧‧頁緩衝器組
240‧‧‧行解碼器
250‧‧‧輸入/輸出電路
260‧‧‧感測電路
300‧‧‧控制邏輯
1000‧‧‧記憶體系統
1100‧‧‧記憶體裝置
1200‧‧‧記憶體控制器
2000‧‧‧主機
3100‧‧‧處理器
3200‧‧‧顯示器
3300‧‧‧無線電收發器
3400‧‧‧輸入裝置
4100‧‧‧處理器
4200‧‧‧輸入裝置
4300‧‧‧顯示器
5100‧‧‧處理器
5200‧‧‧影像感測器
5300‧‧‧顯示器
6100‧‧‧微處理器
6200‧‧‧主機介面
7100‧‧‧卡介面
30000‧‧‧記憶體系統
40000‧‧‧記憶體系統
50000‧‧‧記憶體系統
60000‧‧‧主機
70000‧‧‧記憶體系統
圖1是示出根據實施方式的記憶體系統的示圖；圖2是示出圖1所示的記憶體裝置的示圖；圖3是示出圖2所示的記憶體塊的示圖；圖4是示出具有三維結構的記憶體塊的實施方式的示圖；圖5是示出具有三維結構的記憶體塊的實施方式的示圖；圖6和圖7是示出根據本發明的實施方式的程式化操作的示圖；圖8至圖10是示出根據本發明的實施方式的驗證操作的示圖；圖11是示出根據本發明的實施方式的字元線組的示圖；圖12是示出根據另一實施方式的字元線組的示圖；圖13和圖14是示出根據實施方式的驗證操作的示圖； 圖15和圖16是示出根據實施方式的讀取操作的示圖；圖17是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的示圖；圖18是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的示圖；圖19是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的示圖；以及圖20是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的示圖。
以下，將參照附圖詳細描述實施方式的各種示例。附圖被提供以允許所屬技術領域中具有通常知識者理解本發明的實施方式的範圍。然而，本發明可按照不同的形式來具體實現，不應被解釋為限於所闡述的實施方式。相反，提供這些實施方式是為了本公開將徹底和完整。另外，提供實施方式以向所屬技術領域中具有通常知識者充分地傳達本發明的範圍。
應該理解，當描述元件“耦接”或“連接”至另一元件時，該元件可直接耦接或直接連接至所述另一元件，或者藉由第三元件來耦接或連接至所述另一元件。相反，應該理解，當元件被稱為“直接連接至”或“直接耦接至”另一元件時，它們之間未介入另一元件。描述元件之間的關係的其它表達，即，“在…之間”和“之間在…之間”或者“與…相鄰”和“直接與…相鄰”需要藉由相同的方式來解釋。
圖1是示出根據實施方式的記憶體系統1000的示圖。
參照圖1，記憶體系統1000可包括儲存資料的記憶體裝置1100以及回應於主機2000的控制來控制記憶體裝置1100的記憶體控制器1200。
主機2000可利用諸如周邊元件連接-Express(PCI-E)、高級技術附件(ATA)、串列ATA(SATA)、並行ATA(PATA)或串列附接SCSI(SAS)的介面協定來與記憶體系統1000通信。然而，主機2000與記憶體系統1000之間的介面協定不限於此。主機2000可利用諸如通用序列匯流排(USB)、多媒體卡(MMC)、增強小型磁片介面(ESDI)或整合驅動電子器件(IDE)的其它介面協定中的一個來與記憶體系統1000通信。
記憶體控制器1200可控制記憶體系統1000的一般操作並且控制主機2000與記憶體裝置1100之間交換的資料。例如，記憶體控制器1200可回應於來自主機2000的請求控制記憶體裝置1100程式化或讀取數據。另外，記憶體控制器1200可儲存關於包括在記憶體裝置1100中的主記憶體塊和子記憶體塊的資訊，並且根據程式化操作所載入的資料的量來選擇記憶體裝置1100以對主記憶體塊或子記憶體塊執行程式化操作。根據實施方式，記憶體裝置1100可包括雙倍數據速率同步動態隨機存取記憶體(DDR SDRAM)、低功率雙倍數據速率4(LPDDR4)SDRAM、圖形雙倍數據速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus動態隨機存取記憶體(RDRAM)或FLASH記憶體。
記憶體控制器1200可控制記憶體裝置1100執行程式化、讀取或抹除操作。
圖2是示出圖1所示的記憶體裝置1100的示圖。
參照圖2，記憶體裝置1100可包括儲存資料的記憶體單元陣列100。記憶體裝置1100可包括週邊電路200，其被配置為執行將資料儲存在記憶體單元陣列100中的程式化操作、輸出所儲存的資料的讀取操作以及抹除所儲存的資料的抹除操作。記憶體裝置1100可包括控制邏輯300，其回應於圖1所示的記憶體控制器1200的控制來控制週邊電路200。
記憶體單元陣列100可包括多個記憶體塊MB1至MBk，其中k是正整數。局部線LL和位元線BL1至BLn可耦接至記憶體塊MB1至MBk中的每一個。例如，局部線LL可包括第一選擇線、第二選擇線以及佈置在第一選擇線和第二選擇線之間的多條字元線。另外，局部線LL可包括佈置在第一選擇線與字元線之間以及第二選擇線與字元線之間的虛擬線。第一選擇線可以是源極選擇線，第二選擇線可以是汲極選擇線。例如，局部線LL可包括字元線、汲極選擇線和源極選擇線、以及源極線。例如，局部線LL還可包括虛擬線。例如，局部線LL還可包括管線(pipe line)。根據實施方式，字元線可被分成多個組。根據實施方式，在驗證操作或讀取操作期間，包括字元線的各個組可被依序地放電。
局部線LL可分別耦接至記憶體塊MB1至MBk。位元線BL1至BLn可共同耦接至記憶體塊MB1至MBk。記憶體塊MB1至MBk可具有二維或三維結構。例如，在二維結構的記憶體塊中，可在平行於基板的方向上佈置頁。在另一示例中，在三維結構的記憶體塊中，可在垂直於基板的方向上佈置頁。
控制邏輯300可控制週邊電路200對所選記憶體塊執行程式 設計化、讀取和抹除操作。例如，控制邏輯300可控制週邊電路200向第一選擇線、第二選擇線和字元線供應驗證電壓和通過電壓，選擇性地使第一選擇線、第二選擇線和字元線放電，並且驗證耦接至字元線當中的所選字元線的記憶體單元。例如，週邊電路200可包括電壓產生電路210、列解碼器220、頁緩衝器組230、行解碼器240、輸入/輸出電路250和感測電路260。
電壓產生電路210可回應於操作信號OP_CMD產生用於執行程式設計化、讀取和抹除操作的各種操作電壓Vop。另外，電壓產生電路210可響應於操作信號OP_CMD選擇性地使局部線LL放電。例如，控制邏輯300可控制電壓產生電路210產生程式化電壓、驗證電壓、通過電壓、導通電壓、讀取電壓、抹除電壓和源極線電壓。例如，響應於控制邏輯300的控制，在驗證操作或讀取操作期間，電壓產生電路210可調節施加至源極線的源極線電壓以及施加至源極選擇線和汲極選擇線的通過電壓，或者使字元線組依序地放電。例如，響應於控制邏輯300的控制，在驗證操作或讀取操作期間，電壓產生電路210在使包括所選字元線的組中的字元線放電時可同時使未選字元線放電。通過電壓可被施加以在串中形成通道並且被設定為具有各種位準。
列解碼器220可回應於列位址RADD將操作電壓Vop傳送到耦接至所選記憶體塊的局部線LL。
頁緩衝器組230可包括耦接至位元線BL1至BLn的多個頁緩衝器PB1至PBn。頁緩衝器PB1至PBn可回應於頁緩衝器控制信號PBSIGNALS而操作。例如，頁緩衝器PB1至PBn可暫時地儲存藉由位元線BL1至BLn接收的資料，或者在讀或驗證操作期間感測位元線BL1至BLn 中的電壓或電流。
行解碼器240可回應於行位址CADD在輸入/輸出電路250與頁緩衝器組230之間傳送資料。例如，行解碼器240可藉由資料線DL與頁緩衝器PB交換資料，或者藉由行線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可將命令CMD和位址ADD從圖1所示的記憶體控制器1200傳送至控制邏輯300，或者與行解碼器240交換資料DATA。
在讀取操作或驗證操作期間，感測電路260可響應於允許位元VRY_BIT<#>來產生參考電流，並且將從頁緩衝器組230接收的感測電壓VPB與藉由參考電流所產生的參考電壓進行比較，以輸出通過信號PASS或失敗信號FAIL。
控制邏輯300可回應於命令CMD和位址ADD來輸出操作信號OP_CMD、列位址RADD、頁緩衝器控制信號PBSIGNALS和允許位元VRY_BIT<#>以控制週邊電路200。另外，控制邏輯300可回應於通過信號PASS或失敗信號FAIL來確定驗證操作是通過還是失敗。更具體地，在驗證操作或讀取操作期間，控制邏輯300可調節施加至源極線的源極線電壓以及施加至源極選擇線和汲極選擇線的通過電壓，並且控制週邊電路200以使得字元線組可依序地放電。例如，在控制邏輯300驗證記憶體單元之後，控制邏輯300可控制週邊電路200增大所選字元線的電壓以使耦接至所選字元線的記憶體單元導通。例如，控制邏輯300在驗證記憶體單元之後可控制週邊電路200以使得所選字元線、未選字元線以及第一選擇線和第二選擇線可具有相似或相同的電位，並且在所選字元線和未選字元線放電 之後可控制週邊電路200以使得第一選擇線和第二選擇線中的至少一個可放電。
圖3是示出圖2所示的記憶體塊的示圖。
參照圖3，記憶體塊可耦接至在第一選擇線與第二選擇線之間彼此平行佈置的多條字元線。第一選擇線可以是源極選擇線SSL，第二選擇線可以是汲極選擇線DSL。更具體地，記憶體塊可包括耦接在位元線BL1至BLn與源極線SL之間的多個串ST。位元線BL1至BLn中的每一個可耦接至各個串ST，源極線SL可共同耦接至串ST。由於串ST可具有彼此相似的配置，所以作為示例將詳細描述耦接至第一位元線BL1的串ST。
串ST可包括串聯耦接在源極線SL與第一位元線BL1之間的源極選擇電晶體SST、多個記憶體單元F1至F16和汲極選擇電晶體DST。一個串ST中可包括至少一個源極選擇電晶體SST和至少一個汲極選擇電晶體DST。串ST可包括比如圖3所示的記憶體單元F1至F16更多的記憶體單元。
源極選擇電晶體SST的源極可耦接至源極線SL，汲極選擇電晶體DST的汲極可耦接至第一位元線BL1。記憶體單元F1至F16可串聯耦接在源極選擇電晶體SST與汲極選擇電晶體DST之間。包括在不同串ST中的源極選擇電晶體SST的閘極可耦接至源極選擇線SSL，汲極選擇電晶體DST的閘極可耦接至汲極選擇線DSL，記憶體單元F1至F16的閘極可耦接至多條字元線WL1至WL16。包括在不同串ST中的記憶體單元當中耦接至同一字元線的一組記憶體單元可被稱為頁PG。因此，記憶體塊可包括與字元線WL1至WL16的數量一樣多的頁PG。
圖4是示出三維結構的記憶體塊的實施方式的示圖。
參照圖4，記憶體單元陣列100可包括多個記憶體塊MB1至MBk。為了例示的目的，圖4示出第一記憶體塊MB1的內部配置，並且省略了其餘記憶體塊MB2至MBk的內部配置。第二記憶體塊MB2至第k記憶體塊MBk中的每一個可具有與第一記憶體塊MB1相同的配置。
第一記憶體塊MB1可包括多個串ST11至ST1m和ST21至ST2m。根據實施方式，多個串ST11至ST1m和ST21至ST2m中的每一個可具有“U”形狀。在第一記憶體塊MB1中，可在列方向(X方向)上佈置“m”個串。為了說明方便，圖4僅示出佈置在行方向(Y方向)上的兩個串。然而，在行方向(Y方向)上也可佈置三個或更多個串。
多個串ST11至ST1m和ST21至ST2m中的每一個可包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管道電晶體PT和至少一個汲極選擇電晶體DST。
源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1至MCn可具有彼此相似的結構。例如，源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1至MCn中的每一個可包括通道層、穿隧絕緣層、電荷捕獲層和阻擋絕緣層。例如，可在各個串中設置用於提供通道層的支柱。例如，可在各個串中設置用於提供通道層、穿隧絕緣層、電荷捕獲層和阻擋絕緣層中的至少一個的支柱。
各個串的源極選擇電晶體SST可耦接在源極線SL與記憶體單元MC1至MCp之間。
根據實施方式，佈置在同一列中的串的源極選擇電晶體可耦 接至在列方向上延伸的源極選擇線，佈置在不同列中的串的源極選擇電晶體可耦接至不同的源極選擇線。如圖4所示，第一列中的串ST11至ST1m的源極選擇電晶體可耦接至第一源極選擇線SSL1，第二列中的串ST21至ST2m的源極選擇電晶體可耦接至第二源極選擇線SSL2。
根據另一實施方式，串ST11至ST1m和ST21至ST2m的源極選擇電晶體可共同耦接至單個源極選擇線。
各個串的第一記憶體單元MC1至第n記憶體單元MCn可耦接在源極選擇電晶體SST與汲極選擇電晶體DST之間。
第一記憶體單元MC1至第n記憶體單元MCn可被分成第一記憶體單元MC1至第p記憶體單元MCp和第(p+1)記憶體單元MCp+1至第n記憶體單元MCn。第一記憶體單元MC1至第p記憶體單元MCp可在垂直方向(Z方向)上依序地佈置，並且串聯耦接在源極選擇電晶體SST與管道電晶體PT之間。第(p+1)記憶體單元MCp+1至第n記憶體單元MCn可在垂直方向(Z方向)上依序地佈置，並且串聯耦接在管道電晶體PT與汲極選擇電晶體DST之間。第一記憶體單元MC1至第p記憶體單元MCp和第(p+1)記憶體單元MCp+1至第n記憶體單元MCn可藉由管道電晶體PT(pipe transistor)彼此耦接。各個串的第一記憶體單元MC1至第n記憶體單元MCn的閘極可分別耦接至第一字元線WL1至第n字元線WLn。
根據實施方式，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可用作虛擬記憶體單元。當設置虛擬記憶體單元時，可穩定地控制對應串的電壓或電流。各個串的管道電晶體PT的閘極可耦接至管線PL。
各個串的汲極選擇電晶體DST可耦接在位元線與記憶體單元MCp+1至MCn之間。佈置在列方向上的串可耦接至在列方向上延伸的汲極選擇線。第一列中的串ST11至ST1m的汲極選擇電晶體可耦接至第一汲極選擇線DSL1。第二列中的串ST21至ST2m的汲極選擇電晶體可耦接至第二汲極選擇線DSL2。
佈置在行方向上的串可耦接至在行方向上延伸的位元線。如圖4所示，第一行中的串ST11和ST21可耦接至第一位元線BL1。第m列中的串ST1m和ST2m可耦接至第m位元線BLm。
佈置在列方向上的串當中耦接至同一字元線的記憶體單元可形成單個頁。例如，第一列中的串ST11至ST1m中耦接至第一字元線WL1的記憶體單元可形成單個頁，第二列中的串ST21至ST2m中耦接至第一字元線WL1的記憶體單元可形成另一頁。當汲極選擇線DSL1和DSL2中的一個被選擇時，佈置在列方向上的串可被選擇。當字元線WL1至WLn中的一個被選擇時，所選串的一個頁可被選擇。
圖5是示出三維結構的記憶體塊的實施方式的示圖。
參照圖5，記憶體單元陣列100可包括多個記憶體塊MB1至MBk。為了說明方便，圖5示出第一記憶體塊MB1的內部配置並且省略了其餘記憶體塊MB2至MBk的內部配置。第二記憶體塊MB2至第k記憶體塊MBk也可按照與第一記憶體塊MB1相同的方式來配置。
第一記憶體塊MB1可包括多個串ST11’至ST1m’和ST21’至ST2m’。多個串ST11’至ST1m’和ST21’至ST2m’中的每一個可在垂直方向(Z方向)上延伸。在第一記憶體塊MB1中，可在列方向 (X方向)上佈置“m”個串。為了說明方便，圖5僅示出佈置在行方向(Y方向)上的兩個串。然而，在行方向(Y方向)上也可佈置三個或更多個串。
多個串ST11’至ST1m’和ST21’至ST2m’中的每一個可包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn和至少一個汲極選擇電晶體DST。
各個串的源極選擇電晶體SST可耦接在源極線SL與記憶體單元MC1至MCn之間。佈置在同一列中的串的源極選擇電晶體可耦接至相同的源極選擇線。佈置在第一列中的串ST11’至ST1m’的源極選擇電晶體可耦接至第一源極選擇線SSL1。佈置在第二列中的串ST21’至ST2m’的源極選擇電晶體可耦接至第二源極選擇線SSL2。根據另一實施方式，串ST11'至ST1m'和ST21'至ST2m'的源極選擇電晶體可共同耦接至單個源極選擇線。
各個串的第一記憶體單元MC1至第n記憶體單元MCn可串聯耦接在源極選擇電晶體SST與汲極選擇電晶體DST之間。第一記憶體單元MC1至第n記憶體單元MCn的閘極可分別耦接至第一字元線WL1至第n字元線WLn。
根據實施方式，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可用作虛擬記憶體單元。當設置虛擬記憶體單元時，可穩定地控制對應串中的電壓或電流。因此，可改進儲存在記憶體塊MB1中的資料的可靠性。
各個串的汲極選擇電晶體DST可耦接在位元線與記憶體單 元MC1至MCn之間。佈置在列方向上的串的汲極選擇電晶體DST可耦接至在列方向上延伸的汲極選擇線。第一列中的串ST11’至ST1m’的汲極選擇電晶體DST可耦接至第一汲極選擇線DSL1。第二列中的串ST21’至ST2m’的汲極選擇電晶體DST可耦接至第二汲極選擇線DSL2。
換言之，除了從各個串去除管道電晶體PT之外，圖5所示的記憶體塊MB1可具有與圖4所示的記憶體塊MB1相似的等效電路。
圖6和圖7是示出根據實施方式的程式化操作的示圖。
參照圖6，程式化操作可以頁為單位執行。下面作為示例將描述耦接在源極線SL與位元線BL之間的I形串的程式化操作。
程式化操作可藉由增量步進脈衝程式化(ISPP)方法來執行，其中程式化電壓隨著程式化迴圈數增加而逐漸增加。程式化迴圈可包括藉由將程式化電壓施加到所選字元線來增大所選記憶體單元的臨界電壓，並且執行驗證操作以確定記憶體單元的臨界電壓是否增大至目標電壓。可在從耦接至第一字元線WL1的第一頁到耦接至第n字元線WLn的第n頁的方向上或者在與其相反的方向上執行程式化操作。當程式化電壓被施加至所選字元線時，通過電壓可被施加至未選字元線。在驗證操作期間，當驗證電壓被施加至所選字元線時，通過電壓可被施加至未選字元線。在程式化電壓施加操作和驗證操作期間施加至未選字元線的通過電壓可被控制為彼此相同或彼此不同。在一個示例中，驗證電壓可低於通過電壓。當驗證操作完成時，為了後續操作，所有字元線可放電。可執行均衡操作(equalize operation)以防止所選字元線的電位減小至負電壓。例如，在均衡操作期間，所選字元線的電壓可增大以使耦接至所選字元線的記憶體單元導 通。所選字元線的電壓可增大以使得施加至所選字元線的電壓可與施加至未選字元線的電壓相似。隨後，具有相似電壓的字元線可放電。
參照圖7，下面作為示例描述耦接在源極線SL與位元線BL之間的U形串的程式化操作。
圖7所示的U形串的程式化操作可按照如上面參照圖6所描述的相似方式來執行。然而，由於串具有U形狀，所以當在從耦接至第一字元線WL1的第一頁的方向上執行程式化操作時，可按照從第一頁至第3j頁的順序，然後按照從第(3j+1)頁至第3i頁的順序執行程式化操作。當在相反方向上執行程式化操作時，可首先按照從第3i頁至第(3j+1)頁的順序，然後按照從第3j頁至第一頁的順序執行程式化操作。
下面詳細描述上述程式化操作的驗證操作。
圖8至圖10是示出根據實施方式的驗證操作的示圖。
圖8示出單個程式化迴圈。
程式化迴圈可包括程式化週期(T11至T13)、第一放電週期(T13至T14)、驗證週期(T14至T15)、均衡週期(T15至T16)和第二放電週期(T16至T18)。預充電週期可從T18開始。將詳細描述各個週期。
當程式化週期(T11至T13)開始(T11)時，通過電壓Vpass可被施加至所選字元線Sel.WL、未選字元線Unsel.WL、所選源極選擇線Sel.SSL和所選汲極選擇線Sel.DSL(T11至T12)。根據串的預充電方法，通過電壓Vpass或0V可被選擇性地施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。
所選字元線Sel.WL可耦接至程式化操作的目標頁，未選字 元線Unsel.WL可以是除了所選字元線Sel.WL之外的其餘字元線。所選源極選擇線Sel.SSL和所選汲極選擇線Sel.DSL可耦接至包括程式化目標記憶體單元的串，未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL可以是耦接至其餘串的源極選擇線和汲極選擇線。
當藉由從位元線施加的正電壓對串進行預充電時，通過電壓Vpass可被施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。另一方面，當藉由從源極線SL施加的正電壓對串進行預充電時，通過電壓Vpass可在程式化週期T11至T13之前被施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。這將在下面結合預充電週期(在T18之後)來描述。
當程式化電壓施加週期(T12至T13)開始(T12)時，儘管圖8中未示出，但是可根據來自外部裝置(例如，記憶體控制器)的外部資料而將程式化許可電壓或程式化禁止電壓施加至位元線以進行程式化操作。例如，程式化許可電壓可為0V，程式化禁止電壓可為正電壓。未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL可放電，並且未選串的通道電壓可增大。程式化電壓Vpgm可被施加至所選字元線Sel.WL。
當程式化電壓Vpgm被施加至所選字元線Sel.WL達預定時間(T13)時，可執行第一放電週期(T13至T14)以進行下一操作。
在第一放電週期(T13至T14)期間，所有字元線Sel.WL和Unsel.WL、所有源極選擇線Sel.SSL和Unsel.SSL以及所有汲極選擇線Sel.DSL和Unsel.DSL(包括位元線)可放電。
當第一放電週期(T13至T14)完成(T14)時，可執行驗 證週期(T14至T15)。當驗證週期(T14至T15)開始時，通過電壓Vpass可被施加至所選源極選擇線Sel.SSL、所選汲極選擇線Sel.DSL和未選字元線Unsel.WL，並且驗證電壓Vf可被施加至所選字元線Sel.WL。
在執行驗證週期(T14至T15)達預定時間之後，可執行均衡週期(T15至T16)。然而，可在不執行均衡週期(T15至T16)的情況下執行第二放電週期(T16至T19)。可執行均衡週期(T15至T16)以防止所選字元線Sel.WL的電位在第二放電週期(T16至T19)中減小至負電壓。換言之，均衡週期(T15至T16)可選擇性地執行。在均衡週期(T15至T16)期間，可施加比施加至所選字元線Sel.WL的驗證電壓Vf大的電壓。例如，導通電壓可被施加至所選字元線Sel.WL以使得所選字元線Sel.WL和未選字元線Unsel.WL可具有相似的電位。例如，導通電壓可被設定為與通過電壓Vpass相似。通過電壓Vpass也可被施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。例如，導通電壓可被設定為可使耦接至所選字元線Sel.WL的記憶體單元導通的電壓。
在第二放電週期T16至T18期間，字元線Sel.WL和Unsel.WL可早於選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL放電(T16)。隨後，選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可放電(T17)。換言之，當選擇電晶體(例如，SST和DST)導通時，字元線Sel.WL和Unsel.WL可放電。當選擇電晶體SST和DST導通時，串的通道可不浮接。因此，即使當字元線Sel.WL和Unsel.WL同時放電時也可防止發生耦接。因此，可防止串的通道電壓減小至負電壓，從而可防止記憶體單元的臨界電壓分佈的變化。
當所有線放電時，可執行預充電週期(在T18之後)以進行下一程式化迴圈。例如，串的通道藉由源極線SL來預充電，作為正電壓的源極線電壓Vsl可被施加至源極線SL(T18)。隨後，當通過電壓Vpass被施加至選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL時，通道可在源極線電壓Vsl被供應給串的同時預充電。儘管圖8中未示出，但是當串的通道被預充電時，源極線SL以及選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可被充電，並且下一程式化迴圈可從T11開始。如上所述，在週期(T11至T12)期間，當串的通道藉由源極線SL預充電時，接地電壓可繼續被供應給未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。
圖9是示出當串包括虛擬單元時的程式化操作的示圖。週期T21至T29可按照如圖8所示的週期T11至T19的相同方式來執行。然而，圖2所示的週邊電路200可將如施加至與虛擬單元耦接的虛擬線DWL的相似或相同的電壓同時施加至所選源極選擇線Sel.SSL或所選汲極選擇線Sel.DSL。例如，在第二放電週期(T26至T28)期間，在字元線Sel.WL和Unsel.WL放電之後，週邊電路200可使虛擬線DWL以及選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL放電。換言之，由於虛擬單元中沒有儲存實質資料，所以可按照如所選源極選擇線Sel.SSL和Sel.DSL的相同方式來控制虛擬線DWL。
參照圖10，當虛擬線DWL被佈置在選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL與字元線Sel.WL和Unsel.WL之間時，在第二放電週期(T36至T38)期間字元線Sel.WL和Unsel.WL放電(T36)時，週邊電路200可分階段使虛擬線DWL放電。換言之，在T36，當字元線Sel. WL和Unsel.WL放電時，虛擬線DWL的電位也可降低。例如，虛擬線DWL的電位可從通過電壓Vpass減小至另一通過電壓Vpass_low。在T37，虛擬線DWL可與選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL同時放電。另一通過電壓Vpass_low可被設定為低於通過電壓Vpass並大於0V。另外，在週期(T36至T37)期間，虛擬線DWL的電壓可被分成多個階梯並且從通過電壓Vpass逐漸減小為0V。如上所述，當虛擬線DWL的電位逐漸減小時，記憶體單元與選擇線之間的電位差可減小，並且可防止與選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL相鄰的記憶體單元臨界電壓變化。
在上述程式化操作期間，字元線可被分組並依序地放電。下面詳細描述這種程式化操作。
圖11是示出根據實施方式的字元線組的示圖。
參照圖11，字元線WL1至WLn可被分成多個組GR1至GRk，其中k是正整數。假設各個組具有三條字元線，第一組GR1可包括第一字元線WL1至第三字元線WL3，第二組GR2可包括第四字元線WL4至第六字元線WL6。按照相同的方式，第k組GRk可包括第(n-2)字元線WLn-2至第n字元線WLn。第一虛擬線DWL1可被佈置在源極選擇線SSL與第一字元線WL1之間，第二虛擬線DWL2可被佈置在第n字元線WLn與汲極選擇線DSL之間。可按照從第一字元線WL1至第n字元線WLn的順序來依序地執行程式化操作。另選地，可以與其相反的方向執行程式化操作。
圖12是示出根據另一實施方式的字元線組的示圖。
參照圖12，串可具有與圖11所示的串不同的U形狀。第一 虛擬線DWL1可佈置在源極選擇線SSL與第一字元線WL1之間，第二虛擬線DWL2可佈置在第3j字元線WL3j與管線PL之間，第三虛擬線DWL3可佈置在管線PL與第(3j+1)字元線WL3j+1之間。第四虛擬線DWL4可佈置在第3i字元線WL3i與汲極選擇線DSL之間。
字元線WL1至WL3i可被分成多個組GR1至GRa和GRa+1至GRk，其中a和k是正整數。假設各個組具有三條字元線，第一字元線WL1至第三字元線WL3可被包括在第一組GR1中，第四字元線WL4至第六字元線WL6可被包括在第二組GR2中。按照相同的方式，第(3i-2)字元線WL3i-2至第3i字元線WL3i可被包括在第k組GRk中。可按照從第一字元線WL1至第3j字元線WL3j的順序，並且按照從第(3j+1)字元線WL3j+1至第3i字元線WL3i的順序執行程式化操作。然而，可在與其相反的方向上執行程式化操作。
下面作為示例描述上面參照圖11和圖13描述的組GR1至GRk中的第一組GR1至第四組GR4。
圖13和圖14是示出根據實施方式的驗證操作的示圖。
圖13示出單個程式化迴圈。
圖13所示的程式化迴圈可包括程式化週期(T41至T43)、第一放電週期(43至T44)、驗證週期(T44至T45)、均衡週期(T45至T49)和第二放電週期(T49至T51)。預充電週期可從T51開始。下面將詳細描述各個週期。
當程式化週期(T41至T43)開始(T41)時，通過電壓Vpass可被施加至所選字元線Sel.WL、未選字元線Unsel.WL、所選源極選擇線 Sel.SSL和所選汲極選擇線Sel.DSL(T41至T42)。根據串的預充電方法，通過電壓Vpass或0V可被選擇性地施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。
所選字元線Sel.WL可耦接至程式化操作的目標頁，未選字元線Unsel.WL可以是除了所選字元線Sel.WL之外的其餘字元線。所選源極選擇線Sel.SSL和所選汲極選擇線Sel.DSL可耦接至包括程式設計目標記憶體單元的串，並且未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL可耦接至其餘串。
當串藉由從位元線施加的正電壓預充電時，通過電壓Vpass可被施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。另一方面，當串藉由從源極線SL施加的正電壓預充電時，通過電壓Vpass可在程式化週期(T41至T43)之前被施加至未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL。這將結合預充電週期(在T51之後)來描述。
當程式化電壓施加週期(T42至T43)開始(T42)時，儘管圖13中未示出，但是可回應於從外部裝置(例如，記憶體控制器)接收的外部資料而將程式化許可電壓或程式化禁止電壓施加至位元線以進行程式化操作。例如，程式化許可電壓可以是0V，程式化禁止電壓可以是正電壓。未選源極選擇線Unsel.SSL和未選汲極選擇線Unsel.DSL可放電，並且未選串的通道電壓可增大。程式化電壓Vpgm可被施加至所選字元線Sel.WL。
當程式化電壓Vpgm被施加至所選字元線Sel.WL達預定時間(T43)時，可執行第一放電週期(T43至T44)以進行下一操作。
所有字元線Sel.WL和Unsel.WL、所有源極選擇線Sel.SSL和Unsel.SSL以及汲極選擇線Sel.DSL和Unsel.DSL(包括位元線)可在第一放電週期(T43至T44)期間放電。
當第一放電週期完成(T44)時，可執行驗證週期(T44至T45)。當驗證週期(T44至T45)開始(T44)時，通過電壓Vpass可被施加至所選源極選擇線Sel.SSL、所選汲極選擇線Sel.DSL和未選字元線Unsel.WL。另外，驗證電壓Vf可被施加至所選字元線Sel.WL以驗證耦接至所選字元線Sel.WL的記憶體單元。
當驗證週期(T44至T45)完成(T45)時，可在第二放電週期(T49至T51)期間針對耦接至所選字元線Sel.WL的記憶體單元執行均衡週期(T45至T49)。
在均衡週期(T45至T49)期間施加至所選字元線Sel.WL的電壓可增大以使耦接至所選字元線Sel.WL的記憶體單元導通。例如，具有與通過電壓Vpass相似的位準的導通電壓可被施加至所選字元線Sel.WL。在均衡週期(T45至T49)期間，通過電壓Vpass也可被施加至未選源極選擇線Unsel.SSL、未選字元線Unsel.WL和未選汲極選擇線Unsel.DSL。
在均衡週期(T45至T49)期間，字元線Sel.WL和Unsel.WL可分階段依序地放電(T46至T49)。例如，包括在執行程式化操作的組中的字元線Sel.WL和Unsel.WL可開始根據順序透過週邊電路200放電。例如，當程式化操作開始按照如圖11和圖12中描述的程式化操作的相同方式在從第一組GR1至第四組GR4的方向上執行時，包括在第一組GR1中的未選字元線Unsel.WL可如圖13所示首先開始放電(T46)，然後包括在第二 組GR2中的未選字元線Unsel.WL可放電(T47)。包括在同一組中的未選字元線Unsel.WL可同時放電。當包括所選字元線Sel.WL的組中的未選字元線Unsel.WL放電時，所選字元線Sel.WL也可同時放電。
出於以下原因，各個組的字元線Sel.WL和Unsel.WL可根據程式化次序放電。
由於執行程式化操作的未選記憶體單元具有增大的臨界電壓，所以可在所選記憶體單元的程式化操作期間藉由通道的高電壓防止過程式化。在均衡週期(T45至T49)期間當字元線放電時，通道的電壓可由於耦接而減小。未執行程式化操作的其它未選記憶體單元可較少受影響，因為未選記憶體單元具有較低臨界電壓。然而，由於執行程式化操作的未選記憶體單元具有較高臨界電壓，所以當通道電壓減小時，可能發生程式化擾動。結果，其臨界電壓可改變。
因此，如圖13所示的實施方式中所示，已完成程式化操作的記憶體單元可首先放電，從而可防止由改變的通道電壓導致的程式化擾動。
下面參照圖11至圖13詳細描述操作均衡週期(T45至T49)的方法。
均衡週期可從T45開始。在均衡週期期間，所選字元線Sel.WL的電壓可增大以使耦接至所選字元線Sel.WL的所有記憶體單元導通。例如，在T45，所選字元線Sel.WL的電壓可增大至通過電壓Vpass。在T46，包括在第一組GR1中的未選字元線Unsel.WL可放電，並且通過電壓Vpass可繼續被供應給包括在第二組GR2至第四組GR4中的未選字元線Unsel. WL。當所選字元線Sel.WL包括在第一組GR1中時，隨著包括在第一組GR1中的未選字元線Unsel.WL放電，所選字元線Sel.WL也可同時放電。在T47，包括在第二組GR2中的未選字元線Unsel.WL可放電，並且通過電壓Vpass可繼續被供應給包括在第三組GR3和第四組GR4中的未選字元線Unsel.WL。在T48，包括在第三組GR3中的未選字元線Unsel.WL可放電，並且通過電壓Vpass可繼續被供應給包括在第四組GR4中的未選字元線Unsel.WL。最後，在T49，包括在第四組GR4中的未選字元線Unsel.WL可放電。通過電壓Vpass可繼續被供應給虛擬線DWL、所選選擇線Sel.SSL和Sel.DSL以及未選選擇線Unsel.SSL和Unsel.DSL。當所選字元線Sel.WL包括在第一組GR1以外的另一組中時，隨著包括所選字元線Sel.WL的組的未選字元線Unsel.WL放電，所選字元線Sel.WL可同時放電。換言之，在驗證記憶體單元之後，控制邏輯300可控制週邊電路200將通過電壓Vpass施加至所選字元線Sel.WL、未選字元線Unsel.WL以及選擇和未選線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL。
週期(T46至T47)、週期(T47至T48)和週期(T48至T49)可按照相同的時間間隔執行。例如，各個週期可按照第一時間間隔a1依序地執行。換言之，在週期(T46至T47)、週期(T47至T48)和週期(T48至T49)期間，包括在第一組GR1至第四組GR4中的每一個中的字元線可按照第一時間間隔a1依序地放電。
當所有字元線Sel.WL和Unsel.WL放電(T49)時，可執行第二放電週期(T49至T51)。在第二放電週期(T49至T51)期間，虛擬線DWL、所選選擇線Sel.SSL和Sel.DSL以及未選選擇線Unsel.SSL和Unsel. DSL可放電(T50)。另選地，虛擬線DWL的電位可在字元線當中最後一組的字元線放電(T49)時逐漸減小(Vpass_low)，並且可在T50放電。因此，在選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL放電之前，圖2的控制邏輯300可控制圖2的週邊電路200使包括在第一組GR1至第四組GR4中的每一個中的字元線依序地放電。
當所有線放電時，可執行預充電週期(在T51之後)以進行下一程式化迴圈。例如，當串的通道藉由源極線SL預充電時，正電壓的源極線電壓Vsl可被施加至源極線SL(T51)。隨後，當通過電壓Vpass被施加至選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL時，通道可在源極線電壓Vsl被供應給串的同時預充電。儘管圖13中未示出，但是當串的通道預充電時，源極線SL以及選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可放電，並且可從T51開始執行下一程式化迴圈。
圖14所示的程式化操作可按照與上面參照圖13描述的程式化操作相似的方式來執行。然而，在均衡週期(T66至T69)期間，組GR1至GR4中的每一個放電的時間間隔可能存在差異。例如，至少一個時間間隔可能不同於其它時間間隔。例如，包括在第一組GR1中的未選字元線Unsel.WL可首先放電，並且在第二時間間隔a2之後，包括在第二組GR2中的未選字元線Unsel.WL可放電。隨後，包括在第三組GR3中的未選字元線Unsel.WL可在比第二時間間隔a2短的第三時間間隔a3之後放電。最後，在比第三時間間隔a3短的第四時間間隔a4之後，包括在第四組GR4中的未選字元線Unsel.WL可放電。所選字元線Sel.WL可與組的未選字元線Unsel.WL放電同時放電，其中所述組的未選字元線Unsel.WL包括所選字元線Sel. WL。另選地，時間間隔可被設定為逐漸增加。因此，圖2的週邊電路200可藉由使時間間隔逐漸增大或減小來使包括在組GR1、GR2、GR3和GR4中的未選字元線Unsel.WL和所選字元線Sel.WL依序地放電。
基於字元線被分成四個組GR1至GR4的實施方式描述了圖13和圖14。然而，根據本發明的組的數量不限於此。另外，當以相反方向執行程式化操作時，字元線可以從第四組GR4至第一組GR1的方向依序地放電。
上述實施方式涉及程式化操作的驗證操作。然而，本技術也適用於讀取操作，這將在下面詳細描述。
圖15和圖16是示出根據實施方式的讀取操作的示圖。
參照圖15，讀取操作可包括感測週期(T81至T82)、均衡週期(T82至T86)、放電週期(T86至T88)和預充電週期(T88至T89)。
當感測週期(T81至T82)開始(T81)時，通過電壓Vpass可被施加至所選源極選擇線Sel.SSL、所選汲極選擇線Sel.DSL和未選字元線Unsel.WL，並且讀取電壓Vr可被施加至所選字元線Sel.WL。例如，在感測週期(T81至T82)期間，所選記憶體單元的資料可被暫時地儲存在圖2所示的頁緩衝器組230中，並且可藉由圖2所示的感測電路260來感測暫時地儲存在頁緩衝器組230中的資料。
當感測週期(T81至T82)完成(T82)時，可執行均衡週期(T82至T86)以防止所選字元線Sel.WL的電位在放電週期(T86至T88)期間減小至負電壓。在均衡週期(T82至T86)期間，施加至所選字元線Sel.WL的電壓可增大以使耦接至所選字元線Sel.WL的記憶體單元導通。例 如，與通過電壓Vpass相似的導通電壓可被施加至所選字元線Sel.WL。在均衡週期(T82至T86)期間，通過電壓Vpass可繼續被供應給未選源極選擇線Unsel.SSL、未選字元線Unsel.WL和未選汲極選擇線Unsel.DSL。在均衡週期(T82至T86)期間，字元線Sel.WL和Unsel.WL的各個組可依序地放電(T83至T86)。例如，包括在執行程式化操作的組中的字元線Sel.WL和Unsel.WL可首先開始根據順序放電。
在週期(T83至T84)、週期(T84至T85)和週期(T85至T86)中發生的放電可按照相同的時間間隔差依序地執行。例如，在各個週期中，可在第一時間間隔a1期間執行放電。換言之，在週期(T83至T84)、週期(T84至T85)和週期(T85至T86)期間，包括在第一組GR1至第四組GR4中的每一個中的字元線可按照第一時間間隔a1依序地放電。
當所有線放電(T87)時，可執行預充電週期(在T88之後)以進行下一讀取操作。例如，當串的通道藉由源極線SL預充電時，正源極線電壓Vsl可被施加至源極線SL(T88)。隨後，當通過電壓Vpass被施加至選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL時，通道可在源極線電壓Vsl被施加至串的同時預充電。儘管圖15未示出，但是當串的通道預充電時，源極線SL以及選擇線Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可放電，可從T81開始執行下一讀取操作。
圖16所示的讀取操作可按照與上面參照圖15描述的讀取操作相似的方式來執行。然而，在均衡週期(T92至T96)期間，組GR1至GR4中的每一個放電的時間間隔可能存在差異。例如，包括在第一組GR1中的未選字元線Unsel.WL可首先放電，並且在第二時間間隔a2之後，包 括在第二組GR2中的未選字元線Unsel.WL可放電。隨後，在比第二時間間隔a2短的第三時間間隔a3之後，包括在第三組GR3中的未選字元線Unsel.WL可放電。最後，在比第三時間間隔a3短的第四時間間隔a4過去之後，包括在第四組GR4中的未選字元線Unsel.WL可放電。所選字元線Sel.WL可與未選字元線Unsel.WL放電同時放電，其中未選字元線Unsel.WL包括所選字元線Sel.WL。
基於字元線被分成四個組GR1至GR4的實施方式描述了圖15和圖16。然而，根據本發明的組的數量不限於此。另外，當以相反方向執行程式化操作時，字元線可以從第四組GR4至第一組GR1的方向依序地放電。
圖17是示出包括圖12所示的記憶體裝置1100的記憶體系統30000的另一實施方式的示圖。
參照圖17，記憶體系統30000可被具體實現為蜂窩電話、智慧型電話、平板PC、個人數位助理(PDA)或無線通訊裝置。記憶體系統30000可包括記憶體裝置1100以及控制記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可回應於處理器3100的控制來控制記憶體裝置1100的資料存取操作(例如，程式化操作、抹除操作或讀取操作)。
記憶體控制器1200可控制被程式化到記憶體裝置1100中的資料藉由顯示器3200輸出。
無線電收發器3300可藉由天線ANT來交換無線電信號。例如，無線電收發器3300可將藉由天線ANT接收的無線電信號改變為可由處理器3100處理的信號。因此，處理器3100可處理從無線電收發器3300輸 出的信號並且將所處理的信號傳送至記憶體控制器1200或顯示器3200。記憶體控制器1200可將處理器3100所處理的信號程式化到半導體記憶體裝置1100中。另外，無線電收發器3300可將從處理器3100輸出的信號改變為無線電信號並且藉由天線ANT將無線電信號輸出到外部裝置。輸入裝置3400可指用於控制處理器3100的操作的控制信號或者要由處理器3100處理的資料被輸入至的裝置。輸入裝置3400的示例可包括諸如觸控板或電腦滑鼠、按鍵或鍵盤。處理器3100可控制顯示器3200的操作以使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料或者從輸入裝置3400輸出的資料可藉由顯示器3200輸出。
根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可形成處理器3100的一部分，或者被形成為與處理器3100分離的晶片。
圖18是示出包括圖2所示的記憶體裝置1100的記憶體系統40000的另一實施方式的示圖。
參照圖18，記憶體系統40000可被具體實現為個人電腦(PC)、平板PC、小筆電(net-book)、電子閱讀器、個人數位助理(PDA)、可擕式多媒體播放機(PMP)、MP3播放機或MP4播放機。
記憶體系統40000可包括記憶體裝置1100以及控制記憶體裝置1100的資料處理操作的記憶體控制器1200。
處理器4100可根據藉由輸入裝置4200輸入的資料來輸出儲存在記憶體裝置1100中的資料。輸入裝置4200的示例可包括諸如觸控板或電腦滑鼠、按鍵或鍵盤。
處理器4100可控制記憶體系統40000的一般操作並且控制記憶體控制器1200的操作。根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可以是處理器4100的一部分，或者被形成為與處理器4100分離的晶片。
圖19是示出包括圖2所示的記憶體裝置1100的記憶體系統的另一實施方式的示圖。
參照圖19，記憶體系統50000可被具體實現為影像處理器，例如數位相機、附接有數位相機的蜂窩電話、附接有數位相機的智慧型電話或者附接有數位相機的平板PC。
記憶體系統50000可包括記憶體裝置1100以及控制記憶體裝置1100的資料處理操作(例如，程式化操作、抹除操作或讀取操作)的記憶體控制器1200。
記憶體系統50000的圖像感測器5200可將光學圖像轉換為數位信號，並且所轉換的數位信號可被傳送至處理器5100或記憶體控制器1200。回應於處理器5100的控制，所轉換的數位信號可藉由顯示器5300輸出或者藉由記憶體控制器1200被儲存在半導體記憶體裝置1100中。另外，儲存在記憶體裝置1100中的資料可根據處理器5100或記憶體控制器1200的控制來藉由顯示器5300輸出。
根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可形成處理器5100的一部分，或者被形成為與處理器5100分離的晶片。
圖20是示出包括圖2所示的記憶體裝置1100的記憶體系統 的另一實施方式的示圖。
參照圖20，記憶體系統70000可包括記憶卡或智慧卡。記憶體系統70000可包括記憶體裝置1100、記憶體控制器1200和卡介面7100。
記憶體控制器1200可控制半導體記憶體裝置1100與卡介面7100之間交換的資料。根據實施方式，卡介面7100可以是安全數位(SD)卡介面或多媒體卡(MMC)介面。然而，本發明不限於此。
卡介面7100可根據主機60000的協定對主機60000與記憶體控制器1200之間交換的資料進行介面。根據實施方式，卡介面7100可支援通用序列匯流排(USB)協定和晶片間(IC)-USB協定。卡介面7100可指支援主機60000所使用的協定的硬體、安裝在硬體上的軟體或者信號傳輸方法。
當記憶體系統70000連接至諸如PC、平板PC、數位相機、數位音訊播放機、蜂窩電話、控制台視頻遊戲硬體或數位機上盒的主機60000的主機介面6200時，主機介面6200可回應於微處理器6100的控制藉由卡介面7100和記憶體控制器1200與記憶體裝置1100執行資料通信。
根據本技術，記憶體裝置的驗證操作和讀取操作的可靠性可改進。
儘管參照其優選實施方式具體地示出並描述了本發明，所屬技術領域中具有通常知識者將理解，在不脫離如所附申請專利範圍限定的本發明的精神和範圍的情況下，可進行形式和細節上的各種改變。

Claims (23)

  1. 一種記憶體裝置，該記憶體裝置包括：記憶體塊，該記憶體塊耦接至在第一選擇線與第二選擇線之間彼此平行佈置的多條字元線；週邊電路，所述週邊電路將驗證電壓和通過電壓供應給所述第一選擇線、所述第二選擇線和所述字元線，選擇性地使所述第一選擇線、所述第二選擇線和所述字元線放電，並且驗證耦接至所述字元線中的所選字元線的記憶體單元；以及控制邏輯，該控制邏輯控制所述週邊電路以使得在驗證所述記憶體單元之後所述所選字元線、未選字元線以及所述第一選擇線和所述第二選擇線的電位彼此相同，並且在使所述所選字元線和未選字元線放電之後使所述第一選擇線和所述第二選擇線放電。
  2. 根據申請專利範圍第1項所述的記憶體裝置，其中，當驗證所述記憶體單元時，所述週邊電路將所述驗證電壓施加至所述所選字元線並將所述通過電壓施加至所述未選字元線以及所述第一選擇線和所述第二選擇線。
  3. 根據申請專利範圍第2項所述的記憶體裝置，其中，所述驗證電壓被設定為低於所述通過電壓。
  4. 根據申請專利範圍第1項所述的記憶體裝置，其中，在驗證所述記憶體單元之後，所述控制邏輯控制所述週邊電路增大所述所選字元線的電位。
  5. 根據申請專利範圍第4項所述的記憶體裝置，其中，在驗證所述記 憶體單元之後，所述控制邏輯控制所述週邊電路將所述通過電壓施加至所述所選字元線、所述未選字元線以及所述第一選擇線和所述第二選擇線。
  6. 根據申請專利範圍第1項所述的記憶體裝置，其中，所述字元線被分成多個組。
  7. 根據申請專利範圍第6項所述的記憶體裝置，其中，在包括所述所選字元線的組中的未選字元線放電的同時使所述所選字元線放電。
  8. 根據申請專利範圍第6項所述的記憶體裝置，其中，在所述第一選擇線和所述第二選擇線放電之前，所述控制邏輯控制所述週邊電路根據各個組使所述字元線依序地放電。
  9. 根據申請專利範圍第8項所述的記憶體裝置，其中，所述週邊電路按照執行程式化操作的次序使包括在所述多個組中的所述字元線依序地放電。
  10. 根據申請專利範圍第8項所述的記憶體裝置，其中，所述週邊電路使所述多個組當中包括在同一組中的所述字元線同時放電。
  11. 根據申請專利範圍第8項所述的記憶體裝置，其中，所述週邊電路按照相同的時間間隔使包括在所述多個組中的所述字元線依序地放電，或者藉由將至少一個時間間隔設定為不同於其餘時間間隔來使包括在所述多個組中的所述字元線依序地放電。
  12. 根據申請專利範圍第8項所述的記憶體裝置，其中，所述週邊電路藉由增大或減小時間間隔來使包括在所述多個組中的所述字元線依序地放電。
  13. 根據申請專利範圍第1項所述的記憶體裝置，其中，所述記憶體塊 還包括：佈置在所述第一選擇線和所述字元線之間的第一虛擬線；以及佈置在所述第二選擇線和所述字元線之間的第二虛擬線。
  14. 根據申請專利範圍第13項所述的記憶體裝置，其中，所述週邊電路控制施加至所述第一虛擬線和所述第二虛擬線的電壓與施加至所述第一選擇線和所述第二選擇線的電壓相同。
  15. 根據申請專利範圍第13項所述的記憶體裝置，其中，在使所述所選字元線和未選字元線放電之後，所述週邊電路使所述第一虛擬線和所述第二虛擬線放電。
  16. 根據申請專利範圍第13項所述的記憶體裝置，其中，當使所述所選字元線和未選字元線放電時，所述週邊電路分階段使所述第一虛擬線和所述第二虛擬線放電。
  17. 一種操作記憶體裝置的方法，該方法包括以下步驟：將通過電壓施加至選擇線和字元線當中的未選字元線；藉由將驗證電壓施加至所述字元線當中的所選字元線來驗證耦接至所述所選字元線的記憶體單元；當所述通過電壓被施加至所述未選字元線和所述選擇線時將導通電壓施加至所述所選字元線；使所述所選字元線和所述未選字元線放電；以及在使所述所選字元線和所述未選字元線放電之後使所述選擇線放電。
  18. 根據申請專利範圍第17項所述的方法，其中，所述導通電壓被設定為使耦接至所述所選字元線的所述記憶體單元導通的電壓。
  19. 根據申請專利範圍第17項所述的方法，其中，當虛擬線被佈置在所述字元線與所述選擇線之間時，按照與所述選擇線相同的方式來控制所述虛擬線。
  20. 根據申請專利範圍第17項所述的方法，其中，當虛擬線被佈置在所述字元線與所述選擇線之間時，在所述通過電壓被施加至所述選擇線的情況下所述通過電壓被施加至所述虛擬線，在所述字元線放電的情況下所述虛擬線的電位減小，並且在所述選擇線放電的情況下使所述虛擬線放電。
  21. 根據申請專利範圍第17項所述的方法，其中，使所述所選字元線和所述未選字元線放電的步驟包括以下步驟：將包括所述所選字元線和所述未選字元線的所述字元線分成多個組，並且使所述多個組依序地放電。
  22. 根據申請專利範圍第21項所述的方法，其中，所述多個組按照相同的時間間隔依序地放電。
  23. 根據申請專利範圍第21項所述的方法，其中，所述多個組按照不同的時間間隔依序地放電。
TW106133710A 2017-02-28 2017-09-29 記憶體裝置及其操作方法 TWI729221B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020170025941A KR102667532B1 (ko) 2017-02-28 2017-02-28 메모리 장치 및 이의 동작 방법
KR10-2017-0025941 2017-02-28
??10-2017-0025941 2017-02-28

Publications (2)

Publication Number Publication Date
TW201833930A true TW201833930A (zh) 2018-09-16
TWI729221B TWI729221B (zh) 2021-06-01

Family

ID=63246447

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106133710A TWI729221B (zh) 2017-02-28 2017-09-29 記憶體裝置及其操作方法

Country Status (4)

Country Link
US (2) US10388356B2 (zh)
KR (1) KR102667532B1 (zh)
CN (1) CN108511010B (zh)
TW (1) TWI729221B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102667532B1 (ko) 2017-02-28 2024-05-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10699767B2 (en) * 2017-02-28 2020-06-30 SK Hynix Inc. Memory device and operating method thereof
US10541037B2 (en) * 2018-06-07 2020-01-21 Sandisk Technologies Llc Non-volatile memory with countermeasure for program disturb including delayed ramp down during program verify
US10803948B2 (en) * 2018-11-07 2020-10-13 Micron Technology, Inc. Sequential voltage ramp-down of access lines of non-volatile memory device
KR102691947B1 (ko) * 2019-04-08 2024-08-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200141304A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20210054364A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210070761A (ko) * 2019-12-05 2021-06-15 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210076726A (ko) 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220054493A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법
KR20220121616A (ko) 2021-02-25 2022-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US12112803B2 (en) 2022-12-29 2024-10-08 Macronix International Co., Ltd. Memory device and programming method thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476928B1 (ko) * 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
KR20070052403A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 낸드 플래시 메모리의 프로그램 방법
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
US7715235B2 (en) 2008-08-25 2010-05-11 Sandisk Corporation Non-volatile memory and method for ramp-down programming
KR20120061566A (ko) 2010-12-03 2012-06-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101213922B1 (ko) 2010-12-30 2012-12-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 동작 방법
JP2012203920A (ja) * 2011-03-23 2012-10-22 Panasonic Corp 半導体記憶装置
US8514624B2 (en) * 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
KR101184539B1 (ko) 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5878925B2 (ja) * 2011-07-06 2016-03-08 パナソニック株式会社 半導体記憶装置
US8988945B1 (en) * 2013-10-10 2015-03-24 Sandisk Technologies Inc. Programming time improvement for non-volatile memory
KR20150093019A (ko) 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9378826B2 (en) * 2014-07-23 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory device, program method thereof, and storage device including the same
JP5992983B2 (ja) 2014-12-03 2016-09-14 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170094659A (ko) 2016-02-11 2017-08-21 에스케이하이닉스 주식회사 메모리 칩 및 이의 동작 방법
US9679660B1 (en) * 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102572610B1 (ko) * 2016-05-17 2023-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102667532B1 (ko) 2017-02-28 2024-05-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US10388356B2 (en) 2019-08-20
CN108511010B (zh) 2021-12-24
TWI729221B (zh) 2021-06-01
CN108511010A (zh) 2018-09-07
KR20180099018A (ko) 2018-09-05
KR102667532B1 (ko) 2024-05-22
US20190130962A1 (en) 2019-05-02
US20180247688A1 (en) 2018-08-30
US10438647B2 (en) 2019-10-08

Similar Documents

Publication Publication Date Title
TWI729221B (zh) 記憶體裝置及其操作方法
CN108281166B (zh) 存储装置及其操作方法
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
US11847339B2 (en) Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
US10559331B2 (en) Memory device and method of operating the same
US10803956B2 (en) Memory device, memory system having memory device, and method of operating memory device
US10699767B2 (en) Memory device and operating method thereof
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US11955181B2 (en) Memory system and method of operating the same
US11551763B2 (en) Semiconductor memory device and method of operating the same
US11636906B2 (en) Memory device and method of applying operating voltage
US20220342602A1 (en) Controller and method of operating the same
KR20230020768A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220020734A (ko) 반도체 메모리 장치 및 그 동작 방법