KR20150064844A - 파워 게이팅 회로 및 이를 포함하는 전자 시스템 - Google Patents

파워 게이팅 회로 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20150064844A
KR20150064844A KR1020130149652A KR20130149652A KR20150064844A KR 20150064844 A KR20150064844 A KR 20150064844A KR 1020130149652 A KR1020130149652 A KR 1020130149652A KR 20130149652 A KR20130149652 A KR 20130149652A KR 20150064844 A KR20150064844 A KR 20150064844A
Authority
KR
South Korea
Prior art keywords
sleep signal
buffer
switch
chain
switch cells
Prior art date
Application number
KR1020130149652A
Other languages
English (en)
Other versions
KR102081564B1 (ko
Inventor
전재한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130149652A priority Critical patent/KR102081564B1/ko
Priority to US14/556,104 priority patent/US9329669B2/en
Publication of KR20150064844A publication Critical patent/KR20150064844A/ko
Application granted granted Critical
Publication of KR102081564B1 publication Critical patent/KR102081564B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/189—Power distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 일 실시예에 따르면 입력 슬립 신호를 버퍼링하여 제1 슬립 신호를 생성하는 제1 체인 버퍼, 상기 제1 슬립 신호를 버퍼링하여 제2 슬립 신호를 생성하는 제2 체인 버퍼, 및 상기 제1 슬립 신호에 따라 제어되는 복수의 제1 스위치 셀들을 포함하는 제1 스위치 블락을 포함하는 파워 게이팅 회로가 제공된다.

Description

파워 게이팅 회로 및 이를 포함하는 전자 시스템{POWER GATING CIRCUIT AND ELECTRONIC SYSTEM COMPRISING THE SAME}
본 발명은 파워 게이팅 회로 및 이를 포함하는 전자 시스템에 관한 것이다.
SoC(System-on-Chip; 이하 SoC)는 기존의 여러 가지 기능을 가진 복잡한 시스템을 하나의 시스템으로 구현한 기술집약적 반도체 기술이다. SoC는 시스템 전체를 제어하는 프로세서와 그 프로세서에 의해서 제어되는 다양한 IP(Intellectual Properties: 이하 IP)로 구성된다. 여기서, IP라 함은 SoC에 집적될 수 있는 회로(circuit), 로직(logic), 또는 이들의 조합을 의미한다. 또한, 상기 회로 또는 상기 로직에는 코드(code)가 저장될 수 있다.
일반적으로 다양한 다수의 IP를 포함하는 SoC를 구비한 모바일 시스템은 배터리에 의해 동작하게 되므로 저전력 설계가 중요시된다. 따라서 모바일 시스템의 전력 소모를 절감하기 위해 파워 게이팅(power gating)이 이용되고 있다. 파워 게이팅이란 현재 사용하지 않는 IP에 흐르는 전류를 차단하는 기술을 의미한다.
파워 게이팅은 각 IP에 복수의 스위치 셀들(switch cell)을 배치하고, 제어 신호(control signal)를 이용하여 상기 복수의 스위치 셀들을 제어함으로써 이루어질 수 있다. 상기 제어 신호를 구성하는 방안으로 HFN(High Fanout Net), 데이지 체인(daisy chain) 및 피시본(fishbone) 방식 등이 있다. 이 중 HFN, 피시본 방식은 ACK 신호 생성이 어려운 반면 데이지 체인 방식은 ACK 신호 생성이 쉬워 자주 사용된다. 그러나 데이지 체인 방식은 스위치 셀별로 버퍼(buffer)가 하나씩 들어가는 방식이므로 HFN 방식 대비 버퍼에 의한 리키지(leakage) 소모가 증가하는 단점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 리키지 소모를 줄이는 파워 게이팅 회로 및 이를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따르면 입력 슬립 신호를 버퍼링하여 제1 슬립 신호를 생성하는 제1 체인 버퍼, 상기 제1 슬립 신호를 버퍼링하여 제2 슬립 신호를 생성하는 제2 체인 버퍼, 및 상기 제1 슬립 신호에 따라 제어되는 복수(2이상)의 제1 스위치 셀들을 포함하는 제1 스위치 블락을 포함하는 파워 게이팅 회로가 제공된다.
상기 제1 스위치 블락은 상기 제1 슬립 신호를 버퍼링하여 제3 슬립 신호를 생성하고, 상기 제3 슬립 신호를 상기 복수의 제1 스위치 셀들로 출력하는 제1 드라이브 버퍼를 더 포함할 수 있다.
상기 파워 게이팅 회로는 복수(2이상)의 제2 스위치 셀들, 및 상기 제2 슬립 신호를 버퍼링하여 제4 슬립 신호를 생성하고, 상기 제4 슬립 신호를 상기 제2 스위치 셀들로 출력하는 제2 드라이브 버퍼를 포함하는 제2 스위치 블락을 더 포함할 수 있다.
상기 제1 드라이브 버퍼의 사이즈는 상기 제1 체인 버퍼 및 상기 제2 체인 버퍼보다 클 수 있다.
상기 제1 드라이브 버퍼의 사이즈, 상기 제1 체인 버퍼의 사이즈 및 상기 복수의 제1 스위치 셀들의 수는 상기 제1 드라이브 버퍼, 상기 제1 체인 버퍼 및 상기 복수의 제1 스위치 셀들 사이에 연결되는 와이어(wire)의 캐패시티(capacity) 및 상기 복수의 제1 스위치 셀들의 캐패시티에 따라 설정될 수 있다.
상기 제1 체인 버퍼의 사이즈는 상기 복수의 제1 스위치 셀들의 수에 따라 설정될 수 있다.
상기 제1 스위치 블락은 상기 제1 드라이브 버퍼와 병렬 연결되며, 상기 제1 슬립 신호를 버퍼링하여 제5 슬립 신호를 생성하고, 상기 제5 슬립 신호를 상기 복수의 제3 스위치 셀들로 출력하는 제3 드라이브 버퍼를 더 포함할 수 있다.
상기 제2 슬립 신호는 PMU(Power Management Unit)로 출력될 수 있다.
상기 복수의 제1 스위치 셀들 각각은 PMOS 스위치 또는 NMOS 스위치일 수 있다.
상기 파워 게이팅 회로는 그리드(grid) 타입 또는 링(ring) 타입의 스위치 셀 배치 구조를 가질 수 있다.
상기 제1 체인 버퍼는 상기 제1 슬립 신호를 상기 복수의 제1 스위치 셀들로 출력할 수 있다.
상기 복수의 제1 스위치 셀들의 수는 상기 제2 슬립 신호의 MTTV(Maximum Transition Time Violation) 조건에 따라 설정될 수 있다.
본 발명의 다른 실시예에 따른 시스템-온 칩(System-on Chip; SOC)은 상기 파워 게이팅 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 복수의 IP를 포함하는 전자 시스템이 제공된다. 상기 각 IP는 상기 각 IP로의 전원 공급을 제어하는 파워 게이팅 회로를 포함하고, 상기 파워 게이팅 회로는 입력 슬립 신호를 버퍼링하여 제1 슬립 신호를 생성하는 제1 체인 버퍼, 상기 제1 슬립 신호를 버퍼링하여 제2 슬립 신호를 생성하는 제2 체인 버퍼, 각각이 상기 제1 슬립 신호를 버퍼링하고, 버퍼링된 상기 제1 슬립 신호에 따라 각각에 상응하는 복수의 스위치 셀들을 제어하는 적어도 하나의 제1 드라이브 버퍼, 및 각각이 상기 제2 슬립 신호를 버퍼링하고, 버퍼링된 상기 제2 슬립 신호에 따라 각각에 상응하는 복수의 스위치 셀들을 제어하는 적어도 하나의 제2 드라이브 버퍼를 포함할 수 있다.
상기 파워 게이팅 회로는 상기 제2 슬립 신호 또는 상기 제2 슬립 신호에 따라 생성한 ACK 신호를 PMU(Power Management Unit)로 출력할 수 있다.
본 발명의 실시예에 따르면 적은 수의 버퍼를 이용하여 파워 게이팅 회로를 구현함으로써, ACK 신호를 생성하면서도 파워 게이팅 회로의 면적 및 리키지를 줄일 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 전자 시스템의 블록도를 나타낸다.
도 2는 본 발명의 비교예에 따른 데이지 체인 구조의 파워 게이팅 회로를 나타낸다.
도 3은 도 2의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다.
도 4는 본 발명의 실시예들에 따른 파워 게이팅 회로를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 파워 게이팅 회로를 나타낸다.
도 6은 도 5의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 파워 게이팅 회로를 나타낸다.
도 8은 도 7의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다.
도 9는 본 발명의 또 다른 실시예에 따른 파워 게이팅 회로를 나타낸다.
도 10은 도 9의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다.
도 11은 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 실시예를 나타낸 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 전자 시스템의 블록도를 나타낸다.
도 1을 참조하면, 전자 시스템(1)은 이동 전화기, 스마트폰, 태블릿 PC (tablet personal computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 손으로 들고다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 손으로 들고다닐 수 있는 장치(handheld device)로 구현될 수 있다.
전자 시스템(1)은 시스템 온 칩(system on chip(SoC); 10), 외부 메모리 (30), 및 디스플레이 디바이스(20)를 포함한다.
SoC(10)는 복수의 지능소자(Intellectual Property; IP)들, 예컨대 중앙처리장치(central processing unit(CPU); 100), ROM(read only memory; 110), RAM(random access memory; 120), 타이머(130), 디스플레이 컨트롤러(140), 그래픽 프로세싱 유닛(graphics processing unit(GPU); 150), 메모리 컨트롤러(160), 클럭 관리 유닛(clock management unit(CMU); 170), 및 버스(180)를 포함할 수 있다.
SoC(10)는 도시된 구성 요소 이외에 다른 IP들을 더 포함할 수 있다. 예를 들면, SoC(10)는 MFC(Multi-Format Codec), 비디오 모듈(예컨대, 카메라 인터페이스(Camera Interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서(Video Processor), 또는 믹서(Mixer) 등), 오디오 시스템(Audio System), 드라이버(Driver), 휘발성 메모리(Volatile Memory Device), 비휘발성 메모리(Non-volatile Memory), 캐시 메모리(Cache Memory), 시리얼 포트(Serial Port), 또는 아날로그-디지털 컨버터(Analog-to-Digital Converter) 등을 포함할 수 있다.
SoC(10)는 전력 관리 유닛(power management unit; PMU, 190)을 더 포함할 수 있다. 도 1의 실시 예에서, PMU(190)는 SoC(10)의 내부에 구현되나, 다른 실시 예에서 PMU(190)는 SoC(10)의 외부에 구현될 수도 있다.
PMU(190)는 SoC(10)의 각 구성요소(100 내지 170)에 연결되어 각 구성요소(100 내지 170)의 동작 또는 특성에 상응하도록 전력을 공급할 수 있다. 예컨대, PMU(190)는 DVFS(Dynamic Voltage Frequency Scaling), 클락 게이팅(Clock Gating) 또는 파워 게이팅(Power Gating) 등의 기술을 이용하여 각 구성요소(100 내지 170)에 공급되는 전력을 제어할 수 있다.
프로세서(processor)라고도 불릴 수 있는 CPU(100)는 외부 메모리(30)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 예컨대, CPU(100)는 CMU(170)로부터 출력된 동작 클락 신호에 응답하여 상기 프로그램들 및/또는 상기 데이터를 처리 또는 실행할 수 있다.
CPU(100)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 갖는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다.
ROM(110), RAM(120), 및/또는 외부 메모리(30)에 저장된 프로그램들 및/또는 데이터는 필요에 따라 CPU(100)의 메모리(미도시)에 로드(load)될 수 있다.
ROM(110)은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다.
ROM(110)은 EPROM(erasable programmable read-only memory) 또는 EEPROM (electrically erasable programmable read-only memory)으로 구현될 수 있다.
RAM(120)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대, 메모리(110 또는 30)에 저장된 프로그램들 및/또는 데이터는 CPU(100)의 제어에 따라 또는 ROM(110)에 저장된 부팅 코드(booting code)에 따라 RAM(120)에 일시적으로 저장될 수 있다. RAM(120)은 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
타이머(130)는 CMU(170)로부터 출력된 동작 클락 신호에 기초하여 시간을 나타내는 카운트 값을 출력할 수 있다.
GPU(150)는 메모리 컨트롤러(160)에 의해 외부 메모리(30)로부터 리드 (read)된 데이터를 디스플레이 디바이스(20)에 적합한 신호로 변환할 수 있다.
CMU(170)는 동작 클락 신호를 생성한다. CMU(170)는 위상 동기 루프(phase locked loop(PLL)), 지연 동기 루프(delayed locked loop(DLL)), 또는 크리스탈 오실레이터 등과 같은 클락 신호 생성 장치를 포함할 수 있다.
동작 클락 신호는 GPU(150)로 공급될 수 있다. 물론, 동작 클락 신호는 다른 구성 요소(예컨대, CPU(100) 또는 메모리 컨트롤러(160) 등)로 공급될 수도 있다. CMU(170)는 동작 클락 신호의 주파수를 변경할 수 있다.
메모리 컨트롤러(160)는 외부 메모리(30)와 인터페이스한다. 메모리 컨트롤러(160)는 외부 메모리(30)의 동작을 전반적으로 제어하며, 호스트와 외부 메모리(30) 사이의 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(160)는 호스트의 요청에 따라 외부 메모리(30)에 데이터를 쓰거나 외부 메모리(30)로부터 데이터를 읽을 수 있다. 여기서, 호스트는 CPU(100), GPU(150), 또는 디스플레이 컨트롤러(140)와 같은 마스터(master) 장치일 수 있다.
외부 메모리(30)는 데이터를 저장하기 위한 저장 매체(storage medium)로서, OS(Operating System), 각종 프로그램들, 및/또는 각종 데이터를 저장할 수 있다. 외부 메모리(30)는 예컨대 DRAM일 수 있으나 이에 한정되는 것은 아니다.
예컨대, 외부 메모리(30)는 불휘발성 메모리 장치(예컨대, 플래시 메모리, PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(resistive RAM), 또는 FeRAM 장치)일 수도 있다. 본 발명의 다른 실시 예에서 외부 메모리(30)는 SoC(10)의 내부에 구비되는 내장 메모리일 수 있다. 또한, 외부 메모리(30)는 플래시 메모리, eMMC(embedded multimedia card), 또는 UFS(universal flash storage)일 수 있다.
각 구성요소(100, 110, 120, 130, 140, 150, 160 및 170)는 버스(180)를 통하여 서로 통신할 수 있다.
디스플레이 디바이스(20)는 디스플레이 컨트롤러(140)로부터 출력된 이미지 신호들을 디스플레이할 수 있다. 예컨대, 디스플레이 디바이스(20)는 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블(flexible) 디스플레이로 구현될 수 있다.
디스플레이 컨트롤러(140)는 디스플레이 디바이스(20)의 동작을 제어한다.
설명의 편의를 위해 이하에서는 GPU(150)가 PMU(190)에 의해 파워 게이팅이 되는 경우에 대하여 설명하나, 이하의 설명은 GPU(150) 외의 다른 IP들(100, 110, 120, 130, 140, 160 및 170)이 파워 게이팅되는 경우에 대하여도 동일하게 적용될 수 있다.
도 2는 본 발명의 비교예에 따른 데이지 체인 구조의 파워 게이팅 회로를 나타내고, 도 3은 도 2의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다.
도 1 내지 도 3을 참조하면, IP, 예컨대 GPU(150')는 데이지 체인 구조의 파워 게이팅 회로(200)를 포함할 수 있다.
파워 게이팅 회로(200)는 입력 슬립 신호(I_SLEEP)를 수신할 수 있다. 실시예에 따라, 입력 슬립 신호(I_SLEEP)는 PMU(190)로부터 공급되는 신호일 수 있다.
입력 슬립 신호(I_SLEEP)는 하이 레벨일 때 GPU(150')로 공급되는 전력을 차단하고, 로우 레벨일 때 GPU(150')에 전력이 공급되도록 제어하는 신호일 수 있다.
파워 게이팅 회로(200)는 제1 버퍼(210-1) 내지 제N(N은 2 이상의 정수) 버퍼(210-N)를 포함할 수 있다. 제1 버퍼(210-1) 내지 제N 버퍼(210-N) 각각은 제1 슬립 신호(D1) 내지 제N-1 슬립 신호(D(N-1)), 및 제N 슬립 신호(ACK)를 출력할 수 있다. 제N 슬립 신호(ACK)는 PMU(190)로 출력되어 GPU(150)에 파워 게이팅이 완료되었는지 여부를 알릴 수 있다.
파워 게이팅 회로(200)는 제1 스위치 셀(220-1) 내지 제N 스위치 셀(220-N)을 더 포함할 수 있다.
GPU(150')는 복수의 파워 레일들(power rails, 230-1, 230-2, ...)을 포함할 수 있다. 파워 레일들(230-1, 230-2, ...) 각각은 메탈로 구현될 수 있다. 각 파워 레일들(230-1, 230-2, ...)에는 제1 기준 전압(VDD) 및 제2 기준 전압(VSS)이 번갈아가며 인가될 수 있다.
GPU(150')는 외부 전원을 수신하는 파워 메시(power mesh, 미도시)를 더 포함할 수 있다. 각 스위치 셀들(220-1~220-N)은 상기 파워 메시와 각 파워 레일(230-1, 230-2, ...) 사이의 전기적 연결을 제어할 수 있다.
실시예에 따라 제1 스위치 셀(220-1) 내지 제N 스위치 셀(220-N) 각각은 PMOS 트랜지스터이고, 상기 파워 메시와 홀수번째 파워 레일들(230-1, 230-3, ...)을 선택적으로 연결할 수 있다.
예를 들면, 제1 스위치 셀(220-1)의 소스 및 드레인은 각각 상기 파워 메시 및 제1 파워 레일(230-1)에 연결되고, 제1 스위치 셀(220-1)의 게이트에는 제1 슬립 신호(D1)가 인가될 수 있다. 따라서 제1 슬립 신호(D1)가 하이 레벨이면 상기 파워 메시에서 수신한 외부 전원이 제1 파워 레일(230-1)에 인가되지 않아 GPU(150')의 전원이 차단되고, 제1 슬립 신호(D1)가 로우 레벨이면 상기 파워 메시에서 수신한 외부 전원이 제1 파워 레일(230-1)에 인가되어 GPU(150')에 전원이 공급될 수 있다.
다른 실시예에 따라, 제1 스위치 셀(220-1) 내지 제N 스위치 셀(220-N) 각각은 NMOS 트랜지스터이고, 상기 파워 메시와 짝수번째 파워 레일들(230-2, 230-4, ...)을 선택적으로 연결할 수 있다.
제1 및 제2 파워 레일들(230-1, 230-2, ...) 사이를 셀 로우(cell row)라고 지칭할 수 있다. 셀 로우에는 복수의 스탠다드 셀 라이브러리(standard cell library, 미도시)들이 배치될 수 있다. 상기 복수의 스탠다드 셀 라이브러리들은 같은 높이로 만들어질 수 있으며, 예컨대 AND 게이트, 인버터(inverter) 또는 버퍼 등일 수 있다. 상기 복수의 스탠다드 셀 라이브러리들을 서로 연결함으로써 주문형 반도체(application-specific integrated circuit; ASIC)가 설계될 수 있다.
데이지 체인 구조의 경우 리키지를 줄이기 위해 작은 사이즈의 버퍼를 이용한다. 리키지는 버퍼 사이즈에 비례하므로 큰 버퍼를 사용하는 경우 작은 버퍼 대비 리키지가 크다. 그러나 큰 버퍼의 경우 작은 버퍼 대비 출력 핀(output pin)이 드라이브할 수 있는 최대 캐패시턴스(maximum capacitance)가 크며, 즉 더 많은 수의 팬아웃(fanout)을 드라이브할 수 있다. 따라서 동일 개수의 스위치를 연결할 경우 큰 버퍼에 많은 수의 스위치를 연결하는 것이 작은 버퍼에 하나씩 스위치를 연결하는 것보다 전체 면적 및 리키지의 총량을 줄일 수 있다.
도 4는 본 발명의 실시예들에 따른 파워 게이팅 회로를 나타낸다.
도 1 및 도 4를 참조하면, 파워 게이팅 회로(300)는 제1 체인 버퍼(310-1) 내지 제N(N은 2 이상의 정수) 체인 버퍼(310-N), 및 제1 스위치 블락(320-1) 내지 제N 스위치 블락(320-N)을 포함할 수 있다.
제1 스위치 블락(320-1) 내지 제N 스위치 블락(320-N) 각각은 복수(2이상)의 스위치 셀들(미도시)을 포함할 수 있다.
제1 체인 버퍼(310-1)는 PMU(190)로부터 입력 슬립 신호(I_SLEEP)를 수신하고 버퍼링하여 제1 슬립 신호(S1)를 생성할 수 있다.
제K(K는 2 이상 N-1 이하의 정수) 체인 버퍼(310-K)는 제(K-1) 슬립 신호(S(K-1))를 버퍼링하여 제K 슬립 신호(SK)를 생성할 수 있다.
제N 체인 버퍼(310-N)는 제(N-1) 슬립 신호(S(N-1))를 버퍼링하여 제N 슬립 신호(O_SLEEP)를 생성하고, 제N 슬립 신호(O_SLEEP)를 PMU(190)로 출력할 수 있다.
제1 스위치 블락(320-1) 내지 제N 스위치 블락(320-N) 각각에 포함된 복수의 스위치 셀들(미도시)은 제1 내지 제N 슬립 신호(S1~S(N-1), O_SLEEP)에 따라 제어될 수 있다. 상기 각 스위치 셀은 PMOS 또는 NMOS 스위치일 수 있다.
파워 게이팅 회로(300)는 그리드(grid) 타입의 스위치 셀 배치 구조를 가질 수 있다. 예컨대 파워 게이팅 회로(300)의 스위치 셀들은 도 3에 도시된 것과 같이 셀 로우에 일정 간격으로 이격되어 배치될 수 있다.
다른 실시예에 따라 파워 게이팅 회로(300)는 링(ring) 타입의 스위치 셀 배치 구조를 가질 수 있다. 즉 파워 게이팅 회로(300)의 스위치 셀들은 IP의 레이아웃 가장자리를 둘러싸는 형태로 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 파워 게이팅 회로를 나타내고, 도 6은 도 5의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다.
도 1, 도 5 및 도 6을 참조하면, IP, 예컨대 GPU(150a)는 파워 게이팅 회로(300a)를 포함할 수 있다.
파워 게이팅 회로(300a)는 제1 체인 버퍼(410-1), 제2 체인 버퍼(410-2), 제1 스위치 블락(420-1) 및 제2 스위치 블락(420-2)을 포함할 수 있다. 도 5에서는 체인 버퍼 및 스위치 블락의 수(N)가 3인 것으로 도시하였으나, 실시예에 따라 N은 4 이상의 정수일 수 있다.
제1 스위치 블락(420-1)은 복수(2이상)의 제1 스위치 셀들(421~423)을 포함할 수 있다. 제2 스위치 블락(420-2)은 복수(2이상)의 제2 스위치 셀들(424~426)을 포함할 수 있다. 제1 스위치 셀들(421~423) 및 제2 스위치 셀들(424~426)의 수는 같을 수도 있고 다를 수도 있다.
GPU(150a)는 복수의 파워 레일들(power rails, 430-1, 430-2, ...)을 포함할 수 있다. 파워 레일들(430-1, 430-2, ...) 각각은 메탈로 구현될 수 있다. 각 파워 레일들(430-1, 430-2, ...)에는 제1 기준 전압(VDD) 및 제2 기준 전압(VSS)이 번갈아가며 인가될 수 있다.
제1 및 제2 파워 레일들(430-1, 430-2, ...) 사이를 셀 로우(cell row)라고 지칭할 수 있다. 셀 로우에는 복수의 스탠다드 셀 라이브러리(standard cell library, 미도시)들이 배치될 수 있다. 상기 복수의 스탠다드 셀 라이브러리들은 같은 높이로 만들어질 수 있으며, 예컨대 AND 게이트, 인버터(inverter) 또는 버퍼 등일 수 있다. 상기 복수의 스탠다드 셀 라이브러리들을 서로 연결함으로써 주문형 반도체(application-specific integrated circuit; ASIC)가 설계될 수 있다.
GPU(150a)는 외부 전원을 수신하는 파워 메시(power mesh, 미도시)를 더 포함할 수 있다. 제1 및 제2 스위치 셀들(421~426)은 상기 파워 메시와 각 파워 레일(430-1, 430-2, ...) 사이의 전기적 연결을 제어할 수 있다.
GPU(150a)는 복수의 컬럼 영역들(C1, C2, ...)을 포함할 수 있다. 스위치 셀들(421~426)은 각 컬럼 영역들(C1, C2, ...) 내에 일정한 간격으로 배치될 수 있다.
실시예에 따라 각 컬럼 영역들(C1, C2, ...)에는 스위치 셀들이 서로 평행하게 배치될 수 있다. 다른 실시예에 따라, 인접한 컬럼 영역(예컨대 C1 및 C2)의 스위치 셀들은 도 6과 같이 서로 엇갈리게 배치될 수 있다.
도 6에서는 제1 스위치 셀들(421~423) 및 제2 스위치 셀들(424~426)이 제1 컬럼 영역(C1) 내에 포함되도록 도시하였으나, 실시예에 따라 제1 스위치 셀들(421~423)은 제1 컬럼 영역(C1) 내에 포함되고, 제2 스위치 셀들(424~426)은 제2 컬럼 영역(C2) 내에 포함될 수 있다.
제1 체인 버퍼(410-1)는 PMU(190)로부터 입력 슬립 신호(I_SLEEP)를 수신하고 버퍼링하여 제1 슬립 신호(SA1)를 생성할 수 있다.
제1 체인 버퍼(410-1)는 제1 슬립 신호(SA1)를 제1 내지 제3 스위치 셀(421~423)로 출력할 수 있다.
제2 체인 버퍼(410-2)는 제1 슬립 신호(SA1)를 버퍼링하여 제2 슬립 신호(SA2)를 생성하고, 제2 슬립 신호(SA2)를 PMU(190)로 출력할 수 있다.
제2 체인 버퍼(410-2)는 제2 슬립 신호(SA2)를 제4 내지 제6 스위치 셀(424~426)로 출력할 수 있다.
제1 체인 버퍼(410-1)는 제1 스위치 셀들(421~423) 중 하나에 인접하도록 배치되고, 제2 체인 버퍼(410-2)는 제2 스위치 셀들(424~426) 중 하나에 인접하도록 배치될 수 있다.
도 6에서는 제1 체인 버퍼(410-1)는 제1 스위치 셀(421)에 인접하고, 제2 체인 버퍼(410-2)는 제2 스위치 셀(424)에 인접하는 것으로 도시하였다. 그러나 실시예에 따라, 제1 체인 버퍼(410-1)는 다른 제1 스위치 셀(422 또는 423)에 인접하고, 제2 체인 버퍼(410-2)는 다른 제2 스위치 셀(425 또는 426)에 인접하도록 배치될 수 있다.
제1 체인 버퍼(410-1) 및 제2 체인 버퍼(410-2)는 복수의 스위치 셀들을 드라이브해야 하므로, 도 2의 제1 버퍼(210-1) 내지 제N 버퍼(210-N)보다 큰 사이즈를 가질 수 있다.
제1 스위치 블락(420-1)에 포함되는 스위치 셀들의 수가 커질수록 출력 로드(output load)가 커지므로, 제2 슬립 신호에 MTTV(Maximum Transition Time Violation) 문제가 발생할 수 있다. 따라서 파워 게이팅 회로의 안정적인 동작을 보장하기 위해, 각 스위치 블락(420-1, 420-2)에 포함되는 스위치 셀들의 수는 MTTV 조건에 따라 설정될 수 있다. MTTV 조건은 스탠다드 셀 라이브러리에 정의되어 있을 수 있으며, 스위치 셀의 입력 신호의 하이 레벨에서 로우 레벨로 천이(transition) 시 또는 로우 레벨에서 하이 레벨로 천이 시의 기울기(slope)에 관한 조건일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 파워 게이팅 회로를 나타내고, 도 8은 도 7의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다. 도 7 및 도 8의 구성은 도 5 및 도 6에 도시된 것과 대부분 동일하므로, 설명의 편의를 위해 이하에서 차이점을 위주로 설명한다.
도 1, 도 7 및 도 8을 참조하면, 파워 게이팅 회로(300b)는 제1 체인 버퍼(510-1), 제2 체인 버퍼(510-2), 제1 스위치 블락(520-1) 및 제2 스위치 블락(520-2)을 포함할 수 있다. 도 7에서는 체인 버퍼 및 스위치 블락의 수(N)가 3인 것으로 도시하였으나, 실시예에 따라 N은 4 이상의 정수일 수 있다.
제1 체인 버퍼(510-1)는 PMU(190)로부터 입력 슬립 신호(I_SLEEP)를 수신하고 버퍼링하여 제1 슬립 신호(SB1)를 생성할 수 있다. 제1 체인 버퍼(510-1)는 제1 슬립 신호(SB1)를 제1 스위치 블락(520-1) 및 제2 체인 버퍼(510-2)로 출력할 수 있다.
제2 체인 버퍼(510-2)는 제1 슬립 신호(SB1)를 버퍼링하여 제2 슬립 신호(SB2)를 생성하고, 제2 슬립 신호(SB2)를 제2 스위치 블락(520-2) 및 PMU(190)로 출력할 수 있다.
제1 스위치 블락(520-1)은 제1 드라이브 버퍼(521) 및 복수의 제1 스위치 셀들(522~524)을 포함할 수 있다. 제2 스위치 블락(520-2)은 제2 드라이브 버퍼(526) 및 복수의 제2 스위치 셀들(527~529)을 포함할 수 있다. 제1 스위치 셀들(522~524) 및 제2 스위치 셀들(527~529)의 수는 같을 수도 있고 다를 수도 있다.
제1 드라이브 버퍼(521)는 제1 슬립 신호(SB1)를 버퍼링하여 제3 슬립 신호(SB3)를 생성하고, 제3 슬립 신호(SB3)를 제1 스위치 셀들(522~524)로 출력할 수 있다.
제2 드라이브 버퍼(526)는 제2 슬립 신호(SB2)를 버퍼링하여 제4 슬립 신호(SB4)를 생성하고, 제4 슬립 신호(SB4)를 제2 스위치 셀들(527~529)로 출력할 수 있다.
제1 드라이브 버퍼(521)는 제1 스위치 셀들(522~524) 중 하나에 인접하게 배치될 수 있고, 제1 체인 버퍼(510-1)는 제1 드라이브 버퍼(521)에 인접하게 배치될 수 있다. 또한 제2 드라이브 버퍼(526)는 제2 스위치 셀들(527~529) 중 하나에 인접하게 배치될 수 있고, 제2 체인 버퍼(510-2)는 제2 드라이브 버퍼(526)에 인접하게 배치될 수 있다.
제1 드라이브 버퍼(521) 및 제2 드라이브 버퍼(526) 각각은 복수의 스위치 셀들(522~524, 526~529)을 드라이브해야 하므로, 제1 드라이브 버퍼(521) 및 제2 드라이브 버퍼(526)의 사이즈는 제1 체인 버퍼(510-1) 및 제2 체인 버퍼(510-2)의 사이즈보다 클 수 있다.
제1 드라이브 버퍼(521)의 사이즈, 제1 체인 버퍼(510-1)의 사이즈 및 복수의 제1 스위치 셀들(522~524)의 수는 와이어 캐패시티(wire capacity) 및 제1 스위치 셀들(522~524)의 캐패시티에 따라 설정될 수 있다.
와이어 캐패시티란 제1 드라이브 버퍼(521), 제1 체인 버퍼(510-1) 및 제1 스위치 셀들(522~524) 사이에 연결되는 와이어의 캐패시티를 의미할 수 있다. 제1 스위치 셀들(522~524)의 캐패시티는 예컨대 제1 스위치 셀들(522~524) 각각이 트랜지스터로 구현되는 경우 트랜지스터의 게이트, 드레인, 소스 및 바디 사이의 캐패시티일 수 있다.
제1 스위치 셀들(522~524)의 수가 증가할수록 레이아웃 상에서 제1 체인 버퍼(510-1) 및 제2 체인 버퍼(510-2) 사이의 거리가 증가하여, 제1 체인 버퍼(510-1) 및 제2 체인 버퍼(510-2)를 연결하는 와이어의 캐패시티가 증가한다. 따라서 제1 체인 버퍼(510-1)의 사이즈는 제1 스위치 셀들(522~524)의 수에 따라 설정될 수 있다. 예컨대 제1 스위치 셀들(522~524)의 수가 커질수록 제1 체인 버퍼(510-1)의 사이즈는 크게 설정될 수 있다.
상술한 실시예에 따르면, 제1 및 제2 체인 버퍼(510-1, 510-2)를 이용하여 제1 및 제2 슬립 신호(SB1, SB2)의 기울기(slope)를 조절함으로써 MTTV 문제를 방지할 수 있고, 제2 슬립 신호(SB2)를 파워 게이팅이 완료되었음을 알리는 ACK 신호로 이용할 수 있다. 또한, 제1 및 제2 드라이브 버퍼(521, 526)를 이용하여 다수의 스위치를 연결함으로써, 전체 버퍼 수를 줄일 수 있는 효과가 있다. 또한, 데이지 체인에 비하여 직렬 연결되는 버퍼의 수가 줄어드므로 ACK 신호(SB2)가 생성되어 파워 게이팅이 완료되기까지의 시간이 단축될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 파워 게이팅 회로를 나타내고, 도 10은 도 9의 파워 게이팅 회로를 포함하는 IP의 레이아웃을 나타낸다. 도 9 및 도 10의 구성은 도 7 및 도 8에 도시된 것과 대부분 동일하므로, 설명의 편의를 위해 이하에서 차이점을 위주로 설명한다.
도 1, 도 9 및 도 10을 참조하면, 파워 게이팅 회로(300c)는 제1 체인 버퍼(610-1), 제2 체인 버퍼(610-2), 제1 스위치 블락(620-1) 및 제2 스위치 블락(620-2)을 포함할 수 있다. 도 9에서는 체인 버퍼 및 스위치 블락의 수(N)가 3인 것으로 도시하였으나, 실시예에 따라 N은 4 이상의 정수일 수 있다.
제1 체인 버퍼(610-1)는 PMU(190)로부터 입력 슬립 신호(I_SLEEP)를 수신하고 버퍼링하여 제1 슬립 신호(SC1)를 생성할 수 있다. 제1 체인 버퍼(610-1)는 제1 슬립 신호(SC1)를 제1 스위치 블락(620-1) 및 제2 체인 버퍼(610-2)로 출력할 수 있다.
제2 체인 버퍼(610-2)는 제1 슬립 신호(SC1)를 버퍼링하여 제2 슬립 신호(SC2)를 생성하고, 제2 슬립 신호(SC2)를 제2 스위치 블락(620-2) 및 PMU(190)로 출력할 수 있다.
제1 스위치 블락(620-1)은 제1 드라이브 버퍼(621), 제3 드라이브 버퍼(626), 복수의 제1 스위치 셀들(622~624) 및 복수의 제3 스위치 셀들(627~629)을 포함할 수 있다. 제2 스위치 블락(620-2)은 제1 스위치 블락(620-1)과 동일한 구조를 가질 수도 있고, 다른 구조를 가질 수도 있다.
제1 드라이브 버퍼(621)는 제1 슬립 신호(SC1)를 버퍼링하여 제3 슬립 신호(SC3)를 생성하고, 제3 슬립 신호(SC3)를 제1 스위치 셀들(622~624)로 출력할 수 있다.
제3 드라이브 버퍼(626)는 제1 슬립 신호(SC1)를 버퍼링하여 제5 슬립 신호(SC5)를 생성하고, 제5 슬립 신호(SC5)를 제3 스위치 셀들(627~629)로 출력할 수 있다. 제3 드라이브 버퍼(626)는 제3 스위치 셀들(627~629) 중 하나에 인접하게 배치될 수 있다.
제1 드라이브 버퍼(621) 및 제3 드라이브 버퍼(626)의 사이즈는 제1 체인 버퍼(610-1)보다 크거나 같을 수 있다.
도 9 및 도 10에서는 각 스위치 블락이 2개의 드라이브 버퍼들을 포함하는 실시예를 도시하였으나, 실시예에 따라 각 스위치 블락은 3개 이상의 드라이브 버퍼들을 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 실시예를 나타낸 블록도이다.
도 11을 참조하면, 전자 시스템은 PC(personal computer), 데이터 서버, 또는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰 (smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 시스템은 SoC(10), 파워 소스(910), 스토리지(920), 메모리 (930), 입출력 포트(940), 확장 카드(950), 네트워크 디바이스(960), 및 디스플레이(970)를 포함한다. 실시 예에 따라. 전자 시스템은 카메라 모듈(980)을 더 포함할 수 있다.
SoC(10)는 도 1에 도시된 SoC(10)일 수 있다.
SoC(10)는 구성 요소들(elements; 910~980) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(910)는 구성 요소들(100, 및 910~980) 중에서 적어도 하나로 동작 전압을 공급할 수 있다. 실시예에 따라 파워 소스(910)는 도 1의 PMU(190)에 의해 제어될 수 있다.
스토리지(920)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(930)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있으며, 도 1의 외부 메모리(30)에 해당할 수 있다. 실시 예에 따라, 메모리(930)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 SoC(10)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 SoC(10)와 메모리(930) 사이에 구현될 수 있다.
입출력 포트(940)는 전자 시스템으로 데이터를 전송하거나 또는 전자 시스템(10)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트(940)는 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(950)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(950)는 SIM(subscriber identification module) 카드 또는 USIM(universal subscriber identity module) 카드일 수 있다.
네트워크 디바이스(960)는 전자 시스템을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(970)는 스토리지(920), 메모리(930), 입출력 포트(940), 확장 카드(950), 또는 네트워크 디바이스(960)로부터 출력된 데이터를 디스플레이할 수 있다. 디스플레이(970)는 도 1의 디스플레이 디바이스(20)일 수 있다.
카메라 모듈(980)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 스토리지(920), 메모리(930), 또는 확장 카드(950)에 저장될 수 있다. 또한, 카메라 모듈 (980)로부터 출력된 전기적인 이미지는 디스플레이(970)를 통하여 디스플레이될 수 있다.
본 발명의 실시예에 따르면 적은 수의 버퍼를 이용하여 파워 게이팅 회로를 구현함으로써, ACK 신호를 생성하면서도 파워 게이팅 회로의 면적 및 리키지를 줄일 수 있는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 전자 시스템 10: SoC
20: 디스플레이 디바이스 30: 외부 메모리
100: CPU
130: 타이머 140: 디스플레이 컨트롤러
150: GPU 160: 메모리 컨트롤러
170: CMU 190: PMU

Claims (10)

  1. 입력 슬립 신호를 버퍼링하여 제1 슬립 신호를 생성하는 제1 체인 버퍼;
    상기 제1 슬립 신호를 버퍼링하여 제2 슬립 신호를 생성하는 제2 체인 버퍼; 및
    상기 제1 슬립 신호에 따라 제어되는 복수(2이상)의 제1 스위치 셀들을 포함하는 제1 스위치 블락을 포함하는 파워 게이팅 회로.
  2. 제1항에 있어서, 상기 제1 스위치 블락은
    상기 제1 슬립 신호를 버퍼링하여 제3 슬립 신호를 생성하고, 상기 제3 슬립 신호를 상기 복수의 제1 스위치 셀들로 출력하는 제1 드라이브 버퍼를 더 포함하는 파워 게이팅 회로.
  3. 제2항에 있어서, 상기 파워 게이팅 회로는
    복수(2이상)의 제2 스위치 셀들, 및 상기 제2 슬립 신호를 버퍼링하여 제4 슬립 신호를 생성하고, 상기 제4 슬립 신호를 상기 제2 스위치 셀들로 출력하는 제2 드라이브 버퍼를 포함하는 제2 스위치 블락을 더 포함하는 파워 게이팅 회로.
  4. 제2항에 있어서, 상기 제1 드라이브 버퍼의 사이즈는
    상기 제1 체인 버퍼 및 상기 제2 체인 버퍼보다 큰 파워 게이팅 회로.
  5. 제2항에 있어서, 상기 제1 드라이브 버퍼의 사이즈, 상기 제1 체인 버퍼의 사이즈 및 상기 복수의 제1 스위치 셀들의 수는
    상기 제1 드라이브 버퍼, 상기 제1 체인 버퍼 및 상기 복수의 제1 스위치 셀들 사이에 연결되는 와이어(wire)의 캐패시티(capacity) 및 상기 복수의 제1 스위치 셀들의 캐패시티에 따라 설정되는 파워 게이팅 회로.
  6. 제2항에 있어서, 상기 제1 체인 버퍼의 사이즈는
    상기 복수의 제1 스위치 셀들의 수에 따라 설정되는 파워 게이팅 회로.
  7. 제2항에 있어서, 상기 제1 스위치 블락은
    상기 제1 드라이브 버퍼와 병렬 연결되며, 상기 제1 슬립 신호를 버퍼링하여 제5 슬립 신호를 생성하고, 상기 제5 슬립 신호를 상기 복수의 제3 스위치 셀들로 출력하는 제3 드라이브 버퍼를 더 포함하는 파워 게이팅 회로.
  8. 제1항에 있어서, 상기 제1 체인 버퍼는
    상기 제1 슬립 신호를 상기 복수의 제1 스위치 셀들로 출력하는 파워 게이팅 회로.
  9. 복수의 IP(Intellectual Properties)를 포함하는 전자 시스템에 있어서,
    상기 각 IP는
    상기 각 IP로의 전원 공급을 제어하는 파워 게이팅 회로를 포함하고,
    상기 파워 게이팅 회로는
    입력 슬립 신호를 버퍼링하여 제1 슬립 신호를 생성하는 제1 체인 버퍼;
    상기 제1 슬립 신호를 버퍼링하여 제2 슬립 신호를 생성하는 제2 체인 버퍼;
    각각이 상기 제1 슬립 신호를 버퍼링하고, 버퍼링된 상기 제1 슬립 신호에 따라 각각에 상응하는 복수의 스위치 셀들을 제어하는 적어도 하나의 제1 드라이브 버퍼; 및
    각각이 상기 제2 슬립 신호를 버퍼링하고, 버퍼링된 상기 제2 슬립 신호에 따라 각각에 상응하는 복수의 스위치 셀들을 제어하는 적어도 하나의 제2 드라이브 버퍼를 포함하는 전자 시스템.
  10. 제9항에 있어서, 상기 파워 게이팅 회로는
    상기 제2 슬립 신호 또는 상기 제2 슬립 신호에 따라 생성한 ACK 신호를 PMU(Power Management Unit)로 출력하는 전자 시스템.
KR1020130149652A 2013-12-04 2013-12-04 파워 게이팅 회로 및 이를 포함하는 전자 시스템 KR102081564B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130149652A KR102081564B1 (ko) 2013-12-04 2013-12-04 파워 게이팅 회로 및 이를 포함하는 전자 시스템
US14/556,104 US9329669B2 (en) 2013-12-04 2014-11-29 Power gating circuit and electronic system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130149652A KR102081564B1 (ko) 2013-12-04 2013-12-04 파워 게이팅 회로 및 이를 포함하는 전자 시스템

Publications (2)

Publication Number Publication Date
KR20150064844A true KR20150064844A (ko) 2015-06-12
KR102081564B1 KR102081564B1 (ko) 2020-02-26

Family

ID=53265298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130149652A KR102081564B1 (ko) 2013-12-04 2013-12-04 파워 게이팅 회로 및 이를 포함하는 전자 시스템

Country Status (2)

Country Link
US (1) US9329669B2 (ko)
KR (1) KR102081564B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10817043B2 (en) * 2011-07-26 2020-10-27 Nvidia Corporation System and method for entering and exiting sleep mode in a graphics subsystem
TWI606418B (zh) * 2012-09-28 2017-11-21 輝達公司 圖形處理單元驅動程式產生內插的圖框之電腦系統及方法
US9654101B2 (en) * 2015-07-30 2017-05-16 Qualcomm Incorporated Integrated circuit power rail multiplexing
JP7011188B2 (ja) 2017-03-21 2022-01-26 株式会社ソシオネクスト 半導体集積回路
US10459510B1 (en) * 2019-01-17 2019-10-29 Qualcomm Incorporated Power chain with delay adaptive switches

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060055391A1 (en) * 2004-08-26 2006-03-16 International Business Machines Corporation Power-gating cell for virtual power rail control
KR100734328B1 (ko) * 2006-07-24 2007-07-02 삼성전자주식회사 파워 게이팅 트랜지스터 스위치의 레이 아웃 구조 및 레이아웃 방법
KR100794659B1 (ko) * 2006-07-14 2008-01-14 삼성전자주식회사 반도체 칩과 그것의 파워 게이팅 방법
KR100806127B1 (ko) * 2006-09-06 2008-02-22 삼성전자주식회사 피크 커런트를 감소시키는 파워 게이팅 회로 및 파워게이팅 방법
KR100964920B1 (ko) * 2008-07-31 2010-06-23 재단법인서울대학교산학협력재단 파워게이팅 회로 및 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183825B2 (en) 2004-04-06 2007-02-27 Freescale Semiconductor, Inc. State retention within a data processing system
US7791406B1 (en) 2006-04-04 2010-09-07 Marvell International Ltd. Low leakage power management
US7609047B2 (en) 2006-11-09 2009-10-27 Intel Corporation Dynamically configurable voltage regulator for integrated circuits
US8823209B2 (en) * 2008-06-20 2014-09-02 Fujitsu Semiconductor Limited Control of semiconductor devices to selectively supply power to power domains in a hierarchical structure
US20100269074A1 (en) 2009-04-17 2010-10-21 Lsi Corporation Predictive Power Management Semiconductor Design Tool and Methods for Using Such
TWI403742B (zh) * 2009-12-22 2013-08-01 Mstar Semiconductor Inc 靜態瞬態電壓降分析裝置及方法
US8421499B2 (en) 2010-02-15 2013-04-16 Apple Inc. Power switch ramp rate control using programmable connection to switches
US8362805B2 (en) 2010-02-15 2013-01-29 Apple Inc. Power switch ramp rate control using daisy-chained flops
US8441149B2 (en) 2010-06-25 2013-05-14 Intel Corporation Distributed power delivery scheme for on-die voltage scaling
US8504967B2 (en) * 2010-09-10 2013-08-06 Apple Inc. Configurable power switch cells and methodology
US8373493B2 (en) * 2010-09-15 2013-02-12 Duke University Power switch design and method for reducing leakage power in low-power integrated circuits
US8395440B2 (en) 2010-11-23 2013-03-12 Arm Limited Apparatus and method for controlling power gating in an integrated circuit
KR20130030096A (ko) * 2011-09-16 2013-03-26 삼성전자주식회사 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법
US8786309B2 (en) * 2011-10-31 2014-07-22 Apple Inc. Multi-path power switch scheme for functional block wakeup
US8542054B2 (en) * 2011-10-31 2013-09-24 Apple Inc. Power switch acceleration scheme for fast wakeup
US9059696B1 (en) * 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US8786130B1 (en) * 2013-08-23 2014-07-22 Inoso, Llc Method of forming an electromechanical power switch for controlling power to integrated circuit devices and related devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060055391A1 (en) * 2004-08-26 2006-03-16 International Business Machines Corporation Power-gating cell for virtual power rail control
US7276932B2 (en) * 2004-08-26 2007-10-02 International Business Machines Corporation Power-gating cell for virtual power rail control
KR100794659B1 (ko) * 2006-07-14 2008-01-14 삼성전자주식회사 반도체 칩과 그것의 파워 게이팅 방법
KR100734328B1 (ko) * 2006-07-24 2007-07-02 삼성전자주식회사 파워 게이팅 트랜지스터 스위치의 레이 아웃 구조 및 레이아웃 방법
KR100806127B1 (ko) * 2006-09-06 2008-02-22 삼성전자주식회사 피크 커런트를 감소시키는 파워 게이팅 회로 및 파워게이팅 방법
KR100964920B1 (ko) * 2008-07-31 2010-06-23 재단법인서울대학교산학협력재단 파워게이팅 회로 및 방법

Also Published As

Publication number Publication date
US20150153818A1 (en) 2015-06-04
KR102081564B1 (ko) 2020-02-26
US9329669B2 (en) 2016-05-03

Similar Documents

Publication Publication Date Title
US11656675B2 (en) Application processor performing a dynamic voltage and frequency scaling operation, computing system including the same, and operation method thereof
US20140173311A1 (en) Methods and Systems for Operating Multi-Core Processors
KR102081564B1 (ko) 파워 게이팅 회로 및 이를 포함하는 전자 시스템
US8933724B2 (en) State transitioning clock gating
US9766647B2 (en) Clock circuit for generating clock signal and semiconductor integrated circuit device including the same
US20160154449A1 (en) System on chips for controlling power using workloads, methods of operating the same, and computing devices including the same
US11693466B2 (en) Application processor and system on chip
US9166567B2 (en) Data-retained power-gating circuit and devices including the same
US9880608B2 (en) Application processor for adjusting clock signal using hardware power management unit and devices including the same
US11392324B2 (en) Memory device including interface circuit and method of operating the same
US11315614B2 (en) Memory device including interface circuit and method of operating the same
US20160034013A1 (en) Dynamic voltage and frequency scaling of a processor
US10684672B2 (en) Selection of a low power consumption mode in a memory system based on information on a data transfer state
US20140176212A1 (en) Scan flip-flop, method of operating the same, and device including the scan flip-flop
KR20210081222A (ko) 최적화된 버스트 판독 및 기입 데이터 액세스를 갖는 에너지 효율적인 메모리 어레이, 및 미사용 메타데이터가 희소성 맵에 저장되어 있는 재배열된 메모리 서브어레이로부터/로 데이터를 판독하고 기입하기 위한 방식
US20190245529A1 (en) Clock generation circuit having deskew function and semiconductor integrated circuit device including same
US9983617B2 (en) Integrated circuit and computing device having the same
US8994432B2 (en) Semiconductor integrated circuit and method of operating the same
US20230273630A1 (en) System on chip, bus power gating method thereof, and bus power gating system
US11043256B2 (en) High bandwidth destructive read embedded memory
US20220278675A1 (en) Low power sequential circuit apparatus
US20150033050A1 (en) Semiconductor integrated circuit and computing device including the same
KR20220115029A (ko) 시스템 온 칩
KR20140109128A (ko) 데이터 리드 방법과 상기 방법을 수행할 수 있는 장치들

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant