JP2009088370A

JP2009088370A - 半導体装置の設計方法および半導体装置

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Publication number: JP2009088370A
Application number: JP2007258434A
Authority: JP
Inventors: Akira Suzuki; 彰鈴木; Soichi Kobayashi; 聡一小林
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-10-02
Filing date: 2007-10-02
Publication date: 2009-04-23

Abstract

【課題】半導体装置内の予備セルでのリーク電流の発生を防止する半導体装置の設計方法を提供する。
【解決手段】セルベース設計手法において、標準セルにより論理回路の構成されたレイアウト上に予備セルを予め配置しておき、その予備セルを使用して前記論理回路を論理変更する半導体装置の設計方法であって、前記予備セルＣ１は、外部電圧を入出力する配線（例えばＶＤＤ，ＶＳＳ）と、その配線に接続された回路（Ｔ１，Ｔ２，１５，１６からなる部分）とを備え、その予備状態では、前記回路内の電路のうちの前記配線に至る電路が途中箇所ｋ７，ｋ８，ｋ１３，ｋ１４で分離されており、その使用時に、そのm分離箇所が接続されて使用される。
【選択図】図１

Description

本発明は、例えばセルベース手法によりレイアウトされた論理回路を論理変更する半導体装置の設計方法およびその設計方法で設計製造された半導体装置に関する。

現在のシステムＬＳＩは、低コスト、短期間で設計するため、標準セルを用いて設計するセルベース設計手法が主流となっている。従来のセルベース設計手法では、配線の変更だけで論理回路の変更を行うために、予備の標準セル（以後、予備セルと呼ぶ）がＬＳＩ上に準備される事が多い。予備セルは、予め自動配置・配線領域（以後、Ｐ＆Ｒ領域と呼ぶ）上に形成され、論理回路とは論理接続されていない。論理回路の変更が生じた場合には、標準セルおよび予備セルの配置はそのままで、既存の論理回路と予備セルとの間の接続関係を変更するだけで、論理回路の変更が行われている。

ＭＯＳトランジスタは、電源配線ＶＤＤまたはグランド配線ＶＳＳに接続している時は、そのチャネルオフ時にもその内部の電位差のある部分でリーク電流が発生する。トランジスタの縦構造で説明すると、図１７の様に、ゲート・ソース間（１）、ゲート・ドレイン間（２）、ソース・ドレイン間（３）、ゲート・ウェル間（４）、ソース・ウェル間（５）、ドレイン・ウェル間（６）でリーク電流が発生する。

標準セルの一例として、インバータ回路の標準セルＣ１００のレイアウトを図１８に示す。またこのインバータ回路の等価回路図を図２に示す。

この標準セルＣ１００は、ＰＭＯＳトランジスタＴ１と、ＮＭＯＳトランジスタＴ２と、電源配線ＶＤＤと、グランド配線ＶＳＳと、入力配線１５と、出力配線１６とを備えている。

この標準セルＣ１００のウェルは、ｎ−ウェルｎｗとｐ−ウェルｐｗとに区分されており、そのｎ−ウェルｎｗにＰＭＯＳトランジスタＴ１が配置され、そのｐ−ウェルｐｗにＮＭＯＳトランジスタＴ１が配置されている。各ＭＯＳトランジスタＴ１，Ｔ２のゲートＧは、一層の配線層（ポリシリコンなど）１０により一体形成されて相互接続されている。電源配線ＶＤＤ、グランド配線ＶＳＳ、入力配線１５および出力配線１６はそれぞれ、１層目のメタル（第１メタル）で形成された配線である。

電源配線ＶＤＤとｎ−ウェルｎｗおよびＰＭＯＳトランジスタＴ１のソースＳとは、それぞれコンタクト７，８により相互接続されている。入力配線１５と配線層１０とは、コンタクト９により相互接続されている。出力配線１６と各ＭＯＳトランジスタＴ１，Ｔ２のドレインＤとは、それぞれコンタクト１１，１２により相互接続されている。グランド配線ＶＳＳとＮＭＯＳトランジスタＴ２のソースＳおよびｐ−ウェルｐｗとは、それぞれコンタクト１３，１４により相互接続されている。

この様に標準セルＣ１００は、ＭＯＳトランジスタＴ１，Ｔ２等により回路構成され、その回路が電源配線ＶＤＤとグランド配線ＶＳＳとの間に常時接続されて構成されている。

ＬＳＩ内の各種の回路に対応する標準セルも、このインバータ回路の標準セルＣ１００と同様に、ＭＯＳトランジスタ等からなる回路を備え、電源配線ＶＤＤとグランド配線ＶＳＳとの間に常時接続されて構成されている。

従来では、予備セルとしては、それに対応する標準セルがそのまま使用されていた。

尚、この種の半導体装置の設計方法に関する先行技術文献として特許文献１のものが知られている。

特開２００６−８０４３６号公報

従来の予備セルとしては、それに対応する標準セルがそのまま用いられており、且つ電源配線ＶＤＤとグランド配線ＶＳＳの間に常時接続されて準備されている。そのため、従来の予備セルでは、製造後のＬＳＩ内で使用されていなくても、その内部のＭＯＳトランジスタにおいて図１７の様なリーク電流が発生している。

更にＬＳＩの高集積化・大規模化が年々進んでおり、ＬＳＩの規模に応じて予備セルの数が決定されるため、搭載される予備セルの数は増加傾向にある。また、微細化の進歩によりリーク電流の問題が更に顕著になってきている。このため、従来の予備セルでは、ＬＳＩ全体の消費電力に対する予備セルのリーク電流による消費電力の割合が無視できないものになりつつあるという問題点がある。

この発明は、上記のような問題点を解決するためになされたものであり、半導体装置内の予備セルから発生するリーク電流を防止する半導体装置の設計方法および半導体装置を提供することを目的としている。

上記課題を解決する為に、本発明の第１の形態は、論理回路の構成されたレイアウト上に予備セルを予め配置しておき、その予備セルを使用して前記論理回路を論理変更する半導体装置の設計方法であって、前記予備セルは、外部電圧を入出力する配線と、その配線に接続された回路とを備え、その予備状態では、前記回路内の電路のうちの前記配線に至る電路が途中箇所で分離されており、その使用時に、その分離箇所が接続されて使用されるものである。

本発明の第１の形態によれば、予備セルが使用されずに半導体装置に残っても、予備セル内の前記電路上でのリーク電流の発生を防止できる。

実施の形態１．
この実施の形態に係る半導体装置の設計方法は、セルベース設計手法において、複数の標準セル（通常セルと呼ぶ場合もある）が論理接続されてなる論理回路の構成されたレイアウト上に、前記論理回路に論理接続されていない予備の標準セル（以後、予備セルと呼ぶ）を１個以上予め配置しておき、前記論理回路の論理変更の際に新たに必要になる標準セルをそれら予備セルの中から調達し、その調達した予備セルを使用して前記論理回路を論理変更するものである。ここでは、前記論理回路の論理変更は、標準セルおよび予備セルの配置はそのままで、それらの間の接続関係のみを変更することで行われる。

上記の予備セルは、外部電圧を入出力する配線（例えば電源配線やグランド配線）と、その配線に接続された所定機能を有する回路（例えばインバータ回路やＮＡＮＤ回路など）とを備え、前記回路内の電路のうちの前記配線に至る電路が途中箇所で分離されており（この状態を「未接続予備セル」と呼ぶ）、その使用時に、その分離箇所が接続されて使用される（この状態を「接続済予備セル」と呼ぶ）。

上記の予備セルの一例として、図１８のインバータ回路の標準セルＣ１００に対する予備セルを図１に示す。

この予備セル（未接続予備セル）Ｃ１は、図１の様に、電源に接続された電源配線ＶＤＤと、グランドに接続されたグランド配線ＶＳＳと、ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｔ１と、ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｔ２と、入力配線１５と、出力配線１６とを備えている。

この予備セルＣ１のウェルは、ｎ−ウェルｎｗとｐ−ウェルｐｗとに区分されている。ｎ−ウェルｎｗは、その周囲（その底面も含む）がｐ−領域ｐｒで囲繞されており、これにより隣接する予備セルＣ１０１，Ｃ１０２のｎ−ウェルｎｗと分離されている。またｐ−ウェルｐｗは、その周囲（その底面も含む）がｎ−領域ｎｒで囲繞されており、これにより隣接する予備セルＣ１０１，Ｃ１０２のｐ−ウェルｐｗと分離されている。尚、図１の符号ｐｒ（ｎｒ）の点線は、ｐ−ウェル（ｎ−ウェル）の底面を指している。

ＰＭＯＳトランジスタＴ１は、予備セルＣ１のｎ−ウェルｎｗに配置され、他方、ＮＭＯＳトランジスタＴ２は、予備セルＣ１のｐ−ウェルｐｗに配置されている。各ＭＯＳトランジスタＴ１，Ｔ２のゲートＧは、一層の配線層（ポリシリコンなど）１０により一体形成されて相互接続されている。電源配線ＶＤＤ、グランド配線ＶＳＳ、入力配線１５および出力配線１６はそれぞれ、例えば１層目のメタル（第１メタル）で形成された配線である。

またこの予備セルＣ１では、ＰＭＯＳトランジスタＴ１のドレインＤ１と出力配線１６とは、コンタクト１１により相互接続されており、ＮＭＯＳトランジスタＴ２のドレインＤと出力配線１６とは、コンタクト１２により相互接続されており、入力配線１５と配線層１０とは、コンタクト９により相互接続されている。他方、電源配線ＶＤＤとｎ−ウェルｎｗとは、その箇所ｋ７のコンタクトが省略されて相互分離されており、電源配線ＶＤＤとＰＭＯＳトランジスタＴ１のソースＳとは、その箇所ｋ８のコンタクトが省略されて相互分離されており、電源配線ＶＳＳとｐ−ウェルｐｗとは、その箇所ｋ１４のコンタクトが省略されて相互分離されており、電源配線ＶＳＳとＰＭＯＳトランジスタＴ２のソースＳとは、その箇所ｋ１３のコンタクトが省略されて相互分離されている。

即ちこの予備セルＣ１では、図３の様に、その箇所ｋ７にコンタクト７を配置して各部ＶＤＤとｎｗを相互接続し、また箇所ｋ８にコンタクト８を配置して各部ＶＤＤとＴ１のＳを相互接続し、また箇所ｋ１３にコンタクト１３を配置して各部ＶＳＳとＴ２のＳを相互接続し、また箇所ｋ１４にコンタクト１４を配置して各部ＶＳＳとｐｗを相互接続して、接続済予備セルＣ１ａにすることで、インバータ回路として機能する様になる。

図２は、予備セルＣ１の等価回路図を示したものである。同図の様にこの予備セルＣ１では、箇所ｋ７のコンタクトを省略して各部ＶＤＤとｎｗを分離することで、ＰＭＯＳトランジスタＴ１でのｎ−ウェルｎｗと各部Ｓ，Ｇ，Ｄとの間のリーク電流（図１７の４，５，６）が防止される。また箇所ｋ１４のコンタクトを省略して各部ＶＳＳとｐｗを分離することで、ＮＭＯＳトランジスタＴ２でのｐ−ウェルｐｗと各部Ｓ，Ｇ，Ｄとの間のリーク電流（図１７の４，５，６）が防止される。これらによりこの予備セルＣ１において、ｎ−ウェルｎｗからＰＭＯＳトランジスタＴ１のゲートＧにリークパスして配線層１０を経てＮＭＯＳトランジスタＴ２のゲートＧからｐ−ウェルｐｗにリークパスして流れるリーク電流Ｉ１が防止される。

また箇所ｋ８のコンタクトを省略して各部ＶＤＤとＴ１のＳとを分離することで、ＰＭＯＳトランジスタＴ１でのソースＳと各部Ｇ，Ｄとの間のリーク電流（図１７の１，３）が防止される。また箇所ｋ１３のコンタクトを省略して各部ＶＳＳとＴ２のＳとを分離することで、ＮＭＯＳトランジスタＴ２でのソースＳと各部Ｇ，Ｄとの間のリーク電流（図１７の１，３）が防止される。

またこの予備セルＣ１では、その予備状態では、入力配線１５および出力配線１６は共に、外部から分離される。これにより予備セルＣ１の各ＭＯＳトランジスタＴ１，Ｔ２のゲートＧ・ドレインＤ間のリーク電流（図１７の１）が防止される。

この予備セルＣ１は、その使用時に、図３の様に、その分離箇所ｋ７，ｋ８，ｋ１３，ｋ１４にコンタクト７，８，１３，１４が配置されてその分離箇所が接続されて接続済予備セルＣ１ａにされて使用される。尚、予備セルＣ１の分離箇所ｋ７，ｋ８，ｋ１３，ｋ１４に実際にコンタクト７，８，１３，１４を配置する代わりに、予備セルＣ１全体を接続済予備セルＣ１ａに置き換えてもよい。

尚、この半導体装置の設計方法では、使用されない予備セルＣ１は、製造後の半導体装置内で使用されないで存在するが、上記の様に、電源配線ＶＤＤから予備セルＣ１内の回路を通じてグランド配線ＶＳＳに至る電路が途中箇所ｋ７，ｋ８，ｋ１３，ｋ１４で分離されているので、その電路上でのリーク電流の発生が防止される。また入力配線１５および出力配線１６が外部から分離されているので、入力配線１５から予備セルＣ１内の回路を通じて出力配線１６に至る電路上でのリーク電流の発生も防止される。

以上に説明した半導体装置の設計方法によれば、予備セルＣ１は、外部電圧を入出力する配線（例えばＶＤＤ，ＶＳＳ）と、その配線に接続された回路（Ｔ１，Ｔ２，１５，１６からなる部分）とを備え、その予備状態では、前記回路内の電路のうちの前記配線に至る電路が途中箇所ｋ７，ｋ８，ｋ１３，ｋ１４で分離されており、その使用時に、その分離箇所が接続されて使用されるので、予備セルＣ１が使用されずに半導体装置に残っても、予備セルＣ１内の前記電路上でのリーク電流の発生を防止できる。

また予備セルＣ１は、例えば、第１および第２のＭＯＳトランジスタＴ１，Ｔ２と、電源配線ＶＤＤと、グランド配線ＶＳＳと、入力配線１５と、出力配線１６とを有し、第１および第２のＭＯＳトランジスタＴ１，Ｔ２のゲートＧが互いに一体形成されて入力配線１５に接続され、第１および第２のＭＯＳトランジスタＴ１，Ｔ２のドレインＤが出力配線１６に接続され、第１のＭＯＳトランジスタＴ１のソースＳおよびウェルｐｒが電源配線ＶＤＤに接続され、第２のＭＯＳトランジスタＴ２のソースＳおよびウェルｎｒがグランド配線ＶＳＳに接続されるインバータ回路において、そのインバータ回路内の電路のうちの電源配線ＶＤＤ、前記グランド配線ＶＳＳ、入力配線１５または出力配線１６に至る電路が途中箇所ｋ７，ｋ８，ｋ１３，ｋ１４で分離されたものであるので、インバータ回路の予備セルに対して、使用されずに半導体装置に残っても、その予備セル内の前記電路上でのリーク電流の発生を防止できる。

また第１および第２のＭＯＳトランジスタＴ１（Ｔ２）のうちの少なくとも一方（この実施の形態では両方）は、予備セルＣ１内のそのウェルｐｗ（ｎｗ）がそのウェルの導電型と異なる導電型の領域ｎｒ（ｐｒ）により囲繞されるので、そのウェルｐｗ（ｎｗ）と隣接する他のセルＣ１０１，Ｃ１０２内の同じ導電型のウェルからのリーク電流の侵入を防止できる。またその少なくとも一方Ｔ１（Ｔ２）は、予備セルＣ１の予備状態で、箇所ｋ８，ｋ７（ｋ１３，ｋ１４）のコネクタが省略されることで、そのソースＳおよびそのウェルｎｗ（ｐｗ）がそれらに接続される当該配線ＶＤＤ（ＶＳＳ）と分離されるので、第１および第２のＭＯＳトランジスタＴ１（Ｔ２）でのリーク電流（即ち各部Ｓ，ｎｗ（Ｓ，ｐｗ）と各部Ｇ，Ｄとの間のリーク電流）を防止できる。

また予備状態Ｃ１では、その予備状態で、その入力配線１５および出力配線１６が共に外部から分離されるので、入力配線１５と出力配線１６との間の電路上でのリーク電流の発生を防止できる。

またこの半導体装置の設計方法では、論理回路の論理変更は、標準セルおよび予備セルの配置はそのままで、それらの間の接続関係のみを変更することで行われるので、セル用のフォトマスクを省略できる。

尚、予備セルＣ１のレイアウトサイズは、リーク電流を防止できるように構成したため、標準セルよりも大きくなる場合がある。そのため、論理変更を行う前の論理回路では、主に標準セルを使用することが望ましい。

尚、この実施の形態には、上記の半導体装置の設計方法だけでなく、その設計方法により製造される半導体装置も含まれる。

実施の形態２．
実施の形態１では、予備セルとして、図１８のインバータ回路の標準セルＣ１００に対する予備セルの一例を示したが、この実施の形態では、予備セルとして、その標準セルＣ１００に対する予備セルの他の例を示す。

この実施の形態の予備セル（未接続予備セル）Ｃ２は、図４の様に、電源に接続された電源配線ＶＤＤと、グランドに接続されたグランド配線ＶＳＳと、ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｔ１と、ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｔ２と、入力配線１５Ｂと、出力配線１６とを備えている。

この予備セルＣ２のウェルは、ｎ−ウェルｎｗとｐ−ウェルｐｗとに区分されており、そのｎ−ウェルｎｗにＰＭＯＳトランジスタＴ１が配置され、そのｐ−ウェルｐｗにＮＭＯＳトランジスタＴ１が配置されている。

ＭＯＳトランジスタＴ１，Ｔ２のゲートＧは、ポリシリコンなどにより形成されている。ＭＯＳトランジスタＴ１，Ｔ２のゲートＧは、実施の形態１では、共に一体形成されていたが、この実施の形態では、互いに分離形成されている。

電源配線ＶＤＤ、グランド配線ＶＳＳ、入力配線１５Ｂおよび出力配線１６はそれぞれ、例えば１層目のメタル（第１メタル）で形成された配線である。

またこの予備セルＣ２では、電源配線ＶＤＤとｎ−ウェルｎｗとは、コンタクト７により相互接続されており、グランド配線ＶＳＳとｐ−ウェルｐｗとは、コンタクト１４により相互接続されている。他方、電源配線ＶＤＤとＰＭＯＳトランジスタＴ１のソースＳとは、箇所ｋ８のコンタクトが省略されて相互分離されており、グランド配線ＶＳＳとＮＭＯＳトランジスタＴ２のソースＳとは、箇所ｋ１３のコンタクトが省略されて相互分離されており、入力配線１５ＢとＭＯＳトランジスタＴ１，Ｔ２のゲートＧとは、箇所ｋ３３，ｋ３４のコンタクトが省略されて相互分離されており、出力配線１６とＭＯＳトランジスタＴ１，Ｔ２のドレインＤとは、箇所ｋ１１，ｋ１２のコンタクトが省略されて相互分離されている。

即ちこの予備セルＣ２では、図６の様に、箇所ｋ８にコンタクト８を配置して各部ＶＤＤとＴ１のＳを相互接続し、また箇所ｋ１３にコンタクト１３を配置して各部ＶＳＳとＴ２のＳを相互接続し、また箇所ｋ３３，ｋ３４にコンタクト３３，３４を配置して各部１５ＢとＴ１のＳおよびＴ２のＳを相互接続し、また箇所ｋ１１，ｋ１２にコンタクト１１，１２を配置して各部１６とＴ１のＤおよびＴ２のＤを相互接続して、接続済予備セルＣ２ａにすることで、インバータ回路として動作する様になる。

図５は、予備セルＣ２の等価回路図を示したものである。同図の様にこの予備セルＣ２では、箇所ｋ８のコンタクトを省略して各部ＶＤＤとＴ１のＳを分離することで、ＰＭＯＳトランジスタＴ１でのソースＳと各部Ｇ，Ｄ，ｎｗとの間のリーク電流（図１７の１，３，５）が防止される。また箇所ｋ１３のコンタクトを省略して各部ＶＳＳとＴ２のＳを分離することで、ＮＭＯＳトランジスタＴ２でのソースＳと各部Ｇ，Ｄ，ｐｗとの間のリーク電流（図１７の１，３，５）が防止される。

また箇所ｋ１１のコンタクトを省略して各部１６とＴ１のＤを分離することで、ＰＭＯＳトランジスタＴ１でのドレインＤと各部Ｇ，Ｄ，ｎｗとの間のリーク電流（図１７の２，３，６）が防止される。また箇所ｋ１２のコンタクトを省略して各部１６とＴ２のＤを分離することで、ＮＭＯＳトランジスタＴ２でのドレインＤと各部Ｇ，Ｓ，ｐｗとの間のリーク電流（図１７の２，３，６）が防止される。

また箇所ｋ３３のコンタクトを省略して各部１５ＢとＴ１のＧを分離することで、ＰＭＯＳトランジスタＴ１でのゲートＧとｎ−ウェルｎｗとの間のリーク電流（図１７の４）が防止される。また箇所ｋ３４のコンタクトを省略して各部１５ＢとＴ２のＧを分離することで、ＮＭＯＳトランジスタＴ２でのゲートＧとｐ−ウェルｐｗとの間のリーク電流（図１７の４）が防止される。これらによりこの予備セルＣ２において、ｎ−ウェルｎｗからＰＭＯＳトランジスタＴ１のゲートＧにリークパスして入力配線１５Ｂを経てＮＭＯＳトランジスタＴ２のゲートＧからｐ−ウェルｐｗにリークパスして流れるリーク電流Ｉ１が防止される。

この予備セル（未接続予備セル）Ｃ２は、その使用時に、図６の様に、その分離箇所ｋ８，ｋ１１，ｋ１２，ｋ１３，ｋ３３，ｋ３４にそれぞれコンタクト８，１１，１２，１３，３３，３４が配置されてその分離箇所が接続されることで、接続済予備セルＣ２ａにされて使用される。尚、未接続予備セルＣ２の分離箇所ｋ８，ｋ１１，ｋ１２，ｋ１３，ｋ３３，ｋ３４に実際にコンタクト８，１１，１２，１３，３３，３４を配置する代わりに、予備セルＣ２の全体を予め作成した接続済予備セルＣ２ａに置き換えてもよい。

尚、この予備セルＣ２では、図４の様に、実施の形態１と比べて、（ｉ）コンタクト７，１４を残して各部ＶＤＤとｎｗ，ＶＳＳとｐｗを分離しない代わりに、（ii）各箇所ｋ３３，ｋ３４のコンタクトを省略して入力配線１５Ｂと各ＭＯＳトランジスタＴ１，Ｔ２のゲートＧとを分離すると共に各箇所ｋ１１，ｋ１２のコンタクトを省略して出力配線１６と各ＭＯＳトランジスタＴ１，Ｔ２のドレインＤとを分離している点が相異している。特に上記（ｉ）により、実施の形態１の様に、予備セルＣ２のｎ−ウェルｎｗ（ｐ−ウェルｐｗ）の周囲をｐ−領域ｐｒ（ｎ−領域ｎｒ）で囲繞する必要が無くなり、また特に上記（ii）により、予備状態で入力配線１５Ｂまたは出力配線１６が外部と接続されていても、その接続に起因するリーク電流が防止される。

以上に説明した半導体装置の設計方法によれば、予備セルＣ２は、外部電圧を入出力する配線（例えばＶＤＤ，ＶＳＳ）と、その配線に接続された回路（Ｔ１，Ｔ２，１５Ｂ，１６からなる部分）とを備え、その予備状態では、前記回路内の電路のうちの前記配線に至る電路が途中箇所ｋ８，ｋ１１，ｋ１２，ｋ１３，ｋ３３，ｋ３４で分離されており、その使用時に、その分離箇所が接続されて使用されるので、予備セルＣ２が使用されずに半導体装置に残っても、予備セルＣ２内の前記電路上でのリーク電流の発生を防止できる。

また予備セルＣ２は、例えば、第１および第２のＭＯＳトランジスタＴ１，Ｔ２と、電源配線ＶＤＤと、グランド配線ＶＳＳと、入力配線１５Ｂと、出力配線１６とを有し、第１および第２のＭＯＳトランジスタＴ１，Ｔ２のゲートＧが入力配線１５Ｂに接続され、第１および第２のＭＯＳトランジスタＴ１，Ｔ２のドレインＤが出力配線１６に接続され、第１のＭＯＳトランジスタＴ１のソースＳおよびウェルｎｗが電源配線ＶＤＤに接続され、第２のＭＯＳトランジスタＴ２のソースＳおよびウェルｐｗがグランド配線ＶＳＳに接続されるインバータ回路において、そのインバータ回路内の電路のうちの電源配線ＶＤＤ、グランド配線ＶＳＳ、入力配線１５Ｂまたは出力配線１６に至る電路が途中箇所ｋ８，ｋ１１，ｋ１２，ｋ１３，ｋ３３，ｋ３４で分離されたものであるので、インバータ回路の予備セルに対して、使用されずに半導体装置に残っても、その予備セル内の前記電路上でのリーク電流の発生を防止できる。

また第１および第２のＭＯＳトランジスタＴ１（Ｔ２）のうちの少なくとも一方（この実施の形態では両方）は、予備セルＣ２の予備状態で、箇所ｋ３３（ｋ３４）のコンタクトが省略されることで、そのゲートＧが入力配線１５Ｂと分離され、また箇所ｋ１１（ｋ１２）のコンタクトが省略されることで、そのドレインＤが出力配線１６と分離され、また箇所ｋ８（ｋ１３）のコンタクトが省略されることで、そのソースＳが当該配線ＶＤＤ（ＶＳＳ）と分離されるので、第１および第２のＭＯＳトランジスタＴ１（Ｔ２）でのリーク電流（即ち各部Ｓ，ｎｗ（Ｓ，ｐｗ）と各部Ｇ，Ｄとの間のリーク電流および各部ＧとＤとの間のリーク電流）を防止できる。

また予備セルＣ２の予備状態では、入力配線１５Ｂは、各箇所ｋ３３，ｋ３４のコンタクトが省略されることで、第１および第２のＭＯＳトランジスタＴ１，Ｔ２のゲートＧと分離され、また出力配線１６は、各箇所ｋ１１，ｋ１２のコンタクトが省略されることで、第１および第２のＭＯＳトランジスタＴ１，Ｔ２のドレインＤと分離されるので、予備セルＣ２の予備状態で、入力配線１５Ｂまたは出力配線１６が外部と接続されていても、その接続に起因するリーク電流を防止できる。

実施の形態３．
実施の形態１では、予備セルとして、図１８のインバータ回路の標準セルＣ１００に対する予備セルを示したが、この実施の形態では、予備セルとして、図７のＡＮＤ回路の標準セルＣ２００に対する予備セルを示す。

まず上記の標準セルＣ２００は、図７の様に、電源に接続された電源配線ＶＤＤと、グランドに接続されたグランド配線ＶＳＳと、ＰＭＯＳトランジスタＴ３，Ｔ４，Ｔ７（第３，第４，第７のＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ８（第５，第６，第８のＭＯＳトランジスタ）と、第１および第２の入力配線６１，６２と、接続配線６３と、出力配線６４とを備えている。各ＭＯＳトランジスタＴ３〜Ｔ６によりＮＡＮＤ回路が構成され、各ＭＯＳトランジスタＴ７，Ｔ８によりインバータ回路が構成されている。

この標準セルＣ２００のウェルは、ｎ−ウェルｎｗとｐ−ウェルｐｗとに区分されており、そのｎ−ウェルｎｗにＰＭＯＳトランジスタＴ３，Ｔ４，Ｔ７が配置され、そのｐ−ウェルｐｗにＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ８が配置されている。

各ＭＯＳトランジスタＴ３とＴ５，Ｔ４とＴ６，Ｔ７とＴ８のゲートＧはそれぞれ、一層の配線層（ポリシリコンなど）５８，５９，６０により一体形成されて相互接続されている。また各ＭＯＳトランジスタＴ３とＴ４のドレインＤも、一体形成されて相互接続されており、各ＭＯＳトランジスタＴ４とＴ７のソースＳも、一体形成されて相互接続されており、ＭＯＳトランジスタＴ５のドレインＤとＭＯＳトランジスタＴ６のソースＳも、一体形成されて相互接続されている。

電源配線ＶＤＤ、グランド配線ＶＳＳ、第１および第２の入力配線６１，６２と、出力配線６４と、接続配線６３はそれぞれ、例えば１層目のメタル（第１メタル）で形成された配線である。

電源配線ＶＤＤとｎ−ウェルｎｗとは、コンタクト６５，６８により相互接続されており、電源配線ＶＤＤとＭＯＳトランジスタＴ３のソースＳとは、コンタクト６６により相互接続されており、電源配線ＶＤＤと各ＭＯＳトランジスタＴ４，Ｔ７の共通のソースＳとは、コンタクト６９により相互接続されている。またグランド配線ＶＳＳとｐ−ウェルｐｗとは、コンタクト７５，７９により相互接続されており、グランド配線ＶＳＳと各ＭＯＳトランジスタＴ３，Ｔ８のソースＳとはそれぞれ、各コンタクト７４，７７により相互接続されている。また第１の入力配線６１と配線層５８とは、コンタクト７１により相互接続されており、第２の入力配線６２と配線層５９とは、コンタクト７３により相互接続されており、出力配線６４と各ＭＯＳトランジスタＴ７，Ｔ８のドレインＤとはそれぞれ、各コンタクト７０，７８により相互接続されている。また接続配線６３と各ＭＯＳトランジスタＴ３，Ｔ４の共通のドレインＤとは、コンタクト６７により相互接続されており、接続配線６３とＭＯＳトランジスタＴ６のドレインＤとは、コンタクト７６により相互接続されており、接続配線６３と配線層６０とは、コンタクト７２により相互接続されている。

次に上記の標準セルＣ２００に対する予備セル（未接続予備セル）Ｃ３を説明する。

予備セルＣ３と標準セルＣ２００との違いを説明すると、標準セルＣ２００（図７）では、各ＭＯＳトランジスタＴ３とＴ５，Ｔ４とＴ６，Ｔ７とＴ８のゲートＧはそれぞれ、配線層５８，５９，６０により一体形成されて相互接続されているが、予備セルＣ３では、図８の様に、各ＭＯＳトランジスタＴ３とＴ５，Ｔ４とＴ６，Ｔ７とＴ８のゲートＧは、互いに分離形成されている点が相異している。尚、予備セルＣ３では、各ＭＯＳトランジスタＴ３，Ｔ５のゲートＧはそれぞれ、その箇所ｋ８０，ｋ８１にコンタクトを配置することで第１の入力配線６１Ｃと相互接続可能であり、各ＭＯＳトランジスタＴ４，Ｔ６のゲートＧはそれぞれ、その箇所ｋ８２，ｋ８３にコンタクトを配置することで第２の入力配線６２Ｃと相互接続可能であり、各ＭＯＳトランジスタＴ７，Ｔ８のゲートＧはそれぞれ、その箇所ｋ８４，ｋ８５にコンタクトを配置することで接続配線６３Ｃと相互接続可能になっている。

またこの予備セルＣ３では、図８および図１０の様に、標準セルＣ２００と比べて、箇所ｋ６６のコンタクトが省略されて各部ＶＤＤとＴ３のＳとが分離され、箇所ｋ６７のコンタクトが省略されて各部６３ＣとＴ３のＤおよびＴ４のＤとが分離され、箇所ｋ６９のコンタクトが省略されて各部ＶＤＤとＴ４のＳおよびＴ７のＳとが分離され、箇所ｋ７０のコンタクトが省略されて各部６４とＴ７のＤとが分離され、箇所ｋ７４のコンタクトが省略されて各部ＶＳＳとＴ５のＳとが分離され、箇所ｋ７６のコンタクトが省略されて各部６３ＣとＴ６のＤとが分離され、箇所ｋ７７のコンタクトが省略されて各部ＶＳＳとＴ８のＳとが分離され、箇所ｋ７８のコンタクトが省略されて各部６４とＴ８のＤとが分離され、箇所ｋ８０，ｋ８１のコンタクトが省略されて各部６１ＣとＴ３のＧおよびＴ５のＧとが分離され、箇所ｋ８２，ｋ８３のコンタクトが省略されて各部６２ＣとＴ４のＧおよびＴ６のＧとが分離され、箇所ｋ８４，ｋ８５のコンタクトが省略されて各部６３ＣとＴ７のＧおよびＴ８のＧとが分離される点が相異している。

尚、各コンタクト６５，６８（７５，７９）により各部ＶＤＤとｎｗ（ＶＳＳとｐｗ）が相互接続されている点は、予備セルＣ３と標準セルＣ２００とで共通している（図７，図８）。

この予備セルＣ３では、箇所ｋ６６（ｋ６９）のコンタクトを省略して各部ＶＤＤとＴ３のＳ（ＶＤＤとＴ４のＳ）を分離することで、ＰＭＯＳトランジスタＴ３（Ｔ４）でのソースＳと各部Ｇ，Ｄ，ｎｗとの間のリーク電流（図１７の１，３，５）が防止される。また箇所ｋ７４（ｋ７７）でコンタクトを省略して各部ＶＳＳとＴ５のＳ（ＶＳＳとＴ８のＳ）を分離することで、ＮＭＯＳトランジスタＴ５（Ｔ８）でのソースＳと各部Ｇ，Ｄ，ｐｗとの間のリーク電流（図１７の１，３，５）が防止される。

また箇所ｋ６７のコンタクトを省略して各部６３ＣとＴ３のＤおよびＴ４のＤと分離することで、ＰＭＯＳトランジスタＴ３，Ｔ４でのドレインＤと各部Ｇ，Ｄ，ｎｗとの間のリーク電流（図１７の２，３，６）が防止される。また箇所ｋ７０のコンタクトを省略して各部６４とＴ７のＤとを分離することで、ＰＭＯＳトランジスタＴ７でのドレインＤと各部Ｇ，Ｄ，ｎｗとの間のリーク電流（図１７の２，３，６）が防止される。また箇所ｋ７６，ｋ７８のコンタクトを省略して各部６３ＣとＴ６のＤ，６４とＴ８のＤを分離することで、ＮＭＯＳトランジスタＴ６，Ｔ８でのドレインＤと各部Ｇ，Ｓ，ｐｗとの間のリーク電流（図１７の２，３，６）が防止される。

また箇所ｋ８０，ｋ８２，ｋ８４のコンタクトを省略して各部６１ＣとＴ３のＧ，６２ＣとＴ４のＧ，６３ＣとＴ７のＧを分離することで、ＰＭＯＳトランジスタＴ３，Ｔ４，Ｔ７でのゲートＧとｎ−ウェルｎｗとの間のリーク電流（図１７の４）が防止される。また箇所ｋ８１，ｋ８３，ｋ８５のコンタクトを省略して各部６１ＣとＴ５のＧ，６２ＣとＴ６のＧ，６３ＣとＴ８のＧを分離することで、ＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ８でのゲートＧとｐ−ウェルｎｗとの間のリーク電流（図１７の４）が防止される。

この予備セル（未接続予備セル）Ｃ３は、その使用時に、図９の様に、その分離箇所ｋ６６，ｋ６７，ｋ６９，ｋ７０，ｋ８０〜ｋ８５，ｋ７４，ｋ７６〜ｋ７８にそれぞれコンタクト６６，６７，６９，７０，８０〜８５，７４，７６〜７８が配置されてその分離箇所が接続されることで、接続済予備セルＣ３ａにされて使用される。尚、未接続予備セルＣ３の分離箇所ｋ６６，ｋ６７，ｋ６９，ｋ７０，ｋ８０〜ｋ８５，ｋ７４，ｋ７６〜ｋ７８に実際にコンタクト６６，６７，６９，７０，８０〜８５，７４，７６〜７８を配置する代わりに、予備セルＣ３の全体を予め作成した接続済予備セルＣ３ａに置き換えてもよい。

以上に説明した半導体装置の設計方法によれば、予備セルＣ３は、外部電圧を入出力する配線（例えばＶＤＤ，ＶＳＳ）と、その配線に接続された回路（Ｔ３〜Ｔ８，６１Ｃ，６２Ｃ，６３Ｃ，６４からなる部分）とを備え、その予備状態では、前記回路内の電路のうちの前記配線に至る電路が途中箇所ｋ６６，ｋ６７，ｋ６９，ｋ７０，ｋ７４，ｋ７６〜ｋ７８，ｋ８０〜ｋ８５で分離されており、その使用時に、その分離箇所が接続されて使用されるので、予備セルＣ３が使用されずに半導体装置に残っても、予備セルＣ３内の前記電路上でのリーク電流の発生を防止できる。

また予備セルＣ３は、例えば、第３〜第８のＭＯＳトランジスタＴ３〜Ｔ８と、電源配線ＶＤＤと、グランド配線ＶＳＳと、第１および第２の入力配線６１Ｃ，６２Ｃと、接続配線６３Ｃと、出力配線６４とを有し、第３のＭＯＳトランジスタＴ３のソースＳおよびウェルｎｗが電源配線ＶＤＤに接続され、第４および第７のＭＯＳトランジスタＴ４，Ｔ７のソースＳが互いに一体形成されて電源配線ＶＤＤに接続され、第４および第７のＭＯＳトランジスタＴ４，Ｔ７のウェルｎｗが電源配線ＶＤＤに接続され、第５および第８のＭＯＳトランジスタＴ５，Ｔ８のソースＳおよびウェルｐｗがグランド配線ＶＳＳに接続され、第３および第５のＭＯＳトランジスタＴ３，Ｔ５のゲートＧが第１の入力配線６１Ｃに接続され、第４および第６のＭＯＳトランジスタＴ４，Ｔ６のゲートＧが第２の入力配線６２Ｃに接続され、第７および第８のＭＯＳトランジスタＴ７，Ｔ８のゲートＧが接続配線６３Ｃに接続され、第３および第４のＭＯＳトランジスタＴ３，Ｔ４のドレインＤが互いに一体形成されて接続配線６３Ｃに接続され、第６のＭＯＳトランジスタＴ６のドレインＤが接続配線６３Ｃに接続され、第７および第８のＭＯＳトランジスタＴ７，Ｔ８のドレインＤが出力配線６４に接続され、第５のＭＯＳトランジスタＴ５のドレインＤと第６のＭＯＳトランジスタＴ６のソースＳとが互いに一体形成されるＡＮＤ回路において、そのＡＮＤ回路内の電路のうちの電源配線ＶＤＤ、グランド配線ＶＳＳ、第１の入力配線６１Ｃ、第２の入力配線６２Ｃまたは出力配線６４に至る電路が途中箇所ｋ６６，ｋ６７，ｋ６９，ｋ７０，ｋ７４，ｋ７６〜ｋ７８，ｋ８０〜ｋ８５で分離されたものであるので、ＡＮＤ回路の予備セルに対して、使用されずに半導体装置に残っても、その予備セル内の前記電路上でのリーク電流の発生を防止できる。

また第３，第４，第７および第８のＭＯＳトランジスタＴ３（Ｔ４，Ｔ７，Ｔ８）のうちの少なくとも１つは（この実施の形態では全て）は、予備セルＣ３の予備状態で、箇所ｋ８０（ｋ８２，ｋ８４，ｋ８５）のコンタクトが省略されることで、そのゲートＧがそれに接続される当該配線６１Ｃ（６２Ｃ，６３Ｃ、６３Ｃ）と分離され、また箇所ｋ６７（ｋ６７，ｋ７０，ｋ７８）のコンタクトが省略されることで、そのドレインＤがそれに接続される当該配線６３Ｃ（６３Ｃ，６４，６４）と分離され、また箇所ｋ６６（ｋ６９，ｋ６９，ｋ７７）のコンタクトが省略されることで、そのソースＳがそれに接続される当該配線ＶＤＤ（ＶＤＤ，ＶＤＤ，ＶＳＳ）と分離されるので、第３，第４，第７および第８のＭＯＳトランジスタＴ３，Ｔ４，Ｔ７，Ｔ８でのリーク電流（即ち各部Ｓ，ｎｗ（Ｔ８の場合はｐｗ）と各部Ｇ，Ｄとの間のリーク電流および各部ＧとＤとの間のリーク電流）を防止できる。

また予備セルＣ３の予備状態では、第５のＭＯＳトランジスタＴ５は、箇所ｋ８１のコンタクトが省略されることで、そのゲートＧが第１の入力配線６１Ｃと分離され、箇所ｋ７４のコンタクトが省略されることで、そのソースＳが前記グランド配線と分離され、第６のＭＯＳトランジスタＴ６は、箇所ｋ８３のコンタクトが省略されることで、そのゲートＧが第２の入力配線６２Ｃと分離され、箇所ｋ７６のコンタクトが省略されることで、そのドレインＤが接続配線６３Ｃと分離されるので、第６のＭＯＳトランジスタＴ６のソースＳと第５のＭＯＳトランジスタＴ５のドレインＤとが一体形成されている場合でも、それら各ＭＯＳトランジスタＴ５，Ｔ６でのリーク電流を防止できる。

また予備セルＣ３の予備状態では、第１の入力配線６１Ｃは、各箇所ｋ８０，ｋ８１のコンタクトが省略されることで、第３および第５のＭＯＳトランジスタＴ３，Ｔ５のゲートＧと分離され、また第２の入力配線６２Ｃは、各箇所ｋ８２，ｋ８３のコンタクトが省略されることで、第４および第６のＭＯＳトランジスタＴ４，Ｔ６のゲートＧと分離され、出力配線６４は、各箇所ｋ７０，ｋ７８のコンタクトが省略されることで、第７および第８のＭＯＳトランジスタＴ７，Ｔ８のドレインＤと分離されるので、予備セルＣ３の予備状態で、第１および第２の入力配線６１Ｃ，６２Ｃまたは出力配線６４が外部と接続されていても、その接続に起因するリーク電流を防止できる。

尚、この実施の形態でも、実施の形態２と同様にコンタクト６５，６８，７５，７９を残して各部ＶＤＤとｎｗ，ＶＳＳとｐｗを分離しないので、実施の形態１の様に予備セルＣ３のｎ−ウェルｎｗ（ｐ−ウェルｐｗ）の周囲をｐ−領域ｐｒ（ｎ−領域ｎｒ）で囲繞する必要が無い。

実施の形態４．
実施の形態１〜３の予備セルＣ１〜Ｃ３では、コンタクトを省略することで各部を分離したが、そうする代わりに、配線（メタル配線）を断線することで各部を分離しても構わない。この場合は、使用時に、その断線箇所を接続すればよい（または予め作成した接続済予備セルと置換すればよい）。この様にしても、実施の形態１〜３と同様の効果を得る。

例えば実施の形態１の予備セルＣ１の場合では、図１６の様に、コンタクト８（１３）を省略する代わりに、電源配線ＶＤＤ（グランド配線ＶＳＳ）の当該コンタクト８（１３）近傍の箇所ｋ９０（ｋ９３）を断線し、コンタクト７（１４）を省略する代わりに電源配線ＶＤＤ（グランド配線ＶＳＳ）の当該コンタクト７（１４）の両側近傍の箇所ｋ９１，ｋ９２（ｋ９４，ｋ９５）を断線すればよい。

尚、実施の形態１〜３でのコンタクトの省略と、この実施の形態での配線の断線とを組み合わせても構わない。

実施の形態５．
この実施の形態でも、予備セルの他の一例を説明する。この実施の形態の予備セルは、例えばそれぞれ同種で且つ特性の異なる複数の回路を備え、その予備状態では、前記複数の回路の各々においてその回路内の電路が途中箇所で分離されて動作不能にされ、その使用状態では、前記複数の回路のうちの一の回路が選択的に機能する様に当該分離箇所が接続されて動作可能にされる。

以下、上記の予備セルとして、その特性（例えば動作速度）が異なる２個のインバータ回路を備えた予備セルＣ４について説明する（図１１〜図１３）。尚、この予備セルＣ４は、図１の標準セルＣ１００に対応する予備セルである。

この予備セル（未接続予備セル）Ｃ４は、図１１および図１２の様に、電源配線ＶＤＤと、グランド配線ＶＳＳと、ＰＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１２，Ｔ１３（第１０、第１１，第１２，第１３のＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＴ１４，Ｔ１５，Ｔ１６，Ｔ１７（第１４，第１５，第１６，第１７のＭＯＳトランジスタ）と、第１の接続配線９０と、第２の接続配線９１とを備えている。

各ＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５の閾値はそれぞれ、第１の閾値（例えば通常の閾値）に設定されており、他方、各ＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１５，Ｔ１６の閾値はそれぞれ、第２の閾値（通常の閾値よりも低い閾値）に設定されている。

そして各ＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５により、第１の動作速度（ここでは通常の動作速度）で動作する第１のインバータ回路３００ａが構成され、他方、各ＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７により、第２の動作速度（ここでは第１のインバータ回路３００ａよりも遅い動作速度）で動作する第２のインバータ回路３００ｂが構成されている。

尚ここでは、インバータ回路３００ａは、実施の形態２のインバータ回路（図５）において、ＭＯＳトランジスタＴ１（Ｔ２）をそれぞれ、ゲート同士，ソース同士およびドレイン同士が相互接続されたＮ個（ここでは２個）のＭＯＳトランジスタＴ１０，Ｔ１１（Ｔ１４，Ｔ１５）に置換して電流能力（ドライブ能力）をＮ倍（ここでは２倍）にしたインバータ回路になっている。同様にインバータ回路３００ｂも、実施の形態２のインバータ回路（図５）の電流能力をＮ倍（ここでは２倍）にしたインバータ回路になっている。

この予備セルＣ４のウェルは、ｎ−ウェルｎｗとｐ−ウェルｐｗとに区分されており、そのｎ−ウェルｎｗにＰＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１２，Ｔ１３が配置され、そのｐ−ウェルｐｗにＮＭＯＳトランジスタＴ１４，Ｔ１５，Ｔ１６，Ｔ１７が配置されている。

各ＭＯＳトランジスタＴ１０〜Ｔ１７のゲートＧは、ポリシリコンなどにより形成されており、互いに分離形成されている。また各ＭＯＳトランジスタＴ１０，Ｔ１１のドレインＤは、一体形成されて相互接続されており、各ＭＯＳトランジスタＴ１２，Ｔ１３のドレインＤも、一体形成されて相互接続されている。また各ＭＯＳトランジスタＴ１４，Ｔ１５のソースＳも、一体形成されて相互接続されており、各ＭＯＳトランジスタＴ１６，Ｔ１７のソースＳも、一体形成されて相互接続されている。

電源配線ＶＤＤ、グランド配線ＶＳＳ、第１の接続配線９０および第２の接続配線９１はそれぞれ、例えば１層目のメタル（第１メタル）で形成された配線である。

第１の接続配線９０は、その一端部が入力配線になっており、他方、その残部が各ＭＯＳトランジスタＴ１０〜Ｔ１７のゲートＧと接続される配線となっている。また第２の接続配線９１は、その一端部が出力配線になっており、他方、その残部が各ＭＯＳトランジスタＴ１０〜Ｔ１７のドレインＤと接続される配線となっている。

またこの予備セルＣ４では、電源配線ＶＤＤとｎ−ウェルｎｗとは、コンタクト１００，１０１，１０２，１０３により相互接続されており、グランド配線ＶＳＳとｐ−ウェルｐｗとは、コンタクト１２４，１２５，１２６，１２７により相互接続されている。他方、電源配線ＶＤＤと各ＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１２，Ｔ１３のソースＳとはそれぞれ、箇所ｋ１０４，ｋ１０６，ｋ１０７，ｋ１０９のコンタクトが省略されて相互分離されており、またグランド配線ＶＳＳと各ＭＯＳトランジスタＴ１４，Ｔ１５，Ｔ１６，Ｔ１７のソースＳとはそれぞれ、箇所ｋ１１８，ｋ１２０，ｋ１２１，ｋ１２３のコンタクトが省略されて相互分離されている。また第１の接続配線９０と各ＭＯＳトランジスタＴ１０〜Ｔ１７のゲートＧとはそれぞれ、箇所ｋ１１０，ｋ１１２，ｋ１１４，ｋ１１６，ｋ１１１，ｋ１１３，ｋ１１５，ｋ１１７のコンタクトが省略されて相互分離されている。また第２の接続配線９１と各ＭＯＳトランジスタＴ１０とＴ１１，Ｔ１２とＴ１３，Ｔ１４とＴ１５，Ｔ１６とＴ１７の共通のドレインＤとはそれぞれ、箇所ｋ１０５，ｋ１０８，ｋ１１９，ｋ１２２のコンタクトが省略されて相互分離されている。

この予備セルＣ４では、上記の様に各箇所のコンタクトが省略されて各部が分離されていることで、第１および第２のインバータ回路３００ａ，３００ｂが共に、動作不能にされ且つそれら各回路３００ａ，３００ｂ内のリーク電流が防止される様になっている。尚、各インバータ回路３００ａ，３００ｂ内の分離箇所と防止されるリーク電流との関係は、実施の形態２，３の場合と実質的に同じなので、その説明は省略する。

そしてこの予備セルＣ４は、その使用時には、第１および第２のインバータ回路３００ａ，３００ｂのうちの一方の回路だけを、その回路内の全ての当該分離箇所をコンタクトで接続して選択的に機能させる様にし、他方の回路については、その回路内の当該分離箇所を接続しないで機能させない様にして、動作可能にされる。

例えば使用時に第１のインバータ回路３００ａを選択的に機能させる場合は、図１３の様に、第１のインバータ回路３００ａ内の全ての当該分離箇所ｋ１０４〜ｋ１０６，ｋ１１０〜ｋ１１３，ｋ１１８〜ｋ１２０をそれぞれコンタクト１０４〜１０６，１１０〜１１３，１１８〜１２０で接続し、且つ第２のインバータ回路内３００ｂの当該分離箇所ｋ１０７〜ｋ１０９，ｋ１１４〜ｋ１１７，ｋ１２１〜ｋ１２３はコンタクトで接続しない様にする。これにより予備セルＣ４は、第１のコンバータ回路３００ａとして（即ち第１の動作速度で且つ実施の形態２よりもドライブ能力が２倍のインバータ回路として）動作可能になる。

他方使用時に第２のインバータ回路３００ｂを選択的に機能させる場合は、図１４の様に、第２のインバータ回路３００ｂ内の全ての当該分離箇所ｋ１０７〜ｋ１０９，ｋ１１４〜ｋ１１７，ｋ１２１〜ｋ１２３をそれぞれコンタクト１０７〜１０９，１１４〜１１７，１２１〜１２３で接続し、且つ第１のインバータ回路内３００ａの当該分離箇所ｋ１０４〜ｋ１０６，ｋ１１０〜ｋ１１３，ｋ１１８〜ｋ１２０はコンタクトで接続しない様にする。これにより予備セルＣ４は、第２のコンバータ回路３００ｂとして（即ち第２の動作速度で且つ実施の形態２よりもドライブ能力が２倍のインバータ回路として）動作可能になる。

以上に説明した半導体装置の設計方法によれば、実施の形態２と同様の効果を得るほかに、予備セルＣ４は、複数の回路３００ａ，３００ｂを備え、その予備状態では、それら複数の回路の各々においてその回路内の電路が途中箇所ｋ１０４〜ｋ１１７で分離されて動作不能にされ、その使用状態では、それら複数の回路のうちの一の回路が選択的に機能する様に当該分離箇所が接続されて動作可能にされるので、予備セルＣ４の特性を、選択する回路に応じて変化させる事ができる。

また複数の回路３００ａ（３００ｂ）はそれぞれ、同種の回路（インバータ回路）であり、そのＭＯＳトランジスタＴ１０，Ｔ１１、Ｔ１４，Ｔ１５（Ｔ１２，Ｔ１３，Ｔ１６，Ｔ１７）の閾値がそれら各回路に応じて異なるので、予備セルＣ４の特性としてＭＯＳトランジスタの動作速度を、選択する回路に応じて変化させる事ができる。

また予備セルＣ４は、例えば、第１の閾値を持つ第１０、第１１、第１４および第１５のＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５と、第２の閾値を持つ第１２、第１３、第１６および第１７のＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７と、電源配線ＶＤＤと、グランド配線ＶＳＳと、その一端部が入力配線である第１の接続配線９０と、その一端部が出力配線である第２の接続配線９１とを有し、第１０〜第１３のＭＯＳトランジスタＴ１０〜Ｔ１３のソースＳおよびウェルｎｗが電源配線ＶＤＤに接続され、第１４〜第１７のＭＯＳトランジスタＴ１４〜Ｔ１７のソースＳおよびウェルｐｗがグランド配線ＶＳＳに接続され、第１０〜第１７のＭＯＳトランジスタＴ１０〜Ｔ１７のゲートＧが第１の接続配線９０に接続され、第１０および第１１のＭＯＳトランジスタＴ１０，Ｔ１１のドレインＤが互いに一体形成されて第２の接続配線９１に接続され、第１２および第１３のＭＯＳトランジスタＴ１２，Ｔ１３のドレインＤが互いに一体形成されて第２の接続配線９１に接続され、第１４および第１５のＭＯＳトランジスタＴ１４，Ｔ１５のドレインが互いに一体形成されて第２の接続配線９１に接続され、第１６および第１７のＭＯＳトランジスタＴ１６，Ｔ１７のドレインＤが互いに一体形成されて第２の接続配線９１に接続されるインバータ回路において、そのインバータ回路内の電路のうち、（ｉ）第１の閾値を持つ第１０、第１１、第１４および第１５のＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５が機能しない様に（即ち第１のインバータ回路３００ａが機能しない様に）電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線または前記出力配線に至る電路が途中箇所ｋ１０４〜ｋ１０６，ｋ１１０〜ｋ１１３，ｋ１１８〜ｋ１２０で分離されるか、または（ii）第２の閾値を持つ第１２、第１３、第１６および第１７のＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７が機能しない様に（即ち第２のインバータ回路３００ｂが機能しない様に）電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線および前記出力配線に至る電路が途中箇所ｋ１０７〜ｋ１０９，ｋ１１４〜ｋ１１７，ｋ１２１〜ｋ１２３で分離されるか、または（iii）第１０〜第１７のＭＯＳトランジスタＴ１０〜Ｔ１７の全部が機能しない様に（即ち予備セルＣ４全体が機能しない様に）電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線または前記出力配線に至る電路が途中箇所ｋ１０４〜ｋ１１７で分離されたものであるので、インバータ回路の予備セルに対して、上記（iii）の場合は、使用されずに半導体装置に残っても、その予備セル内の前記電路上でのリーク電流の発生を防止でき、また半導体内で使用される場合は、上記（ii）または（iii）に応じて、その予備セルの特性（ＭＯＳトランジスタの動作速度）を変化させる事ができる。

また第１０、第１１、第１４および第１５のＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５は、予備セルＣ４の予備状態で、各箇所ｋ１１０，ｋ１１２，ｋ１１１，ｋ１１３のコンタクトが省略されることで、そのゲートＧがそれに接続される第１の接続配線９０と分離され、各箇所ｋ１０４，ｋ１０６，ｋ１１８，ｋ１２０のコンタクトが省略されることで、そのソースＳがそれに接続される電源配線ＶＤＤまたはグランド配線ＶＳＳと分離され、各箇所ｋ１０５，ｋ１１９のコンタクトが省略されることで、それらのドレインＤが第２の接続配線９１と分離されるので、第１０、第１１、第１４および第１５のＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５（即ち第１のインバータ回路３００ａ）を機能しない様に電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線または前記出力配線に至る電路を途中箇所で分離できると共に、それら各ＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５でのリーク電流を防止できる。

また第１２、第１３、第１６および第１７のＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７は、予備セルＣ４の予備状態で、各箇所ｋ１１４，ｋ１１６，ｋ１１５，ｋ１１７のコンタクトが省略されることで、そのゲートＧがそれに接続される第１の接続配線９０と分離され、各箇所ｋ１０７，ｋ１０９，ｋ１２１，ｋ１２３のコンタクトが省略されることで、そのソースＳがそれに接続される電源配線ＶＤＤまたはグランド配線ＶＳＳと分離され、各箇所ｋ１０８，ｋ１２２のコンタクトが省略されることで、それらのドレインＤが第２の接続配線９１と分離されるので、第１２、第１３、第１６および第１７のＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７（即ち第２のインバータ回路３００ｂ）を機能しない様に電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線または前記出力配線に至る電路を途中箇所で分離できると共に、それら各ＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７でのリーク電流を防止できる。

尚この実施の形態の予備セルＣ４では、各回路３００ａと３００ｂの同一接続箇所に配置されてドレイン同士・ソース同士・ゲート同士が相互接続されたＭＯＳトランジスタの個数（例えば３００ａと３００ｂのＰＭＯＳトランジスタの個数やＮＭＯＳトランジスタの個数）が、それら各回路で同一であったが、それら各回路に応じて異なる様にしてもよい（例えば回路３００ａのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの個数をそれぞれ１個にし、回路３００ｂのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの個数をそれぞれ２個にしてもよい）。この様にすれば、予備セルＣ４の特性としてＭＯＳトランジスタのドライブ能力を、選択する回路に応じて変化させる事ができる。

実施の形態６．
この実施の形態でも、予備セルの他の一例を説明する。この実施の形態の予備セルは、その回路内に互いに並列接続された複数の同種の回路素子を備え、その予備状態では、その回路内の電路が途中箇所で分離されて動作不能にされ、その使用状態では、前記複数の同種の回路素子のうちの所定の回路素子が選択的に機能する様に、その回路内の当該分離箇所が接続されて動作可能にされる。

以下、上記の予備セルとして、複数の同種の回路素子が、ドレイン同士・ソース同士・ゲート同士が相互接続された複数のＭＯＳトランジスタである場合について説明する。ここでは、説明便宜上、実施の形態６で使用した図１１〜図１４を用いて説明する。

この実施の形態の予備セル（未接続予備セル）Ｃ５は、図１１および図１２の様に、電源配線ＶＤＤと、グランド配線ＶＳＳと、ＰＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１２，Ｔ１３と、ＮＭＯＳトランジスタＴ１４，Ｔ１５，Ｔ１６，Ｔ１７と、第１の接続配線９０と、第２の接続配線９１とを備えている。詳細な説明は、実施の形態６と同じなので省略する。

即ちこの予備セルＣ５は、標準セルＣ１００（図１８，図２）において、ＰＭＯＳトランジスタＴ１を、ドレイン同士・ソース同士・ゲート同士が相互接続された複数のＰＭＯＳトランジスタＴ１０〜Ｔ１３に置換し、ＮＭＯＳトランジスタＴ２を、ドレイン同士・ソース同士・ゲート同士が相互接続された複数のＰＭＯＳトランジスタＴ１４〜Ｔ１７に置換したものである。

そしてこの予備セルＣ５は、その予備状態では、その回路内の電路が途中箇所ｋ１０４〜ｋ１２３で分離されて動作不能にされ、その使用状態では、複数のＰＭＯＳトランジスタＴ１０〜Ｔ１３のうちの所定のものが選択的に機能すると共に複数のＮＭＯＳトランジスタＴ１４〜Ｔ１７のうちの所定のものが選択的に機能する様に、その回路内の当該分離箇所が接続されて、動作可能にされる。

例えば、予備セルＣ５を第１の動作速度（通常の動作速度）で且つドライブ能力が通常の２倍のインバータ回路として動作させる場合には、図１３の様に、複数のＰＭＯＳトランジスタＴ１０〜Ｔ１３のうちのＰＭＯＳトランジスタＴ１０，Ｔ１１が選択的に機能すると共に複数のＮＭＯＳトランジスタＴ１４〜Ｔ１７のうちのＮＭＯＳトランジスタＴ１４，Ｔ１５が選択的に機能する様に、その回路内の当該分離箇所ｋ１０４〜ｋ１０６，ｋ１１０〜ｋ１１３，ｋ１１８〜ｋ１２０を接続し、他の当該分離箇所は、接続しない様にする。

また例えば、予備セルＣ５を第２の動作速度（通常よりも遅い動作速度）で且つドライブ能力が通常の２倍のインバータ回路として動作させる場合には、図１４の様に、複数のＰＭＯＳトランジスタＴ１０〜Ｔ１３のうちのＰＭＯＳトランジスタＴ１２，Ｔ１３が選択的に機能すると共に複数のＮＭＯＳトランジスタＴ１４〜Ｔ１７のうちのＮＭＯＳトランジスタＴ１６，Ｔ１７が選択的に機能する様に、その回路内の当該分離箇所ｋ１０７〜ｋ１０９，ｋ１１４〜ｋ１１７，ｋ１２１〜ｋ１２３を接続する。

以上に説明した半導体装置の設計方法によれば、実施の形態５と同様の効果を得るほかに、予備セルＣ５は、その回路内に互いに並列接続された複数の同種の回路素子（例えばＰＭＯＳトランジスタＴ１０〜Ｔ１３、ＮＭＯＳトランジスタＴ１４〜Ｔ１７）を備え、その予備状態では、その回路内の電路が途中箇所ｋ１０４〜ｋ１２３で分離されて動作不能にされ、その使用状態では、前記複数の同種の回路素子のうちの所定の回路素子が選択的に機能する様にその回路内の当該分離箇所が接続されて、動作可能にされるので、予備セルＣ５の特性を、選択する回路素子に応じて変化させる事ができる。

また前記複数の同種の回路素子は、ドレイン同士・ソース同士・ゲート同士が相互接続された複数のＭＯＳトランジスタであるので、予備セルＣ５の特性としてＭＯＳトランジスタのドライブ能力や動作速度を、選択する回路素子に応じて変化させる事ができる。

また予備セルＣ５は、例えば、第１の閾値を持つ第１０、第１１、第１４および第１５のＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５と、第２の閾値を持つ第１２、第１３、第１６および第１７のＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７と、電源配線ＶＤＤと、グランド配線ＶＳＳと、その一端部が入力配線である第１の接続配線９０と、その一端部が出力配線である第２の接続配線９１とを有し、第１０〜第１３のＭＯＳトランジスタＴ１０〜Ｔ１３のソースＳおよびウェルｎｗが電源配線ＶＤＤに接続され、第１４〜第１７のＭＯＳトランジスタＴ１４〜Ｔ１７のソースＳおよびウェルｐｗがグランド配線ＶＳＳに接続され、第１０〜第１７のＭＯＳトランジスタＴ１０〜Ｔ１７のゲートＧが第１の接続配線９０に接続され、第１０および第１１のＭＯＳトランジスタＴ１０，Ｔ１１のドレインＤが互いに一体形成されて第２の接続配線９１に接続され、第１２および第１３のＭＯＳトランジスタＴ１２，Ｔ１３のドレインＤが互いに一体形成されて第２の接続配線９１に接続され、第１４および第１５のＭＯＳトランジスタＴ１４，Ｔ１５のドレインが互いに一体形成されて第２の接続配線９１に接続され、第１６および第１７のＭＯＳトランジスタＴ１６，Ｔ１７のドレインＤが互いに一体形成されて第２の接続配線９１に接続されるインバータ回路において、そのインバータ回路内の電路のうち、（ｉ）第１の閾値を持つ第１０、第１１、第１４および第１５のＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１４，Ｔ１５が機能しない様に電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線または前記出力配線に至る電路が途中箇所ｋ１０４〜ｋ１０６，ｋ１１０〜ｋ１１３，ｋ１１８〜ｋ１２０で分離されるか、または（ii）第２の閾値を持つ第１２、第１３、第１６および第１７のＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１６，Ｔ１７が機能しない様に電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線および前記出力配線に至る電路が途中箇所ｋ１０７〜ｋ１０９，ｋ１１４〜ｋ１１７，ｋ１２１〜ｋ１２３で分離されるか、または（iii）第１０〜第１７のＭＯＳトランジスタＴ１０〜Ｔ１７の全部が機能しない様に（即ち予備セルＣ５全体が機能しない様に）電源配線ＶＤＤ、グランド配線ＶＳＳ、前記入力配線または前記出力配線に至る電路が途中箇所ｋ１０４〜ｋ１１７で分離されたものであるので、インバータ回路の予備セルに対して、上記（iii）の場合は、使用されずに半導体装置に残っても、その予備セル内の前記電路上でのリーク電流の発生を防止でき、また半導体内で使用される場合は、上記（ii）または（iii）に応じて、その予備セルの特性（ＭＯＳトランジスタの動作速度）を変化させる事ができる。

実施の形態７．
実施の形態５，６の予備セルＣ４，Ｃ５では、コンタクトを省略することで各部を分離したが、そうする代わりに、実施の形態４の様に配線（メタル配線）を断線することで各部を分離しても構わない。この場合は、使用時に、その断線箇所を接続すればよい（または予め作成した接続済予備セルと置換すればよい）。この様にしても、実施の形態５，６と同様の効果を得る。

実施の形態８．
この実施の形態に係る半導体装置の設計方法は、実施の形態１〜７の予備セルＣ１〜Ｃ５を自動配置配線ツール上で使用する場合の半導体装置の設計方法である。

参考として、まずこの種の従来の（即ち標準セルとそれに対応する予備セルとが同一の場合の）半導体装置の設計方法を説明する。この種の従来の半導体装置の設計方法では、レイアウト上に配置された各標準セルは、セル名が付されてそのセル名で識別されている。そしてそれら各標準セルのうち、“予備セルである”というプロパティ情報が付された標準セルは、予備セルとして扱われ、その様なプロパティ情報が付されていない標準セルは、実際に使用される標準セルとして扱われる。即ち、それら各標準セルが予備セルであるか実際に使用される標準セルであるかの区別は、その標準セルに“予備セルである”というプロパティ情報が付されているか否かで行われる。

そしてレイアウト上に構成された論理回路を変更する場合は、図１５に基づき、以下の手順で行われる。

まずステップＴ１で、設計者により、変更前の論理回路に対応するネットリスト（セル名で識別された各標準セル間の接続関係が規定されたもの）に対し、新たに必要な標準セル（セル名「Ｂ」）が追加されると共に各標準セル間（例えば既存の標準セルと追加された標準セルとの間）の接続関係が修正されて、変更後の論理回路に対応するネットリストが作成される。

次にステップＴ２で、設計者により、上記の変更後の論理回路に対応するネットリストが自動配置配線ツールに入力される。尚、自動配置配線ツールには、変更前の論理回路の構成されたレイアウトが予め入力されている。このレイアウト上には、上記の追加された標準セル（セル名「Ｂ」）に対する予備セル（セル名「Ｂ」）が予め１つ以上配置されている。

次にステップＴ３で、自動配置配線ツールにより、変更前の論理回路の構成されたレイアウト上に予め配置されている、上記の追加された標準セル（セル名「Ｂ」）に対する予備セル（即ち、その追加された標準セルと同じセル名「Ｂ」が付された予備セル）のうち、上記の追加された標準セル（セル名「Ｂ」）として最適なもの（例えば配線が最短になるもの）が選択される。

次にステップＴ４で、自動配置配線ツールにより、その選択された予備セル（セル名「Ｂ」）から“予備セルである”というプロパティ情報が外される。これにより、その選択された予備セル（セル名「Ｂ」）は、以後、レイアウト上でセル名「Ｂ」の標準セルとして扱われる。

次にステップＴ５で、自動配置配線ツールにより、ステップＴ４で上記の選択された予備セル（セル名「Ｂ」）が標準セル（セル名「Ｂ」）として扱われる様になったレイアウトに対し、各標準セルおよび各予備セルの配置はそのままで、各標準セル間の配線だけが、ステップＴ２で入力されたネットリストに従って変更されることで、変更後の論理回路の構成されたレイアウトが作成される。尚、ネットリスト中の各標準セルとレイアウト上の各標準セルとの同定は、各標準セルに付されたセル名に基づいて行われている。

次にこの実施の形態に係る半導体装置の設計方法を説明する。この実施の形態に係る半導体装置の設計方法では、ライブラリとして標準セルの他に、それに対する予備セル（未接続予備セル）および接続済予備セルが準備されている。それら標準セル、予備セルおよび接続済予備セルは、一般に同一ではないので、それぞれ異なるセル名が付されている。例えば標準セル（セル名「Ｂ」）に対する予備セルのセル名は「Ｂ２」と付され、その接続済予備セルのセル名は「Ｂ３」と付されている。

まずステップＳ１で、設計者により、変更前の論理回路に対応するネットリスト（セル名で識別された各標準セル間の接続関係が規定されたもの）に対し、新たに必要な標準セル（セル名「Ｂ」）が追加されると共に各標準セル間（例えば既存の標準セルと追加された標準セルとの間）の接続関係が修正されて、変更後の論理回路に対応するネットリストが作成される。

次にステップＳ２で、設計者により、上記の変更後の論理回路に対応するネットリストが自動配置配線ツールに入力される。尚、自動配置配線ツールには、変更前の論理回路の構成されたレイアウトが予め入力されている。このレイアウト上には、上記の追加された標準セル（セル名「Ｂ」）に対する予備セル（セル名「Ｂ２」）が予め１つ以上配置されている。

次にステップＳ３で、自動配置配線ツールにより、変更前の論理回路の構成されたレイアウト上に予め配置されている、上記の追加された標準セル（セル名「Ｂ」）に対する予備セル（即ちセル名「Ｂ２」が付された予備セル）のうち、上記の追加された標準セル（セル名「Ｂ」）として最適なもの（例えば配線が最短になるもの）が選択される。

次にステップＳ４で、自動配置配線ツールにより、その選択された予備セル（セル名「Ｂ２」）に対応する接続済予備セル（セル名「Ｂ３」）がライブラリ中から取得され、レイアウト上のその選択された予備セル（セル名「Ｂ２」）がそのライブラリから取得された接続済予備セル（セル名「Ｂ３」）に置換される（これにより予備セルの分離箇所が接続されたことになる）。これにより、その置換さえた接続済予備セル（セル名「Ｂ３」）は、以後、レイアウト上でセル名「Ｂ３」の標準セルとして扱われる。

次にステップＳ５で、自動配置配線ツールにより、ステップＳ４で、選択された予備セル（セル名「Ｂ２」）が接続済予備セル（セル名「Ｂ３」）に置換されたレイアウトに対し、各標準セル、各予備セルおよび接続済予備セルの配置はそのままで、各標準セルおよび接続済予備セル間の配線が、ステップＳ２で入力されたネットリストに従って変更されることで、変更後の論理回路の構成されたレイアウトが作成される。尚、ネットリスト中の各標準セルとレイアウト上の各標準セルとの同定は、各標準セルに付されたセル名に基づいて行われている。

以上に説明した半導体装置の設計方法によれば、ライブラリ内に、標準セルとそれに対する予備セルとその予備セルに対応する接続済予備セルとが準備され、自動配置配線ツールにより、レイアウト上に予め配置された１個以上の予備セルのうちの一の予備セルが、ネットリストに追加された標準セルに対応するものとして選択されると、その選択された予備セルがライブラリに準備されたその予備セルに対応する接続済予備セルに置換されるので、従来の様に標準セルと予備セルとが同一でなくても、従来の自動配置配線ツールを用いて自動配置配線を行う事ができる。

本発明は、半導体装置（ＬＳＩ）の論理回路の論理変更時に使用する半導体装置の設計方法およびその設計方法で製造される半導体装置に適用可能である。

実施の形態１に係る半導体装置の設計方法で使用される、インバータ回路の標準セルに対する予備セル（未接続予備セル）のレイアウトの一例図である。図１の等価回路図および分離箇所を示した図である。図１の予備セルの分離箇所を接続した状態を示した図である。実施の形態２に係る半導体装置の設計方法で使用される、インバータ回路の標準セルに対する予備セル（未接続予備セル）のレイアウトの一例図である。図４の予備セルの等価回路図および分離箇所を示した図である。図４の予備セルの分離箇所を接続した状態を示した図である。ＡＮＤ回路の標準セルの一例図である。実施の形態３に係る半導体装置の設計方法で使用される、ＡＮＤ回路の標準セルに対する予備セル（未接続予備セル）のレイアウトの一例図である。図８の予備セルの分離箇所を接続した状態を示した図である。図８の予備セルの等価回路図および分離箇所を示した図である。実施の形態５，６に係る半導体装置の設計方法で使用される予備セル（未接続予備セル）のレイアウトの一例図である。図１１の予備セルの等価回路図および分離箇所を示した図である。図１１の予備セル内の一方の回路３００ａの分離箇所を接続した状態を示した図である。図１１の予備セル内の他方の回路３００ｂの分離箇所を接続した状態を示した図である。実施の形態９に係る半導体装置の設計方法のフローチャートおよび従来の半導体装置の設計方法のフローチャートである。実施の形態１〜３の変形例（配線の断線で分離を行う例）を説明する図である。ＭＯＳトランジスタのリーク電流を説明する図である。インバータ回路の標準セルの一例図である。

符号の説明

Ｃ１〜Ｃ５予備セル、ＶＤＤ電源配線、ＶＳＳグランド配線、ｋ７，ｋ８，ｋ１３，ｋ１４分離箇所、７，８，１３，１４コンタクト、１５入力配線、１６出力配線、Ｔ１〜Ｔ１７ＭＯＳトランジスタ、Ｓソース、Ｇゲート、Ｄドレイン、ｐｗｐ−ウェル、ｎｗｎ−ウェル、ｐｒｐ−領域、ｐｎｎ−領域。

Claims

セルベース設計手法において、標準セルにより論理回路の構成されたレイアウト上に予備セルを予め配置しておき、その予備セルを使用して前記論理回路を論理変更する半導体装置の設計方法であって、
前記予備セルは、外部電圧を入出力する配線と、その配線に接続された回路とを備え、その予備状態では、前記回路内の電路のうちの前記配線に至る電路が途中箇所で分離されており、その使用時に、その分離箇所が接続されて使用されることを特徴とする半導体装置の設計方法。
インバータ回路の予備セルを含む半導体装置であって、
前記予備セルは、
第１および第２のＭＯＳトランジスタと、電源配線と、グランド配線と、入力配線と、出力配線とを有し、前記第１および前記第２のＭＯＳトランジスタのゲートが互いに一体形成されて前記入力配線に接続され、前記第１および前記第２のＭＯＳトランジスタのドレインが前記出力配線に接続され、前記第１のＭＯＳトランジスタのソースおよびウェルが前記電源配線に接続され、前記第２のＭＯＳトランジスタのソースおよびウェルが前記グランド配線に接続されるインバータ回路において、
前記インバータ回路内の電路のうちの前記電源配線、前記グランド配線、前記入力配線または前記出力配線に至る電路が途中箇所で分離されたものであることを特徴とする半導体装置。
前記第１および前記第２のＭＯＳトランジスタのうちの少なくとも一方は、前記予備セル内のそのウェルがそのウェルの導電型と異なる導電型の領域により囲繞されており、そのソースおよびそのウェルがそれらに接続された当該配線と分離されていることを特徴とする請求項２に記載の半導体装置。
前記入力配線および前記出力配線は共に、外部から分離されていることを特徴とする請求項２に記載の半導体装置。
インバータ回路の予備セルを含む半導体装置であって、
前記予備セルは、
第１および第２のＭＯＳトランジスタと、電源配線と、グランド配線と、入力配線と、出力配線とを有し、前記第１および前記第２のＭＯＳトランジスタのゲートが前記入力配線に接続され、前記第１および前記第２のＭＯＳトランジスタのドレインが前記出力配線に接続され、前記第１のＭＯＳトランジスタのソースおよびウェルが前記電源配線に接続され、前記第２のＭＯＳトランジスタのソースおよびウェルが前記グランド配線に接続されるインバータ回路において、
前記インバータ回路内の電路のうちの前記電源配線、前記グランド配線、前記入力配線または前記出力配線に至る電路が途中箇所で分離されたものであることを特徴とする半導体装置。
前記第１および前記第２のＭＯＳトランジスタのうちの少なくとも一方は、そのゲートが前記入力配線と分離され、そのドレインが前記出力配線と分離され、そのソースがそれに接続された当該配線と分離されていることを特徴とする請求項５に記載の半導体装置。
前記入力配線および前記出力配線は共に、外部から分離されることを特徴とする請求項５に記載の半導体装置。
前記入力配線は、第１および第２のＭＯＳトランジスタのゲートと分離され、
前記出力配線は、第１および第２のＭＯＳトランジスタのドレインと分離されていることを特徴とする請求項５に記載の半導体装置。
ＡＮＤ回路の予備セルを含む半導体装置であって、
前記予備セルは、
第３〜第８のＭＯＳトランジスタと、電源配線と、グランド配線と、第１および第２の入力配線と、接続配線と、出力配線とを有し、前記第３のＭＯＳトランジスタのソースおよびウェルが前記電源配線に接続され、前記第４および第７のＭＯＳトランジスタのソースが互いに一体形成されて前記電源配線に接続され、前記第４および第７のＭＯＳトランジスタのウェルが前記電源配線に接続され、前記第５および前記第８のＭＯＳトランジスタのソースおよびウェルが前記グランド配線に接続され、前記第３および前記第５のＭＯＳトランジスタのゲートが前記第１の入力配線に接続され、前記第４および前記第６のＭＯＳトランジスタのゲートが前記第２の入力配線に接続され、前記第７および前記第８のＭＯＳトランジスタのゲートが前記接続配線に接続され、前記第３および前記第４のＭＯＳトランジスタのドレインが互いに一体形成されて前記接続配線に接続され、前記第６のＭＯＳトランジスタのドレインが前記接続配線に接続され、前記第７および前記第８のＭＯＳトランジスタのドレインが前記出力配線に接続され、前記第５のＭＯＳトランジスタのドレインと前記第６のＭＯＳトランジスタのソースとが互いに一体形成されるＡＮＤ回路において、前記ＡＮＤ回路内の電路のうちの前記電源配線、前記グランド配線、前記第１の入力配線、前記第２の入力配線または前記出力配線に至る電路が途中箇所で分離されたものであることを特徴とする半導体装置。
前記第３，第４，第７および第８のＭＯＳトランジスタのうちの少なくとも１つは、そのゲートがそれに接続される当該配線と分離され、そのドレインがそれに接続された当該配線と分離され、そのソースがそれに接続された当該配線と分離されていることを特徴とする請求項９に記載の半導体装置。
前記第５のＭＯＳトランジスタは、そのゲートが前記第１の入力配線と分離され、そのソースが前記グランド配線と分離され、
前記第６のＭＯＳトランジスタは、そのゲートが前記第２の入力配線と分離され、そのドレインが前記接続配線と分離されていることを特徴とする請求項９に記載の半導体装置。
前記第１の入力配線は、前記第３および前記第５のＭＯＳトランジスタのゲートと分離され、
前記第２の入力配線は、前記第４および前記第６のＭＯＳトランジスタのゲートと分離され、
前記出力配線は、前記第７および前記第８のＭＯＳトランジスタのドレインと分離されていることを特徴とする請求項９に記載の半導体装置。
インバータ回路の予備セルを含む半導体装置であって、
前記予備セルは、第１の閾値を持つ第１０、第１１、第１４および第１５のＭＯＳトランジスタと、第２の閾値を持つ第１２、第１３、第１６および第１７のＭＯＳトランジスタと、電源配線と、グランド配線と、その一端部が入力配線である第１の接続配線と、その一端部が出力配線である第２の接続配線とを有し、前記第１０〜第１３のＭＯＳトランジスタのソースおよびウェルが前記電源配線に接続され、前記第１４〜第１７のＭＯＳトランジスタのソースおよびウェルが前記グランド配線に接続され、前記第１０〜第１７のＭＯＳトランジスタのゲートが前記第１の接続配線に接続され、前記第１０および第１１のＭＯＳトランジスタのドレインが互いに一体形成されて前記第２の接続配線に接続され、前記第１２および第１３のＭＯＳトランジスタのドレインが互いに一体形成されて前記第２の接続配線に接続され、前記第１４および第１５のＭＯＳトランジスタのドレインが互いに一体形成されて前記第２の接続配線に接続され、前記第１６および第１７のＭＯＳトランジスタのドレインが互いに一体形成されて前記第２の接続配線に接続されるインバータ回路において、前記インバータ回路内の電路のうち、前記第１の閾値を持つ第１０、第１１、第１４および第１５のＭＯＳトランジスタのみが機能しない様に前記電源配線、前記グランド配線、前記入力配線または前記出力配線に至る電路が途中箇所で分離されるか、または前記第２の閾値を持つ第１２、第１３、第１６および第１７のＭＯＳトランジスタのみが機能しない様に前記電源配線、前記グランド配線、前記入力配線および前記出力配線に至る電路が途中箇所で分離されるか、または前記第１０〜前記第１７のＭＯＳトランジスタの全部が機能しない様に前記電源配線、前記グランド配線、前記入力配線または前記出力配線に至る電路が途中箇所で分離されたものであることを特徴とする半導体装置。
前記第１０、第１１、第１４および第１５のＭＯＳトランジスタは、それらのゲートが前記第１の接続配線と分離され、それらのドレインが前記第２の接続配線と分離され、それらのソースがそれに接続される前記電源配線または前記グランド配線と分離されていることを特徴とする請求項１３に記載の半導体装置。
前記第１２、第１３、第１６および第１７のＭＯＳトランジスタは、それらのゲートが前記第１の接続配線と分離され、それらのドレインが前記第２の接続配線から分離され、それらのソースがそれに接続された前記電源配線または前記グランド配線から分離されていることを特徴とする請求項１３または１４に記載の半導体装置。