KR20160069149A - 래치 회로 및 이를 포함하는 래치 회로 어레이 - Google Patents

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Abstract

래치 회로는, 제1 내지 제4스토리지 노드; 제1 내지 제4트랜지스터 쌍 -상기 제1 내지 제4트랜지스터 쌍 각각은 상기 제1 내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 제1 내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결됨-; 리드와 라이트 동작시에 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 제K스토리지 노드(K는 1이상 4이하의 정수)를 전기적으로 연결하기 위한 제1연결부; 및 라이트 동작시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 스토리지 노드들 중 적어도 하나 이상의 노드를 전기적으로 연결하기 위한 하나 이상의 제2연결부를 포함할 수 있다.

Description

래치 회로 및 이를 포함하는 래치 회로 어레이 {LATCH CIRCUIT AND LATCH CIRCUIT ARRAY INCLUDING THE SAME}
본 특허문헌은 래치 회로 및 이를 포함하는 래치 회로 어레이에 관한 것이다.
데이터를 저장하는 래치 회로는 모든 종류의 반도체 장치에서 가장 많이 사용되는 회로들 중 하나이다. 반도체 장치의 집적도가 올라갈수록 래치 회로의 스토리지 노드의 캐패시턴스 값이 감소하고 이에 의해 래치 회로의 스토리지 노드의 데이터가 변경되는 소프트 에러가 증가하고 있다. 여기서 소프트 에러란 알파 입자(alpha particle)와 같은 우주선(cosmic ray)에 의해 래치 회로에 저장된 데이터가 변경되는 현상을 의미한다.
소프트 에러에 대한 강한 내성(immunity)을 가진 래치 회로들이 제안되었는데, 그 중 가장 대표적인 래치 회로는 논문 [Calin et al., "Upset Hardened Memory Design for Submicron CMOS Technology", IEEE Transactions on Nuclear Science, vol 43, No.6 DEC. 1996.]에 공개된 DICE (Dual Interlocked Storage Cell)라 불리는 래치 회로이다.
도 1은 상기 논문에 발표된 래치 회로의 구성도이다.
도 1을 참조하면, 래치 회로는 제1 내지 제4스토리지 노드들(SN1~SN4), 제1 내지 제4트랜지스터 쌍들(110, 120, 130, 140) 및 연결부(150)를 포함한다.
트랜지스터 쌍들(110-140) 각각은 스토리지 노드들(SN1~SN4) 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터(111-141)와 NMOS 트랜지스터(112-142)를 포함한다. 스토리지 노드들(SN1~SN4)은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결된다. 즉, 스토리지 노드(N2)는 전단의 트랜지스터 쌍(110)의 NMOS 트랜지스터(112)와 후단의 트랜지스터 쌍(130)의 PMOS 트랜지스터(131)에 연결된다.
연결부(150)는 4개의 NMOS 트랜지스터들(151-154)을 포함하는데, NMOS 트랜지스터들(151-154)은 선택 신호(SEL)의 활성화시에 턴온되어, 데이터 라인(D)과 스토리지 노드들(SN2, SN4)을 전기적으로 연결하고, 반전 데이터 라인(DB)과 스토리지 노드들(SN1, SN3)을 전기적으로 연결한다. 스토리지 노드들(SN2, SN4)과 스토리지 노드들(SN1, SN3)의 극성은 서로 반대이다.
도 1의 래치 회로는, 우주선(cosmic ray)에 의해 발생하는 소프트 에러(soft error)에 대한 매우 강한 내성을 가진다. 우주선에 의해 스토리지 노드들(SN1~SN4) 중 2개 이상의 노드의 데이터가 동시에 변경되지 않는 한 래치 회로에 저장된 데이터가 에러 없이 유지될 수 있다. 예를 들어, 스토리지 노드들(SN1, SN2, SN3, SN4)에 (H,L,H,L)의 데이터가 저장된 상태에서, 스토리지 노드(SN1)의 데이터가 우주선에 의해 H->L으로 변경된다고 하더라도, PMOS 트랜지스터(111)에 의해 제1스토리지 노드(SN1)의 데이터가 다시 L->H로 변경될 수 있다. 즉, 도 1의 래치 회로에서는 동시에 2개 이상의 스토리지 노드의 데이터가 우주선에 의해 변경되지 않는 한(이는 매우 발생될 확률이 적음) 소프트 에러가 발생하지 않는다.
연결부(150)에 의해 스토리지 노드들(SN1~SN4)과 데이터 라인들(D, DB)이 연결되는 경우에, 데이터 라인들(D, DB)로부터 스토리지 노드들(SN1~SN4)로 데이터가 전달되는 것이 래치 회로의 라이트 동작이고, 스토리지 노드들(SN1~SN4)로부터 데이터 라인들(D, DB)로 데이터가 전달되는 것이 래치 회로의 리드 동작이다. 즉, 데이터 라인(D, DB)의 구동력을 강하게 하는 경우에는 라이트 동작이 되는 것이고, 데이터 라인(D, DB)의 구동력을 약하게 하는 경우에는 리드 동작이 되는 것이다. 그런데, 리드 동작시에도 데이터 라인(D, DB)에 남아있던 전하(charge)에 의해 스토리지 노드들(SN1~SN4)에 저장된 데이터가 뒤집혀 래치 회로의 데이터가 유실되는 현상이 발생한다.
본 발명의 실시예들은 리드 동작시에 래치 회로의 데이터가 유실되지 않도록 하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 래치 회로는, 제1 내지 제4스토리지 노드; 제1 내지 제4트랜지스터 쌍 -상기 제1 내지 제4트랜지스터 쌍 각각은 상기 제1 내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 제1 내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결됨-; 리드와 라이트 동작시에 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 제K스토리지 노드(K는 1이상 4이하의 정수)를 전기적으로 연결하기 위한 제1연결부; 및 라이트 동작시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 스토리지 노드들 중 적어도 하나 이상의 노드를 전기적으로 연결하기 위한 하나 이상의 제2연결부를 포함할 수 있다.
상기 데이터 버스는, 제1데이터 라인; 및 상기 제1데이터 라인과 반대 위상의 데이터를 전송하기 위한 제2데이터 라인을 포함할 수 있다.
상기 제1연결부는 리드와 라이트 동작시에 상기 제1데이터 라인과 상기 제K스토리지 노드를 전기적으로 연결하고, 상기 제2연결부들은 라이트 동작시에 상기 제1데이터 라인과 상기 제1 내지 제4스토리지 노드들 중 상기 제K스토리지 노드를 제외한 3개의 스토리지 노드들 중 하나의 스토리지 노드를 연결하고, 상기 제2데이터 라인과 상기 제1 내지 제4스토리지 노드들 중 나머지 2개의 스토리지 노드들을 연결할 수 있다.
또한, 본 발명의 일실시예에 따른 래치 회로 어레이는, 데이터 버스; 라이트 동작시 제1 내지 제N리드/라이트 신호 중 선택된 신호와 제1 내지 제N라이트 신호 중 선택된 신호를 활성화하고, 리드 동작시 상기 제1 내지 제N리드/라이트 신호 중 선택된 신호를 활성화하는 제어 회로; 및 각각 제1 내지 제4스토리지 노드를 포함하고, 상기 제1 내지 제N리드/라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 자신의 4개의 스토리지 노드들 중 하나의 노드를 전기적으로 연결하고, 상기 제1 내지 제N라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 자신의 4개의 스토리지 노드들 중 나머지 3개의 노드들 중 하나 이상의 노드를 전기적으로 연결하는 제1 내지 제N래치 회로를 포함할 수 있다.
상기 제1 내지 제N래치 회로들 각각은, 상기 제1 내지 제4스토리지 노드들; 제1 내지 제4트랜지스터 쌍들 -상기 제1 내지 제4트랜지스터 쌍 각각은 상기 제1 내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 제1 내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결됨-; 상기 제1 내지 제N리드/라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 제K스토리지 노드를 전기적으로 연결하는 제1연결부; 및 상기 제1 내지 제N라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 스토리지 노드들 중 적어도 하나 이상의 노드를 전기적으로 연결하기 위한 하나 이상의 제2연결부를 포함할 수 있다.
본 발명의 실시예들에 다르면, 리드 동작시에 래치 회로의 데이터가 유실되는 현상을 방지할 수 있다.
도 1은 종래의 래치 회로의 구성도.
도 2는 본 발명의 일실시예에 따른 래치 회로(200)의 구성도.
도 3은 도 2의 래치 회로(200)의 라이트 동작의 타이밍도.
도 4는 도 2의 래치 회로(200)의 리드 동작의 타이밍도.
도 5는 본 발명의 일실시예에 따른 래치 회로 어레이의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 래치 회로(200)의 구성도이다.
도 2를 참조하면, 래치 회로(200)는, 제1 내지 제4스토리지 노드(SN1~SN4), 제1 내지 제4트랜지스터 쌍(210~240), 제1연결부(250) 및 제2연결부들(261~263)을 포함할 수 있다. 데이터 버스(DATA_T, DATA_B)는 래치 회로(200)에 라이트될 데이터와 래치 회로(200)로부터 리드된 데이터가 이동하는 버스(bus)로, 서로 반대의 위상을 가지는 제1데이터 라인(DATA_T)과 제2데이터 라인(DATA_B)을 포함할 수 있다.
제1 내지 제4트랜지스터 쌍들(210-240) 각각은 스토리지 노드들(SN1-SN4) 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터(211-241)와 NMOS 트랜지스터(221-242)를 포함할 수 있다. 스토리지 노드들(SN1-SN4)은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결될 수 있다. 예를 들어, 스토리지 노드(SN2)는 전단의 트랜지스터 쌍(210)의 NMOS 트랜지스터(212)의 게이트와 후단의 트랜지스터 쌍(230)의 PMOS 트랜지스터(231)의 게이트에 연결될 수 있다. 스토리지 노드(SN1)의 전단의 트랜지스터 쌍은 트랜지스터 쌍(240)일 수 있으며, 스토리지 노드(SN4)의 후단의 트랜지스터 쌍은 트랜지스터 쌍(210)일 수 있다.
제1연결부(250)는 래치 회로(200)의 리드 동작시와 라이트 동작시에 제2스토리지 노드(SN2)와 데이터 버스(DATA_T, DATA_B)를 전기적으로 연결할 수 있다. 리드 동작은 래치 회로(200)로부터 데이터 버스(DATA_T, DATA_B)로 데이터가 전달되는 동작을 의미하고, 라이트 동작은 데이터 버스로부터 래치 회로(200)로 데이터가 전달되는 동작을 의미할 수 있다. 도 2에서는 제1연결부(250)가 데이터 버스(DATA_T, DATA_B)의 제1데이터 라인(DATA_B)과 제2스토리지 노드(SN2)를 전기적으로 연결하는 것을 예시하였지만, 제1연결부(250)는 제1 내지 제4스토리지 노드(SN1~SN4) 중 어느 하나의 노드와 데이터 버스(DATA_T, DATA_B)의 제1데이터 라인(DATA_T)과 제2데이터 라인(DATA_B) 중 어느 하나의 라인을 연결할 수 있다. 제1연결부(250)는 NMOS 트랜지스터일 수 있다. 제1연결부(250)를 제어하는 리드/라이트 신호(SEL_RW)는 래치 회로(200)의 리드 동작시와 라이트 동작시에 활성화되는 신호일 수 있다.
제2연결부들(261~263)은 래치 회로(200)의 라이트 동작시에 제1, 제3 및 제4스토리지 노드(SN1, SN3, SN4)와 데이터 버스(DATA_T, DATA_B)를 전기적으로 연결할 수 있다. 제2연결부들(261~263)은 라이트 동작시에만 활성화되고 리드 동작시에는 활성화되지 않는다는 점에서 제1연결부(250)와 다르다. 도 2에서는 제2연결부(261~263)가 3개이고 제1, 제3 및 제4스토리지 노드(SN1, SN3, SN4)와 데이터 버스(DATA_T, DATA_B)를 전기적으로 연결하는 것을 예시하였지만, 제2연결부의 개수는 1개 이상일 수 있으며 제1연결부(250)에 대응하는 스토리지 노드(예, SN2)를 제외한 나머지 3개의 노드들(예, SN1, SN3, SN4) 중 1개 이상의 노드를 데이터 버스(DATA_T, DATA_B)와 연결할 수 있다. 제2연결부들(261~263) 각각은 NMOS 트랜지스터일 수 있다. 제2연결부들(261~263)을 제어하는 라이트 신호(SEL_W)는 래치 회로(200)의 라이트 동작시에 활성화되는 신호일 수 있다.
도 3은 도 2의 래치 회로(200)의 라이트 동작의 타이밍도이고, 도 4는 도 2의 래치 회로(200)의 리드 동작의 타이밍도이다.
도 3을 참조하면, 라이트 동작에 앞서 시점 '301'에 데이터 버스(DATA_T, DATA_B)에 래치 회로(200)로 라이트될 데이터가 실릴 수 있다. 라이트 동작시이므로 데이터 버스(DATA_T, DATA_B)는 비교적 강하게 구동될 수 있다. 여기서는 제1데이터 라인(DATA_T)이 '하이'로 구동되고 제2데이터 라인(DATA_B)이 '로우'로 구동되는 것을 예시했다.
라이트 동작이 시작되는 시점 '303'에 리드/라이트 신호(SEL_RW)와 라이트 신호(SEL_W)가 모두 활성화될 수 있다. 따라서, 제1연결부(250)와 제2연결부들(261~263)에 의해 데이터 버스(DATA_T, DATA_B)와 스토리지 노드들(SN1~SN4)이 전기적으로 연결되고, 데이터 버스(DATA_T, DATA_B)의 데이터가 스토리지 노드들(SN1~SN4)로 라이트될 수 있다. 도 3에서는 제2스토리지 노드(SN2)에 '로우'데이터가 저장되어 있다가 라이트 동작에 의해 '하이'데이터가 라이트되는 것을 도시했다.
도 4를 참조하면, 리드 동작에 앞서 제2스토리지 노드(SN2)에는 '하이'데이터가 저장되어 있을 수 있다. 그리고, 데이터 버스(DATA_T, DATA_B)의 제1데이터 라인(DATA_T)은 '로우' 레벨 제2데이터 라인(DATA_B)은 '하이'레벨로 프리차지되어 있을 수 있다. 리드 동작시이므로 데이터 버스(DATA_T, DATA_B)는 약하게 프리차지되어 있을 수 있다.
리드 동작이 시작되는 시점 '401'에 리드/라이트 신호(SEL_RW)가 활성화된다. 따라서, 제1연결부(250)에 의해 데이터 버스(DATA_T, DATA_B)의 제1데이터 라인(DATA_T)과 제2스토리지 노드(SN2)가 전기적으로 연결되고, 제2스토리지 노드(SN2)의 '하이' 데이터가 제1데이터 라인(DATA_T)으로 리드될 수 있다.
도 2의 래치 회로(200)는 4개의 스토리지 노드들(SN1~SN4) 중 동시에 2 이상의 스토리지 노드의 논리 레벨이 변경되지 않는 한 저장된 데이터가 변경되지 않는 특성을 갖는데, 리드 동작시에 스토리지 노드들(SN1~SN4) 중 단 하나의 스토리지 노드(SN2)만이 데이터 버스(DATA_T, DATA_B)의 제1데이터 라인(DATA_T)과 연결되므로 리드 동작시에 래치 회로(200)에 저장된 데이터가 유실되는 현상은 발생하지 않는다. 리드 동작시에 제1데이터 라인(DATA_T)에 남아있는 차지가 아무리 강하더라도 제2스토리지 노드(SN2)에 저장된 데이터의 논리 값은 PMOS 트랜지스터(221) 또는 NMOS 트랜지스터(222)에 의해 지속적으로 유지되므로, 결국 제2스토리지 노드(SN2)에 저장된 데이터가 제1데이터 라인(DATA_T)으로 전달될 수 있다.
도 5는 본 발명의 일실시예에 따른 래치 회로 어레이의 구성도이다. 도 5에서는 도 2의 래치 회로(200)가 다수개 구비되는 경우에 대해 알아보기로 한다.
도 5를 참조하면, 래치 회로 어레이는, 데이터 버스(DATA_T, DATA_B), 제어 회로(510) 및 제1 내지 제N래치 회로(200_1~200_N)를 포함할 수 있다.
제어 회로(510)는 래치 회로들(200_1~200_N)에 데이터를 라이트하고, 래치 회로들(200_1~200_N)에 저장된 데이터를 리드하는 회로일 수 있다. 제어 회로(510)는 제1 내지 제N리드/라이트 신호(SEL_RW<1>~SEL_RW<1>)와 제1 내지 제N라이트 신호(SEL_W<1>~SEL<N>)를 생성할 수 있다. 래치 회로들(200_1~200_N)은 데이터 버스(DATA_T, DATA_B)를 공유하므로, 라이트 동작과 리드 동작은 래치 회로들(200_1~200_N) 중 한번에 하나씩 수행될 수 있다.
제어 회로(510)는 라이트 동작시 래치 회로들(200_1~200_N) 중 라이트 동작을 수행할 래치 회로에 대응하는 리드/라이트 신호와 라이트 신호를 활성화하고, 데이터 버스에 라이트 데이터를 구동할 수 있다. 예를 들어, 제어 회로(510)는 제3래치 회로(200_3)의 라이트 동작시에 제3리드/라이트 신호(SEL_RW<3>)와 제3라이트 신호(SEL_W<3>)를 활성화하고, 제3래치 회로(200_3)로 라이트될 데이터를 데이터 버스(DATA_T, DATA_B)에 구동할 수 있다.
제어 회로(510)는 리드 동작시에 래치 회로들(200_1~200_N) 중 리드 동작을 수행할 래치 회로에 대응하는 리드/라이트 신호를 활성화하고, 데이터 버스(DATA_T, DATA_B)의 제1데이터 라인(DATA_T)의 논리 레벨을 이용해 리드 데이터를 수신할 수 있다. 예를 들어, 제어 회로(510)는 제2래치 회로(200_2)의 리드 동작시에 제2리드/라이트 신호(SEL_RW<2>)를 활성화한 후, 제1데이터 라인(DATA_T)의 논리 레벨을 이용해 제2래치 회로(200_2)에 저장된 데이터를 리드할 수 있다.
래치 회로들(200_1~200_N) 각각은 도 2의 래치 회로(200)와 동일하게 구성될 수 있다. 래치 회로들(200_1~200_N)은 데이터 버스(DATA_T, DATA_B)를 공유하지만, 리드/라이트 신호(SEL_RW<1>~SEL_RW<N>)와 라이트 신호(SEL_W<1>~SEL_W<N>)는 래치 회로들(200_1~200_N)마다 별도로 배정될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 래치 회로 SN1~SN4: 스토리지 노드들
210~240: 트랜지스터 쌍들 250: 제1연결부
261~263: 제2연결부들

Claims (9)

  1. 제1 내지 제4스토리지 노드;
    제1 내지 제4트랜지스터 쌍 -상기 제1 내지 제4트랜지스터 쌍 각각은 상기 제1 내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 제1 내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결됨-;
    리드와 라이트 동작시에 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 제K스토리지 노드(K는 1이상 4이하의 정수)를 전기적으로 연결하기 위한 제1연결부; 및
    라이트 동작시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 스토리지 노드들 중 적어도 하나 이상의 노드를 전기적으로 연결하기 위한 하나 이상의 제2연결부
    를 포함하는 래치 회로.
  2. 제 1항에 있어서,
    상기 데이터 버스는
    제1데이터 라인; 및
    상기 제1데이터 라인과 반대 위상의 데이터를 전송하기 위한 제2데이터 라인을 포함하는
    래치 회로.
  3. 제 2항에 있어서,
    상기 제1연결부는 리드와 라이트 동작시에 상기 제1데이터 라인과 상기 제K스토리지 노드를 전기적으로 연결하고,
    상기 제2연결부들은 라이트 동작시에 상기 제1데이터 라인과 상기 제1 내지 제4스토리지 노드들 중 상기 제K스토리지 노드를 제외한 3개의 스토리지 노드들 중 하나의 스토리지 노드를 연결하고, 상기 제2데이터 라인과 상기 제1 내지 제4스토리지 노드들 중 나머지 2개의 스토리지 노드들을 연결하는
    래치 회로.
  4. 제 1항에 있어서,
    상기 제1연결부 및 상기 하나 이상의 제2연결부들 각각은
    NMOS 트랜지스터를 포함하는
    래치 회로.
  5. 데이터 버스;
    라이트 동작시 제1 내지 제N리드/라이트 신호 중 선택된 신호와 제1 내지 제N라이트 신호 중 선택된 신호를 활성화하고, 리드 동작시 상기 제1 내지 제N리드/라이트 신호 중 선택된 신호를 활성화하는 제어 회로; 및
    각각 제1 내지 제4스토리지 노드를 포함하고, 상기 제1 내지 제N리드/라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 자신의 4개의 스토리지 노드들 중 하나의 노드를 전기적으로 연결하고, 상기 제1 내지 제N라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 자신의 4개의 스토리지 노드들 중 나머지 3개의 노드들 중 하나 이상의 노드를 전기적으로 연결하는 제1 내지 제N래치 회로
    를 포함하는 래치 회로 어레이.
  6. 제 5항에 있어서,
    상기 제1 내지 제N래치 회로들 각각은
    상기 제1 내지 제4스토리지 노드들;
    제1 내지 제4트랜지스터 쌍들 -상기 제1 내지 제4트랜지스터 쌍 각각은 상기 제1 내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 제1 내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결됨-;
    상기 제1 내지 제N리드/라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 제K스토리지 노드를 전기적으로 연결하는 제1연결부; 및
    상기 제1 내지 제N라이트 신호 중 자신에 대응하는 신호의 활성화시에 상기 데이터 버스와 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 스토리지 노드들 중 적어도 하나 이상의 노드를 전기적으로 연결하기 위한 하나 이상의 제2연결부를 포함하는
    래치 회로 어레이.
  7. 제 6항에 있어서,
    상기 데이터 버스는
    제1데이터 라인; 및
    상기 제1데이터 라인과 반대 위상의 데이터를 전송하기 위한 제2데이터 라인을 포함하는
    래치 회로 어레이.
  8. 제 7항에 있어서,
    상기 제1연결부는 상기 제1 내지 제N리드/라이트 신호 중 자신에 대응하는 리드/라이트 신호의 활성화시에 제1데이터 라인과 상기 제K스토리지 노드를 전기적으로 연결하고,
    상기 제2연결부들은 상기 제1 내지 제N라이트 신호 중 자신에 대응하는 라이트 신호의 활성화시에 상기 제1데이터 라인과 상기 제1 내지 제4스토리지 노드 중 상기 제K스토리지 노드를 제외한 3개의 스토리지 노드들 중 하나의 스토리지 노드를 전기적으로 연결하고, 상기 제2데이터 라인과 상기 제1 내지 제4스토리지 노드 중 나머지 2개의 스토리지 노드들을 연결하는
    래치 회로 어레이.
  9. 제 6항에 있어서,
    상기 제1연결부 및 상기 하나 이상의 제2연결부들 각각은
    NMOS 트랜지스터를 포함하는
    래치 회로 어레이.
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