CN105679353A - 锁存电路及包括其的锁存电路阵列 - Google Patents

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Abstract

一种锁存电路可以包括：第一储存节点到第四储存节点；第一晶体管对到第四晶体管对，每个晶体管对包括通过第一储存节点到第四储存节点中的对应的一个串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与第一储存节点到第四储存节点中的第K储存节点相连接，其中，K是1以上且4以下的整数；以及第二连接单元，其适用于当执行写入操作时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个相连接。

Description

锁存电路及包括其的锁存电路阵列
相关申请的交叉引用
本申请要求于2014年12月8日提交的申请号为10-2014-0174711的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种锁存电路及包括其的锁存电路阵列。
背景技术
用于储存数据的锁存电路是半导体器件中最广泛使用的电路之一。随着半导体器件的集成度增加，锁存电路的储存节点处的电容降低。因此，当储存在锁存电路的储存节点中的数据意外地改变时，存在更多的软错误。软错误是储存在锁存电路中的数据由于宇宙射线(诸如阿尔法粒子)而改变的现象。
已经提出了抵抗软错误的锁存电路。最能代表这个的锁存电路是称作双互锁储存单元(DICE)的锁存电路，其公布于(Calinetal.,"UpsetHardenedMemoryDesignforSubmicronCMOSTechnology",IEEETransactionsonNuclearScience,Vol.43,No.6DEC.1996)。
图1图示了在该文章中公布的锁存电路的配置。
参见图1，锁存电路包括第一储存节点SN1到第四储存节点SN4、第一晶体管对到第四晶体管对110、120、130和140以及连接单元150。
第一晶体管对110到第四晶体管对140包括通过相应的储存节点SN1到SN4而串联连接的相应的PMOS晶体管111到141以及NMOS晶体管112到142。储存节点SN1到储存节点SN4中的每个连接到前一级(previousstage)中的晶体管对的NMOS晶体管的栅极以及后一级(nextstage)中的晶体管对的PMOS晶体管的栅极。例如，储存节点SN2连接到前一级中的第一晶体管对110的NMOS晶体管112的栅极以及后一级中的第三晶体管对130的PMOS晶体管131的栅极。
连接单元150包括四个NMOS晶体管151到154。NMOS晶体管151到154在选择信号SEL被激活时导通，从而将数据线D与储存节点SN2和SN4电连接，以及将反向数据线DB与储存节点SN1和SN3电连接。储存节点SN2和SN4与储存节点SN1和SN3具有相反的极性。
图1中的锁存电路对由于宇宙射线而产生的软错误具有很强的抗干扰性。除非储存在储存节点SN1到SN4的两个或更多个中的数据由于宇宙射线而改变，否则储存在锁存电路中的数据可以无错误地保持完好。例如，当逻辑电平“H”、“L”、“H”和“L”的数据已经储存在相应的储存节点SN1、SN2、SN3和SN4中时，虽然储存在储存节点SN1中的数据由于宇宙射线而从逻辑高电平“H”改变到逻辑低电平“L”，但是储存在储存节点SN1中的数据可以由于PMOS晶体管111而再次从逻辑低电平“L”改变到逻辑高电平“H”。即，在图1的锁存电路中，由于储存在两个或更多个储存节点中的数据改变的可能性非常低，因此除非储存在两个或更多个储存节点中的数据由于宇宙射线而改变，否则不产生软错误。
当连接单元150将储存节点SN1到SN4与数据线D和DB连接时，锁存电路在写入操作期间将数据从数据线D和DB传输到储存节点SN1到SN4，以及在读取操作期间将数据从储存节点SN1到SN4传输至数据线D和DB。即，当数据线D和DB具有强的驱动力时，在锁存电路上执行写入操作。当数据线D和DB具有弱的驱动力时，在锁存电路上执行读取操作。然而，即使在读取操作中，储存在锁存电路中的数据也可能丢失，因为储存在储存节点SN1到SN4中的数据由于数据线D和DB中剩余的电荷而被反相。
发明内容
各种实施例针对能够在执行读取操作时防止储存的数据丢失的锁存电路及包括其的锁存电路阵列。
在一个实施例中，锁存电路可以包括：第一储存节点到第四储存节点；第一晶体管对到第四晶体管对，每个晶体管对适用于包括通过第一储存节点到第四储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与第一储存节点到第四储存节点中的第K储存节点电连接，其中，K是1以上且4以下的整数；以及一个或更多个第二连接单元，其适用于当执行写入操作时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个电连接。
数据总线可以包括：第一数据线和第二数据线，其适用于传送具有与第一数据线的相位相反的相位的数据。
当执行读取操作和写入操作时，第一连接单元可以将第一数据线与第K储存节点电连接。当执行写入操作时，第二连接单元可以将第一数据线与第一储存节点到第四储存节点中除了第K储存节点之外的一个连接以及将第二数据线与第一储存节点到第四储存节点中的剩余的两个储存节点连接。
在一个实施例中，锁存电路阵列可以包括：数据总线；控制电路，其适用于当执行写入操作时激活第一读取/写入信号到第N读取/写入信号中的一个以及第一写入信号到第N写入信号中的一个，以及当执行读取操作时激活第一读取/写入信号到第N读取/写入信号中的一个；以及第一锁存电路到第N锁存电路，每个锁存电路适用于包括第一储存节点到第四储存节点，接收第一写入信号到第N写入信号中的对应的一个以及第一读取/写入信号到第N读取/写入信号中的对应的一个，当对应的读取/写入信号被激活时将数据总线与第一储存节点到第四储存节点中的一个电连接，以及当对应的写入信号被激活时将数据总线与第一储存节点到第四储存节点中除了已连接的储存节点之外的一个或更多个电连接。
第一锁存电路到第N锁存电路中的每个可以包括：第一储存节点到第四储存节点；第一晶体管对到第四晶体管对，每个晶体管对适用于包括通过第一储存节点到第四储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当对应的读取/写入信号被激活时将数据总线与第一储存节点到第四储存节点中的第K储存节点电连接，其中，K是1以上且4以下的整数；以及一个或更多个第二连接单元，其适用于当对应的写入信号被激活时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个电连接。
在一个实施例中，锁存电路可以包括：多个储存节点；多个晶体管对，每个晶体管对包括通过所述多个储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，每个储存节点连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与储存节点中的一个电连接；以及多个第二连接单元，其适用于当执行写入操作时将数据总线与剩余的储存节点电连接。
附图说明
图1图示已知的锁存电路的配置。
图2图示根据本发明的一个实施例的锁存电路的配置。
图3是图示图2的锁存电路的写入操作的时序图。
图4是图示图2的锁存电路的读取操作的时序图。
图5图示根据本发明的一个实施例的锁存电路阵列的配置。
具体实施方式
下面将参照附图详细地描述各种实施例。然而，本发明可以以各种方式实施，并且不应被解释为局限于本文阐述的实施例。相反地，这些实施例被提供以使本公开彻底且完整，并这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记指代本发明的各种附图和实施例中的相同部分。
图2图示根据本发明的一个实施例的锁存电路200的配置。
参见图2，锁存电路200可以包括第一储存节点SN1到第四储存节点SN4、第一晶体管对210到第四晶体管对240、第一连接单元250以及第二连接单元261到263。数据总线DATA_T和DATA_B是在其上传输要写入锁存电路200中的数据以及要从锁存电路200读取的数据的总线，并且可以包括具有相反极性的第一数据线DATA_T和第二数据线DATA_B。
第一晶体管对210到第四晶体管对240可以包括通过相应的储存节点SN1到SN4而串联连接的相应的PMOS晶体管211到241以及相应的NMOS晶体管221到242。第一储存节点SN1到第四储存节点SN4中的每个可以连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极。例如，第二储存节点SN2可以连接到前一级中的第一晶体管对210的NMOS晶体管212的栅极以及后一级中的第三晶体管对230的PMOS晶体管231的栅极。放置在第一储存节点SN1的前一级中的晶体管对可以是第四晶体管对240，而放置在第四储存节点SN4的后一级中的晶体管对可以是第一晶体管对210。
当对锁存电路200执行读取操作和写入操作时，第一连接单元250可以将第二储存节点SN2与数据总线DATA_T和DATA_B中的一个电连接。读取操作可以是指用于将数据从锁存电路200传输到数据总线DATA_T和DATA_B的操作，而写入操作可以是指用于将数据从数据总线DATA_T和DATA_B传输到锁存电路200的操作。尽管图2已经图示第一连接单元250将第二储存节点SN2与数据总线DATA_T和DATA_B中的第一数据线DATA_T电连接，但第一连接单元250可以将第一储存节点SN1到第四储存节点SN4中的任意一个与数据总线DATA_T和DATA_B的第一数据线DATA_T和第二数据线DATA_B中的任意一个连接。第一连接单元250可以是NMOS晶体管。当对锁存电路200执行读取操作和写入操作时，控制第一连接单元250的读取/写入信号SEL_RW可以被激活。
当对锁存电路200执行写入操作时，第二连接单元261到263可以将第一储存节点SN1、第三储存节点SN3和第四储存节点SN4与数据总线DATA_T和DATA_B电连接。第二连接单元261到263与第一连接单元250的不同在于第二连接单元261到263仅在写入操作中被激活，而在读取操作中不被激活。图2已经图示第二连接单元261到263的数目为3，并且第一储存节点SN1、第三储存节点SN3和第四储存节点SN4与数据总线DATA_T和DATA_B电连接。在某些实施例中，第二连接单元的数目可以为1或更多，并且除了与第一连接单元250相对应的储存节点(例如，SN2)之外的剩余的三个节点(例如，SN1、SN3和SN4)中的一个或更多个可以连接到数据总线DATA_T和DATA_B。第二连接单元261到263中的每个可以是NMOS晶体管。当对锁存电路200执行写入操作时，控制第二连接单元261到263的写入信号SEL_W可以被激活。
图3是图示图2的锁存电路200的写入操作的时序图，而图4是图示图2的锁存电路200的读取操作的时序图。
参见图3，在写入操作之前，将要写入锁存电路200中的数据可以在时间点“301”处被加载到数据总线DATA_T和DATA_B上。在写入操作中，可以相对强地驱动数据总线DATA_T和DATA_B。在这种情况下，第一数据线DATA_T已经图示为被驱动到逻辑高电平，而第二数据线DATA_B已经图示为处于逻辑低电平。
在写入操作开始的时间点“303”处，可以激活读取/写入信号SEL_RW和写入信号SEL_W两者。相应地，数据总线DATA_T和DATA_B与第一储存节点SN1到第四储存节点SN4可以通过第一连接单元250以及第二连接单元261到263而电连接，并且数据总线DATA_T和DATA_B中的数据可以被写入第一储存节点SN1到SN4中。图3图示在写入操作期间，当在第二储存节点SN2中已经储存逻辑低电平的数据时，逻辑高电平的数据被写入到第二储存节点SN2。
参加图4，在读取操作之前，假定逻辑高电平的数据已经储存在第二储存节点SN2中。此外，数据总线DATA_T和DATA_B的第一数据线DATA_T可以已经被预充电到逻辑低电平，而第二数据线DATA_B可以已经被预充电到逻辑高电平。在读取操作中，数据总线DATA_T和DATA_B可以已经被弱预充电。
在读取操作开始的时间点“401”处，读取/写入信号SEL_RW被激活，从而第一连接单元250响应于读取/写入信号SEL_RW而激活。相应地，数据总线DATA_T和DATA_B的第一数据线DATA_T与第二储存节点SN2可以通过第一连接单元250而电连接，并且第二储存节点SN2的逻辑高电平的数据可以被读入第一数据线DATA_T。
在图2的锁存电路200中，除非储存在第一储存节点SN1到第四储存节点SN4的两个或更多个中的数据的逻辑电平同时改变，否则储存在锁存电路200中的数据不改变。当执行读取操作时储存在锁存电路200中的数据未丢失，因为在读取操作中仅第一储存节点SN1到第四储存节点SN4中的第二储存节点SN2连接到数据总线DATA_T和DATA_B的第一数据线DATA_T。当执行读取操作时，储存在第二储存节点SN2中数据的逻辑值通过PMOS晶体管221或NMOS晶体管222继续保持完好，而不管保持在第一数据线DATA_T中的电荷可以有多强。结果，储存在第二储存节点SN2中的数据可以被可靠地传输到第一数据线DATA_T。
图5图示根据本发明的一个实施例的锁存电路阵列的配置。参照图5描述在其中图2中的锁存电路200的数目被设定为N的例子。
参见图5，锁存电路阵列可以包括数据总线DATA_T和DATA_B、控制电路510以及第一锁存电路200_1到第N锁存电路200_N。
控制电路510可以将数据写入锁存电路200_1到200_N中以及读取储存在锁存电路200_1到200_N中的数据。控制电路510可以产生第一读取/写入信号SEL_RW<1>到第N读取/写入信号SEL_RW<N>以及第一写入信号SEL_W<1>到第N写入信号SEL_W<N>。由于锁存电路200_1到200_N共享数据总线DATA_T和DATA_B，因此可以一次一个地对锁存电路200_1到200_N执行写入操作和读取操作。
当执行写入操作时，控制电路510可以激活与锁存电路(其属于锁存电路200_1到200_N并且对其要执行写入操作)相对应的读取/写入信号和写入信号，并且可以将写入数据驱动到数据总线DATA_T和DATA_B。例如，当对第三锁存电路200_3执行写入操作时，控制电路510可以激活第三读取/写入信号SEL_RW<3>和第三写入信号SEL_W<3>并且将要写入第三锁存电路200_3中的数据驱动到数据总线DATA_T和DATA_B。
当执行读取操作时，控制电路510可以激活与锁存电路(其属于锁存电路200_1到200_N并且对其要执行读取操作)相对应的读取/写入信号，并且可以基于数据总线DATA_T和DATA_B的第一数据线DATA_T的逻辑电平而接收读取数据。例如，当对第二锁存电路200_2执行读取操作时，控制电路510可以激活第二读取/写入信号SEL_RW<2>并基于第一数据线DATA_T的逻辑电平而读取储存在第二锁存电路200_2中的数据。
锁存电路200_1到200_N可以具有与图2的锁存电路200相同的配置。锁存电路200_1到200_N共享数据总线DATA_T和DATA_B，但可以将读取/写入信号SEL_RW<1>到SEL_RW<N>以及写入信号SEL_W<1>到SEL_W<N>分别分配给锁存电路200_1到200_N。
根据本发明的实施例，能够防止当执行读取操作时储存在锁存电路中的数据丢失的现象。
尽管已经出于说明性的目的而描述了各种实施例，但对于本领域技术人员明显的是，在不脱离由所附权利要求书所限定的本发明的精神和范围的情况下可以作出各种改变和修改。

Claims (10)

1.一种锁存电路，包括：
第一储存节点到第四储存节点；
第一晶体管对到第四晶体管对，每个晶体管对包括通过第一储存节点到第四储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；
第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与第一储存节点到第四储存节点中的第K储存节点电连接，其中，K是1以上且4以下的整数；以及
一个或更多个第二连接单元，其适用于当执行写入操作时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个电连接。
2.根据权利要求1所述的锁存电路，其中，数据总线包括：
第一数据线；以及
第二数据线，其适用于传送具有与第一数据线的相位相反的相位的数据。
3.根据权利要求2所述的锁存电路，其中：
当执行读取操作和写入操作时，第一连接单元将第一数据线与第K储存节点电连接，以及
当执行写入操作时，第二连接单元将第一数据线与第一储存节点到第四储存节点中除了第K储存节点之外的一个连接以及将第二数据线与第一储存节点到第四储存节点中的剩余的两个储存节点连接。
4.根据权利要求1所述的锁存电路，其中，第一连接单元和所述一个或更多个第二连接单元中的每个包括NMOS晶体管。
5.一种锁存电路阵列，包括：
数据总线；
控制电路，其适用于当执行写入操作时激活第一读取/写入信号到第N读取/写入信号中的一个以及第一写入信号到第N写入信号中的一个，以及当执行读取操作时激活第一读取/写入信号到第N读取/写入信号中的一个；以及
第一锁存电路到第N锁存电路，每个锁存电路包括第一储存节点到第四储存节点，并适用于接收第一写入信号到第N写入信号中的对应的一个以及第一读取/写入信号到第N读取/写入信号中的对应的一个，当对应的读取/写入信号被激活时将数据总线与第一储存节点到第四储存节点中的一个电连接，以及当对应的写入信号被激活时将数据总线与第一储存节点到第四储存节点中除了已连接的储存节点之外的一个或更多个电连接。
6.根据权利要求5所述的锁存电路阵列，其中，第一锁存电路到第N锁存电路中的每个包括：
第一储存节点到第四储存节点；
第一晶体管对到第四晶体管对，每个晶体管对包括通过第一储存节点到第四储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；
第一连接单元，其适用于当对应的读取/写入信号被激活时将数据总线与第一储存节点到第四储存节点中的第K储存节点电连接，其中，K是1以上且4以下的整数；以及
一个或更多个第二连接单元，其适用于当对应的写入信号被激活时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个电连接。
7.根据权利要求6所述的锁存电路阵列，其中，数据总线包括：
第一数据线；以及
第二数据线，其适用于传送具有与第一数据线的相位相反的相位的数据。
8.根据权利要求7所述的锁存电路阵列，其中：
当对应的读取/写入信号被激活时，第一连接单元将第一数据线与第K储存节点电连接；以及
当对应的写入信号被激活时，第二连接单元将第一数据线与第一储存节点到第四储存节点中除了第K储存节点之外的一个电连接以及将第二数据线与第一储存节点到第四储存节点中的剩余的两个储存节点电连接。
9.根据权利要求6所述的锁存电路阵列，其中，第一连接单元和所述一个或更多个第二连接单元中的每个包括NMOS晶体管。
10.一种锁存电路，包括：
多个储存节点；
多个晶体管对，每个晶体管对包括通过所述多个储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，每个储存节点连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；
第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与储存节点中的一个电连接；以及
多个第二连接单元，其适用于当执行写入操作时将数据总线与剩余的储存节点中的一个或更多个电连接。
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