CN114342259A - 半导体装置 - Google Patents

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CN114342259A CN202080062996.2A CN202080062996A CN114342259A CN 114342259 A CN114342259 A CN 114342259A CN 202080062996 A CN202080062996 A CN 202080062996A CN 114342259 A CN114342259 A CN 114342259A
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Abstract

半导体装置具备：第1锁存电路(L1)，由第1翻转电路(i1)、第2翻转电路(i2)、第3翻转电路(i3)及第4翻转电路(i4)构成；第一型阱区域(Wp1、Wp2)；以及第二型阱区域(Wn1)；在平面视图中，漏极(p1)与漏极(p4)的距离比漏极(p1)与漏极(p3)的距离小。

Description

半导体装置
技术领域
本发明涉及具备锁存电路及触发器电路的半导体装置。
背景技术
在半导体装置中，逻辑电路中的锁存电路(也称作触发器电路)的软错误(softerror)成为问题。软错误是指由于宇宙射线等粒子线向锁存电路碰撞从而噪声进入而使锁存器的状态翻转的暂时性错误。
作为软错误耐性高的电路，例如在专利文献1的图2所示的锁存电路中，由4个倒相器(inverter)电路构成，各倒相器电路的PMOS晶体管和NMOS晶体管的栅极被输入相同的数据但连接于不同的节点。即使可能成为软错误的噪声进入这4个节点中的某1个，也能够通过其他节点来恢复。但是，有如果4个节点中的具有相同数据的两个节点同时受到软错误的影响则锁存器的状态容易翻转的弱点。在专利文献1中，通过将PMOS晶体管和NMOS晶体管交替地配置以使噪声消除，从而克服了上述的弱点。
另一方面，触发器电路是对芯片面积带来较大影响的最重要的基本电路之一，所以被要求小面积化。因此，根据专利文献1的图12所示的配置，必须将配置PMOS晶体管的N阱和配置NMOS晶体管的P阱分别分离2个以上，配置效率劣化所以无法实现小面积化。
例如，在非专利文献1的图7所示的配置中，由于能够将全部的PMOS晶体管效率良好地配置在1个N阱内，所以适合于小面积化。
现有技术文献
专利文献
专利文献1：日本特许第5369771号公报
非专利文献
非专利文献1：“A Low－Power and Area－Efficient Radiation－HardRedundant Flip－Flop，DICE ACFF，in a 65nm Thin－BOX FD－SOI”，IEEE TRANSACTIONSON NUCLEAR SCIENCE，VOL.61，NO.4，AUGUST 2014
发明内容
发明要解决的课题
如果为了上述以往的锁存电路的PMOS晶体管的小面积化而配置到1个N阱内，则锁存电路内的4个节点中的具有相同数据的两个节点被配置得较近，所以容易同时受到噪声，有软错误耐性低的问题。
本发明提供具备软错误耐性高且以小面积构成的锁存电路的半导体装置。
用来解决课题的手段
本发明的一技术方案的半导体装置，具备：第1锁存电路，由第1至第4翻转电路构成；第1及第2第一型阱区域；以及第二型阱区域；上述第1至第4翻转电路分别具有：第一型MOS晶体管；第二型MOS晶体管；以及输出节点，与上述第一型MOS晶体管的漏极及上述第二型MOS晶体管的漏极连接；上述第1翻转电路的输出节点与上述第2翻转电路的第一型MOS晶体管的栅极及第4翻转电路的第二型MOS晶体管的栅极连接；上述第2翻转电路的输出节点与上述第3翻转电路的第一型MOS晶体管的栅极及上述第1翻转电路的第二型MOS晶体管的栅极连接；上述第3翻转电路的输出节点与上述第4翻转电路的第一型MOS晶体管的栅极及上述第2翻转电路的第二型MOS晶体管的栅极连接；上述第4翻转电路的输出节点与上述第1翻转电路的第一型MOS晶体管的栅极及上述第3翻转电路的第二型MOS晶体管的栅极连接；上述第1至第4翻转电路的第一型MOS晶体管的漏极分别配置在上述第二型阱区域中；上述第1及第2翻转电路的第二型MOS晶体管的漏极分别配置在上述第1第一型阱区域中；上述第3及第4翻转电路的第二型MOS晶体管的漏极分别配置在第2第一型阱区域中；上述第二型阱区域配置在上述第1第一型阱区域与上述第2第一型阱区域之间；在平面视图中，上述第1翻转电路的上述第一型MOS晶体管的漏极与上述第3翻转电路的上述第一型MOS晶体管的漏极的距离大于上述第1翻转电路的上述第一型MOS晶体管的漏极与上述第4翻转电路的上述第一型MOS晶体管的漏极的距离。
发明效果
根据本发明，能够以小面积构成软错误耐性高的半导体装置的锁存电路。
附图说明
图1是表示实施方式1的半导体装置的平面配置例的图。
图2是表示实施方式1的半导体装置的电路例的图。
图3是实施方式1的半导体装置的动作状态说明图。
图4是表示实施方式2的半导体装置的平面配置例的图。
图5是表示实施方式3的半导体装置的平面配置例的图。
图6是表示实施方式3的半导体装置的电路例的图。
图7是表示实施方式4的半导体装置的平面配置例的图。
图8A是表示实施方式4的半导体装置的电路例的图。
图8B是表示图8A的数据输入电路的电路例的图。
图8C是表示图8A的时钟输入电路的电路例的图。
图9是表示实施方式5的半导体装置的平面配置例的图。
图10是表示实施方式6的半导体装置的平面配置例的图。
图11是表示实施方式6的半导体装置的电路例的图。
图12是表示在实施方式1的半导体装置中形成的电路例的图。
图13是表示布线层内的布线布局的第1例的图。
图14是表示布线层内的布线布局的第2例的图。
图15是表示布线层内的布线布局的第3例的图。
图16是表示布线层内的布线布局的第4例的图。
图17是表示布线层内的布线布局的第5例的图。
图18是表示布线层内的布线布局的第6例的图。
图19是表示布线层内的布线布局的第7例的图。
图20是表示布线层内的布线布局的第8例的图。
图21是表示布线层间的布线布局的第1例的图。
图22A是表示布线层间的布线布局的第2例的图。
图22B是表示布线层间的布线布局的第2例的变形例的图。
图23是表示在实施方式1的半导体装置中形成的其他电路例的图。
图24是表示图23中的C要素的一例的电路图。
图25是表示比较例的锁存电路的短路例的说明图。
具体实施方式
以下，参照附图对实施方式具体地进行说明。另外，以下说明的实施方式都表示本发明的优选的一个具体例子。以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、步骤、步骤的顺序等是一例，并不意欲限定本发明。此外，关于以下的实施方式的构成要素中的、在表示本发明的一技术方案的实现形态的独立权利要求中没有记载的构成要素，作为任意的构成要素进行说明。本发明的实现形态并不限定于现行的独立权利要求，也能够通过其他独立权利要求来表现。另外，各图是示意图，并不一定表示严格的尺寸。
(实施方式1)
本实施方式的半导体装置，在具有4个翻转电路的冗余结构的锁存电路中，以使具有不同数据的两个漏极节点间的距离比具有相同数据的两个漏极节点间的距离小的方式配置漏极节点。通过该配置，即使由α射线或中子束带来的噪声同时进入了具有相同数据的两个漏极节点，也由于噪声还向具有不同数据的漏极节点进入的可能性变高、即消除噪声的作用变高，所以提高了软错误耐性。此外，能够构成具备能够以小面积构成的锁存电路或触发器电路的半导体装置。
图1是表示实施方式1的半导体装置的平面配置例的图。此外，图2是表示实施方式1的半导体装置的电路例的图。
半导体装置如图2所示，具备由第1至第4翻转电路i1～i4构成的第1锁存电路L1。此外，半导体装置具备第1第一型阱区域Wp1、第2第一型阱区域Wp2和第二型阱区域Wn1。第1第一型阱区域Wp1、第2第一型阱区域Wp2和第二型阱区域Wn1用于形成锁存电路L1。
第1翻转电路i1具有第一型MOS晶体管pt1、第二型MOS晶体管nt1、以及与第一型MOS晶体管pt1的漏极p1及第二型MOS晶体管nt1的漏极连接的输出节点o1。
第2翻转电路i2具有第一型MOS晶体管pt2、第二型MOS晶体管nt2、以及与第一型MOS晶体管pt2的漏极p2及第二型MOS晶体管nt2的漏极连接的输出节点o2。
第3翻转电路i3具有第一型MOS晶体管pt3、第二型MOS晶体管nt3、以及与第一型MOS晶体管pt3的漏极p3及第二型MOS晶体管nt3的漏极连接的输出节点o3。
第4翻转电路i4具有第一型MOS晶体管pt4、第二型MOS晶体管nt4、以及与第一型MOS晶体管pt4的漏极p4及第二型MOS晶体管nt4的漏极连接的输出节点o4。
第1至第4翻转电路i1～i4的第一型MOS晶体管各自的源极与电位VDD的电源线连接，第二型MOS晶体管各自的源极与电位VSS的GND(接地)线连接。
另外，第一型是指P型及N型中的一个导电型。第二型是指P型及N型中的另一个导电型。在图1及图2的例子中，第一型是P型，第二型是N型。以下，有时将第一型表述为P、将第二型表述为N。此外，有时将第一型MOS晶体管表述为PMOS晶体管、将第二型MOS晶体管表述为NMOS晶体管。
如图2所示，第1翻转电路i1的输出节点o1与第2翻转电路i2的第一型MOS晶体管pt1的栅极g2以及第4翻转电路i4的第二型MOS晶体管nt4的栅极连接。
第2翻转电路i2的输出节点o2与第3翻转电路i3的第一型MOS晶体管pt3的栅极g3以及第1翻转电路i1的第二型MOS晶体管nt1的栅极连接。
第3翻转电路i3的输出节点o3与第4翻转电路i4的第一型MOS晶体管pt4的栅极g4以及第2翻转电路i2的第二型MOS晶体管nt2的栅极连接。
第4翻转电路i4的输出节点o4与第1翻转电路i1的第一型MOS晶体管pt1的栅极g1以及第3翻转电路i3的第二型MOS晶体管nt3的栅极连接。
如图1所示，第1至第4翻转电路i1～i4的第一型MOS晶体管pt1～pt4的漏极P1～p4分别配置在第二型阱区域Wn1中。
第1及第2翻转电路i1、i2的第二型MOS晶体管nt1、nt2的漏极n1、n2分别配置在第1第一型阱区域Wp1中。
第3及第4翻转电路i3、i4的第二型MOS晶体管nt3、nt4的漏极n3、n4分别配置在第2第一型阱区域Wp2中。
此外，第二型阱区域Wn1配置在第1第一型阱区域Wp1与第2第一型阱区域Wp2之间。
在平面视图中，第1翻转电路i1的第一型MOS晶体管pt1的漏极p1与第4翻转电路i4的第一型MOS晶体管pt4的漏极p4的距离d14比第1翻转电路i1的第一型MOS晶体管pt1的漏极p1与第3翻转电路i3的第一型MOS晶体管pt3的漏极p3的距离d13小。这里，平面视图是指将半导体装置的主面从法线方向观察。例如，图1是将半导体装置进行平面观察而得到的图。
另外，漏极也表述为漏极节点，是指图2那样的电路配置中的漏极区域。
通过这样的结构，漏极节点p1与具有不同数据的漏极节点p4的距离比漏极节点p1与具有相同数据的漏极节点p3的距离近，所以消除噪声的效果变高。
接着，对提高软错误耐性的效果进行说明。
图3是实施方式1的半导体装置的动作状态说明图。图3的(a)示意地表示在图2的电路图中、在漏极节点p1、p3为低电平而漏极节点p4为高电平的初始状态下受到噪声的状况。图3的(b)是表示从上述初始状态起、漏极节点p1、p3、p4在时间T内的时刻t1受到了噪声时的电位状态V的动作状态说明图。以下，使用图1、图2、图3说明效果。
通常，对于PMOS晶体管的漏极节点，由粒子线生成的空穴被向作为P型扩散区域的漏极节点收集从而电位暂时地上升。在图2所示的电路图中，如果例如漏极节点p1和p3同时受到噪声的影响，则在漏极节点p1与p3的距离较近的情况下(d13<d14的情况下)，成为图3的(b)所示的虚线的电位，锁存状态翻转。但是，根据本发明，如图1所示，漏极节点p1与具有不同数据的漏极节点p4的距离d14比漏极节点p1与具有相同数据的漏极节点p3的距离d13近，所以在图2中，噪声不仅进入漏极节点p1、p3，还容易进入漏极节点p4，抵消噪声的效果变高。即，即使通过对漏极节点p3的噪声而漏极节点p4的PMOS晶体管从ON向OFF转变，也由于漏极节点p4由于噪声而电位上升，所以漏极节点n3的NMOS晶体管的ON状态被保持，发挥使漏极节点p3、n3回到低电平的作用。结果，如图3的(b)的实线所示的电位状态那样，有能够抑制锁存状态的翻转的效果。
根据本实施方式，通过在1个N阱Wn1内配置PMOS晶体管p1、p2、p3、p4而能够以小面积构成，并且通过以将噪声消除的方式配置漏极节点p1、p3、p4而能够实现具备软错误耐性高的锁存电路的半导体装置。
如以上这样，实施方式1的半导体装置具备由第1至第4翻转电路i1～i4构成的第1锁存电路L1、第1第一型阱区域Wp1、第2第一型阱区域Wp2和第二型阱区域Wn1；第1至第4翻转电路i1～i4分别具有第一型MOS晶体管pt1/pt2/pt3/pt4、第二型MOS晶体管nt1/nt2/nt3/nt4、以及与第一型MOS晶体管的漏极及第二型MOS晶体管的漏极连接的输出节点o1/o2/o3/o4；第1翻转电路i1的输出节点o1与第2翻转电路i2的第一型MOS晶体管pt1的栅极g2及第4翻转电路i4的第二型MOS晶体管nt4的栅极连接；第2翻转电路i2的输出节点o2与第3翻转电路i3的第一型MOS晶体管pt3的栅极g3及第1翻转电路i1的第二型MOS晶体管nt1的栅极连接；第3翻转电路i3的输出节点o3与第4翻转电路i4的第一型MOS晶体管pt4的栅极g4及第2翻转电路i2的第二型MOS晶体管nt2的栅极连接；第4翻转电路i4的输出节点o4与第1翻转电路i1的第一型MOS晶体管pt1的栅极g1及第3翻转电路i3的第二型MOS晶体管nt3的栅极连接；第1至第4翻转电路的第一型MOS晶体管的漏极P1～p4分别配置在第二型阱区域Wn1中；第1及第2翻转电路i1、i2的第二型MOS晶体管nt1、nt2的漏极n1、n2分别配置在第1第一型阱区域Wp1中；第3及第4翻转电路i3、i4的第二型MOS晶体管nt3、nt4的漏极n3、n4分别配置在第2第一型阱区域Wp2中；第二型阱区域Wn1配置在第1第一型阱区域Wp1与第2第一型阱区域Wp2之间；在平面视图中，第1翻转电路i1的第一型MOS晶体管pt1的漏极p1与第4翻转电路i4的第一型MOS晶体管pt4的漏极p4的距离d14小于第1翻转电路i1的第一型MOS晶体管pt1的漏极p1与第3翻转电路i3的第一型MOS晶体管pt3的漏极p3的距离d13。
由此，能够使软错误耐性高且小面积地构成半导体装置的锁存电路。由于漏极节点p1与具有不同数据的漏极节点p4的距离d14比漏极节点p1与具有相同数据的漏极节点p3的距离d13近，所以能够提高将噪声消除的效果。此外，第二型阱区域Wn1由于配置在两个阱区域Wp1之间，所以能够实现小面积。
这里，可以是，第1及第2第一型阱区域Wp1、Wp2是P型阱，第二型阱区域Wn1是N型阱。
由此，通过采用例如图1那样的电路配置，能够提高软错误耐性。
(实施方式2)
在实施方式2中，说明与实施方式1不同的电路配置例。
图4是表示实施方式2的半导体装置的平面配置例的图。根据图4所示的配置图，实施方式2的半导体装置将实施方式1的电路通过其他配置来实现。图4所示的标号说明与实施方式1相同，但漏极节点p4、p3、n2、n1的配置不同。
在实施方式1的图1所示的电路配置例中，锁存电路L1的电路元件分开配置在两个矩形区域中。相对于此，在实施方式2的图4所示的电路配置例中，锁存电路L1的电路元件被效率良好地配置在1个矩形区域内。
与实施方式1同样，漏极节点p1与具有不同数据的漏极节点p4的距离(d14)比漏极节点p1与具有相同数据的漏极节点p3的距离(d13)近。进而，根据图4的配置，漏极节点p2与具有不同数据的漏极节点p3的距离比漏极节点p2与具有相同数据的漏极节点p4的距离近。因此，消除噪声的效果比实施方式1进一步提高。
如以上这样，关于实施方式2的半导体装置，在平面视图中，第2翻转电路i2的第一型MOS晶体管pt1的漏极p2与第4翻转电路i4的第一型MOS晶体管pt4的漏极p4的距离大于第2翻转电路i2的第一型MOS晶体管pt2的漏极p2与第3翻转电路i3的第一型MOS晶体管pt3的漏极p3的距离，并且大于第3翻转电路i3的第一型MOS晶体管pt3的漏极p3与第4翻转电路i4的第一型MOS晶体管pt4的漏极p4的距离。
由此，通过采用例如图4那样的电路配置，能够提高软错误耐性，进而，能够使电路面积变小。
(实施方式3)
在实施方式3中，对实施方式1、2的锁存电路L1包括至少1个钟控翻转电路的例子进行说明。
图5是表示实施方式3的半导体装置的平面配置例的图。此外，图6是表示实施方式3的半导体装置的电路例的图。
图6所示的锁存电路L1与图3相比不同点在于，对第2翻转电路i2追加了PMOS晶体管pc2及NMOS晶体管nc2，并且对第4翻转电路i4追加了PMOS晶体管pc4及NMOS晶体管nc4。以下以不同点为中心进行说明。
第2翻转电路i2及第4翻转电路i4是以时钟信号为输入的钟控翻转电路。该图的时钟信号CKIN表示向PMOS晶体管pc2的栅极及PMOS晶体管pc4的栅极供给的翻转了的时钟信号。时钟信号CKI表示向NMOS晶体管nc2的栅极及NMOS晶体管nc4的栅极供给的非翻转的时钟信号。
在与这样的时钟信号CKI及CKIN同步而动作的半导体装置中，由于需要在将锁存电路L1的保持数据强制地改写的情况下使锁存电路L1的连接状态断开的功能，所以将构成锁存器的反馈路径的第2翻转电路i2及第4翻转电路i4用钟控翻转电路构成。锁存电路L1能够作为用来构成能够写入任意数据的触发器电路的要素电路加以使用。在软错误耐性和面积方面能够得到与实施方式1同样的效果。
如以上这样，实施方式3的半导体装置中，第1和第2第一至第4翻转电路i1～i4中的至少1个是以时钟信号为输入的钟控翻转电路。
由此，能够软错误耐性高且小面积地构成具有钟控翻转电路的锁存电路。
(实施方式4)
在实施方式4中，说明具备两个实施方式3的锁存电路的主副型触发器电路的构成例。
图7是表示实施方式4的半导体装置的平面配置例的图。图8A是表示实施方式4的半导体装置的电路例的图。图8B是表示图8A的数据输入电路的电路例的图。图8C是表示图8A的时钟输入电路的电路例的图。
在图8A中，触发器电路F1具备数据输入电路Id、时钟输入电路Ick、开关电路S1、开关电路S2、锁存电路L1、锁存电路L2及输出电路O1。
数据输入电路Id是被输入数据D并输出翻转了的数据D的翻转缓冲电路。
时钟输入电路Ick接受时钟输入信号CK，生成非翻转的时钟信号CKI及其翻转后的时钟信号CKIN。
开关电路S1是将来自数据输入电路Id的数据向锁存电路L1传送及切断的传送电路。开关电路S1的传送及切断(即导通及非导通)的状态被时钟信号CKI及CKIN控制。在该图的例子中，当时钟信号CKI为低电平(此时时钟信号CKIN为高电平)时成为导通状态，当为高电平时成为非导通状态。
开关电路S2是将来自锁存电路L1的数据向锁存电路L2传送及切断的传送电路。开关电路S2可以是与开关电路S1相同的结构。但是，向开关电路S2输入的时钟信号CKI及时钟信号CKIN与开关电路S1相比进行了切换。
锁存电路L1是与图6所示的具有钟控翻转电路的锁存电路L1相同的结构。
锁存电路L2是与图6所示的具有钟控翻转电路的锁存电路L1相同的结构。但是，向锁存电路L2输入的时钟信号CKI及时钟信号CKIN与图8A的锁存电路L1相比进行了切换。这是为了从主(锁存电路L1)向副(锁存电路L2)依次传送数据。此外，将锁存电路L2的4个翻转电路称作第5翻转电路i5～第8翻转电路i8。
第5翻转电路i5具有第一型MOS晶体管pt12、第二型MOS晶体管nt12、以及与第一型MOS晶体管pt12的漏极p12及第二型MOS晶体管nt12的漏极连接的输出节点o12。
第6翻转电路i6具有第一型MOS晶体管pt22、第二型MOS晶体管nt22、以及与第一型MOS晶体管pt22的漏极p22及第二型MOS晶体管nt22的漏极连接的输出节点o22。
第7翻转电路i7具有第一型MOS晶体管pt32、第二型MOS晶体管nt32、以及与第一型MOS晶体管pt32的漏极p32及第二型MOS晶体管nt32的漏极连接的输出节点o32。
第8翻转电路i8具有第一型MOS晶体管pt42、第二型MOS晶体管nt42、以及与第一型MOS晶体管pt42的漏极p42及第二型MOS晶体管nt42的漏极连接的输出节点o42。
第5翻转电路i5的输出节点o12与第6翻转电路i6的第一型MOS晶体管pt22的栅极g22及第8翻转电路i8的第二型MOS晶体管nt42的栅极连接。
第6翻转电路i6的输出节点o22与第7翻转电路i7的第一型MOS晶体管pt32的栅极g32及第5翻转电路i5的第二型MOS晶体管nt12的栅极连接。
第7翻转电路i7的输出节点o32与第8翻转电路i8的第一型MOS晶体管pt42的栅极g42及第6翻转电路i6的第二型MOS晶体管nt22的栅极连接。
第8翻转电路i8的输出节点o42与第5翻转电路i5的第一型MOS晶体管pt12的栅极g12及第7翻转电路i7的第二型MOS晶体管nt32的栅极连接。
第5至第8翻转电路i5～i8的第一型MOS晶体管pt12、pt22、pt32、pt42的漏极分别配置在第二型阱区域Wn1中。
第5及第6翻转电路的第二型MOS晶体管的漏极分别配置在第1第一型阱区域Wp1中。
第7及第8翻转电路的第二型MOS晶体管的漏极分别配置在第2第一型阱区域Wp2中。
如图7所示，在平面视图中，相比于第5翻转电路i5的第一型MOS晶体管pt12的漏极p12与第7翻转电路i7的第一型MOS晶体管pt32的漏极p32的距离而言，第5翻转电路i5的第一型MOS晶体管pt12的漏极p12与第8翻转电路i8的第一型MOS晶体管pt42的漏极p42的距离较小。
此外，在平面视图中，第1至第8翻转电路i1～i8的第一型MOS晶体管的漏极中的距第1翻转电路i1的第一型MOS晶体管pt11的漏极p11最近的漏极包含在第7翻转电路i7中。第1至第8翻转电路i1～i8的第一型MOS晶体管的漏极中的距第2翻转电路i2的第一型MOS晶体管pt21的漏极p21最近的漏极包含在第8翻转电路i8中。换言之，漏极p11配置在漏极p32的附近。漏极p21配置在漏极p42的附近。
输出电路O1是用来输出来自锁存电路的数据的翻转缓冲电路。
在图8B中，数据输入电路Id是至少包括第一型MOS晶体管111的倒相器电路。具体而言，数据输入电路Id具备PMOS晶体管111、NMOS晶体管112、以及与PMOS晶体管111的漏极113及NMOS晶体管112的漏极连接的输出节点。
在图8C中，时钟输入电路Ick包括两级倒相器电路。
两级倒相器电路至少包括第一型MOS晶体管101。具体而言，第1级倒相器电路具备PMOS晶体管101、NMOS晶体管102、以及与PMOS晶体管101的漏极103及NMOS晶体管102的漏极连接的输出节点。
第2级倒相器电路具备PMOS晶体管104、NMOS晶体管105、以及与PMOS晶体管104的漏极106及NMOS晶体管105的漏极连接的输出节点。
第1级输出节点与第2级PMOS晶体管104的栅极及NMOS晶体管105的栅极连接。该第1级输出节点将时钟信号CKIN输出。此外，第2级输出节点将时钟信号CKI输出。
在图7的电路配置例中，数据输入电路Id的第一型MOS晶体管111的漏极113以及时钟输入电路Ick的第一型MOS晶体管101的漏极103的一方，与第1翻转电路i1的第一型MOS晶体管pt11的漏极p11以及第2翻转电路i2的第一型MOS晶体管pt21的漏极p21在第1方向上排列配置。此外，数据输入电路Id的第一型MOS晶体管111的漏极113以及时钟输入电路Ick的第一型MOS晶体管101的漏极113的另一方，与第3翻转电路i3的第一型MOS晶体管pt31的漏极p31以及第4翻转电路i4的第一型MOS晶体管pt41的漏极p41在第1方向上排列配置。通过该配置，能够将数据输入电路Id及时钟输入电路Ick如图7所示那样效率良好地配置，能够使电路面积较小。
根据图7所示的配置图及图8A～图8C所示的电路图，实施方式4的半导体装置具备触发器电路F1，该触发器电路F1使用两个实施方式3的锁存电路，分别设为锁存电路L1、L2，并且包括接受时钟输入信号CK而生成内部时钟信号CKI及其翻转信号CKIN的时钟输入电路Ick、接受数据输入信号D的数据输入电路Id、开关电路S1、S2、输出电路O1。
如图7所示，在锁存电路L1中，PMOS晶体管pt11、pt21、pt31、pt41的漏极节点p11、p21、p31、p41配置在N阱区域Wn1内。NMOS晶体管nt11、nt21的漏极节点n11、n21配置在P阱区域Wp1内。NMOS晶体管nt31、nt41的漏极节点n31、n41配置在P阱区域Wp2内。漏极节点p11和n31的晶体管pt11、nt31共用栅极g11。漏极节点p21和n41的晶体管pt21、nt41共用栅极g21。漏极节点p31和n11的晶体管pt31、nt11共用栅极g31。漏极节点p41和n21的晶体管pt41、nt21共用栅极g41。
在锁存电路L2中，PMOS晶体管pt12、pt22、pt32、pt42的漏极节点p12、p22、p32、p42配置在N阱区域Wn1内。NMOS晶体管nt12、nt22的漏极节点n12、n22配置在P阱区域Wp1内。NMOS晶体管nt32、nt42的漏极节点n32、n42配置在P阱区域Wp2内。漏极节点p12和n32的晶体管pt12、nt32共用栅极g12。漏极节点p22和n42的晶体管pt22、nt42共用栅极g22。漏极节点p32和n12的晶体管pt32、nt12共用栅极g32。漏极节点p42和n22的晶体管pt42、nt22共用栅极g42。关于时钟输入电路Ick、数据输入电路Id、开关电路S1、S2、输出电路O1的配置，在图7的配置例子中省略了一部分。
如图7所示，在锁存电路L1中，由于漏极节点p11与具有不同数据的漏极节点p41的距离比漏极节点p11与具有相同数据的漏极节点p31的距离近，所以消除上述噪声的效果提高。进而，在锁存电路L2中，也由于漏极节点p12与具有不同数据的漏极节点p42的距离比漏极节点p12与具有相同数据的漏极节点p32的距离近，所以消除上述噪声的效果进一步提高。此外，例如在如图7那样以由多个晶体管共用接受内部时钟翻转信号CKIN的栅极gck的方式进行配置的情况下，能够减少触发器电路内的连线数，有助于小面积化。
根据本实施方式，通过在1个N阱Wn1内配置PMOS晶体管p11、p21、p31、p41、p12、p22、p32、p42而能够以小面积构成，并且，通过以消除噪声的方式配置漏极节点p11、p31、p41及漏极节点p12、p32、p42而能够实现具备软错误耐性高的触发器电路的半导体装置。
如以上这样，实施方式4的半导体装置，在第1锁存电路L1的后级具备由第5至第8翻转电路构成的第2锁存电路L2；第5至第8翻转电路i5～i8分别具有第一型MOS晶体管pt12/pt22/pt32/pt42、第二型MOS晶体管nt12/nt22/nt32/nt42、以及与第一型MOS晶体管的漏极及第二型MOS晶体管的漏极连接的输出节点o12/o22/o32/o42；第5翻转电路i5的输出节点o12与第6翻转电路i6的第一型MOS晶体管pt22的栅极g22及第8翻转电路i8的第二型MOS晶体管nt42的栅极连接；第6翻转电路i6的输出节点o22与第7翻转电路i7的第一型MOS晶体管pt32的栅极g32及第5翻转电路i5的第二型MOS晶体管nt12的栅极连接；第7翻转电路i7的输出节点o32与第8翻转电路i8的第一型MOS晶体管pt42的栅极g42及第6翻转电路i6的第二型MOS晶体管nt22的栅极连接；第8翻转电路i8的输出节点o42与第5翻转电路i5的第一型MOS晶体管pt12的栅极g12及第7翻转电路i7的第二型MOS晶体管nt32的栅极连接；第5至第8翻转电路i5～i8的第一型MOS晶体管pt12、pt22、pt32、pt42的漏极分别配置在第二型阱区域Wn1中；第5及第6翻转电路的第二型MOS晶体管的漏极分别配置在第1第一型阱区域Wp1中；第7及第8翻转电路的第二型MOS晶体管的漏极分别配置在第2第一型阱区域Wp2中；在平面视图中，第5翻转电路i5的第一型MOS晶体管pt12的漏极p12与第8翻转电路i8的第一型MOS晶体管pt42的漏极p42的距离小于第5翻转电路i5的第一型MOS晶体管pt12的漏极p12与第7翻转电路i7的第一型MOS晶体管pt32的漏极p32的距离。
由此，能够软错误耐性高且小面积地构成主副型触发器电路。
这里，可以是，在平面视图中，第1至第8翻转电路i1～i8的第一型MOS晶体管的漏极中的距第1翻转电路i1的第一型MOS晶体管pt11的漏极p11最近的漏极包含在第7翻转电路i7中，在平面视图中，第1至第8翻转电路i1～i8的第一型MOS晶体管的漏极中的距第2翻转电路i2的第一型MOS晶体管pt21的漏极p21最近的漏极包含在第8翻转电路i8中。
由此，例如通过设为图7那样的电路配置，能够提高软错误耐性。
这里，可以是，半导体装置具备数据输入电路Id和时钟输入电路Ick；数据输入电路Id是至少包括1个第一型MOS晶体管111的倒相器电路；时钟输入电路Ick包括两级倒相器电路i10、i11；两级倒相器电路至少包括1个第一型MOS晶体管101/104；数据输入电路Id的第一型MOS晶体管111的漏极113及时钟输入电路Ick的第一型MOS晶体管101/104的漏极103/106的一方与第1翻转电路i1的第一型MOS晶体管pt11的漏极p11及第2翻转电路i2的第一型MOS晶体管pt21的漏极p21在第1方向上排列配置；数据输入电路Id的第一型MOS晶体管111的漏极113及时钟输入电路Ick的第一型MOS晶体管101的漏极103的另一方与第3翻转电路i3的第一型MOS晶体管pt31的漏极p31及第4翻转电路i4的第一型MOS晶体管pt41的漏极p41在第1方向上排列配置。
(实施方式5)
在实施方式5中，说明与实施方式4不同的电路配置例。
图9是表示实施方式5的半导体装置的平面配置例的图。图9所示的配置图中，实施方式5的半导体装置将实施方式4的电路通过其他配置实现。图9所示的标号说明与实施方式4相同，此外软错误耐性提高的效果也是同等的。图9中，时钟输入电路Ick及数据输入电路Id的配置与图7不同。锁存电路L1和L2配置为，效率良好地包含在1个矩形区域中。
如图9所示，在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第1翻转电路i1的第一型MOS晶体管pt11的漏极p11最近的漏极包含在第7翻转电路i7中。即，漏极p11配置在尽可能靠近漏极p32的位置。
在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第2翻转电路i2的第一型MOS晶体管pt21的漏极p21最近的漏极包含在第8翻转电路i8中。即，漏极p21配置在尽可能靠近漏极p42的位置。
在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第3翻转电路i3的第一型MOS晶体管pt31的漏极p31最近的漏极包含在第5翻转电路i5中。即，漏极p31配置在尽可能靠近漏极p12的位置。
在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第4翻转电路i4的第一型MOS晶体管pt41的漏极p41最近的漏极包含在第6翻转电路i6中。即，漏极p41配置在尽可能靠近漏极p22的位置。
换言之，锁存电路L1如虚线框所示，被分为两个电路部分而配置。两个电路部分是大致相同的大小。锁存电路L2如点线框所示，被分为两个电路部分而配置。两个电路部分是大致相同的大小。锁存电路L1和L2的4个电路部分交替地配置，以使得能够效率良好地包含在1个矩形区域(大致正方形的区域)中。这里所述的交替配置例如是指交叉式那样或者棋盘格那样的配置。
这样，通过优化电路部分的配置，能够实现具备保持提高软错误耐性的状态不变且以小面积具备触发器电路的半导体装置。
如以上这样，在实施方式5的半导体装置中，在平面视图中，第1至第8翻转电路i1～i8的第一型MOS晶体管的漏极中的距第1翻转电路i1的第一型MOS晶体管pt11的漏极p11最近的漏极包含在第7翻转电路i7中；在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第2翻转电路i2的第一型MOS晶体管pt21的漏极p21最近的漏极包含在第8翻转电路i8中；在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第3翻转电路i3的第一型MOS晶体管pt31的漏极p31最近的漏极包含在第5翻转电路i5中；在平面视图中，第1至第8翻转电路的第一型MOS晶体管的漏极中的距第4翻转电路i4的第一型MOS晶体管pt41的漏极p41最近的漏极包含在第6翻转电路i6中。
由此，通过设为例如图9那样的电路配置，能够提高软错误耐性，进而能够减小电路面积。
(实施方式6)
在实施方式6中，说明对于实施方式4的主副型触发器电路进一步具有复位功能的例子。
图10是表示本发明的实施方式6的半导体装置的平面配置例的图。此外，图11是表示本发明的实施方式6的半导体装置的电路例的图。
图11与图8A的电路例相比不同点在于，对第2翻转电路i2追加了PMOS晶体管pr21及NMOS晶体管nr21、对第4翻转电路i4追加了PMOS晶体管pr41及NMOS晶体管nr41、对第6翻转电路i6追加了PMOS晶体管pr22及NMOS晶体管nr22、对第8翻转电路i8追加了PMOS晶体管pr42及NMOS晶体管nr42。以下，以不同点为中心进行说明。
向追加的PMOS晶体管的栅极及NMOS晶体管的栅极提供复位输入信号。
根据图10所示的配置图及图11所示的电路图，实施方式6的半导体装置，除了实施方式4的半导体装置以外还追加了接受复位输入信号R的晶体管，从而第2、第4、第6及第8翻转电路i2、i4、i6、i8具有由2输入NAND构成的复位功能。图10所示的标号说明与实施方式4相同，此外软错误耐性提高的效果也是同等的。在如图10那样以由多个晶体管将接受复位输入信号R的栅极gr共用的方式配置的情况下，能够减少触发器电路内的连线数，能够有助于小面积化，并且能够实现具备软错误耐性高的触发器电路的半导体装置。
如以上这样，在实施方式6的半导体装置中，第1至第8翻转电路i1～i8中的至少1个是以复位信号或置位信号为输入的NAND型翻转电路。
由此，在具有复位功能(或置位功能)的触发器电路中，能够提高软错误耐性。
(实施方式7)
在本实施方式中，关于软错误耐性高的电路，说明解决以下问题的半导体装置。
首先，使用图25对该问题具体地进行说明。
图25是表示比较例的锁存电路的短路例的说明图。图25的(a)所示的锁存电路具备4个PMOS晶体管和4个NMOS晶体管。串联连接的PMOS晶体管和NMOS晶体管的对构成倒相器电路。
通常的锁存电路具备两个倒相器电路，相对于此，图25的(a)具备4个倒相器电路。图25的(a)的锁存电路通过双重的冗余结构提高了软错误耐性。
在图25的(a)中，4个倒相器电路被4个布线w1～w4连接。布线w1和布线w3是冗余布线对，是成为相同的信号电平但独立的布线。同样，布线w2和布线w4是冗余布线对，是成为相同的信号电平但独立的布线。
在该图中，将冗余布线对的布线w1及布线w3用细线描绘，示出了是低电平的例子。此外，将其他冗余布线对的布线w2及布线w4用粗线描绘，示出了是高电平的例子。
各倒相器电路的PMOS晶体管和NMOS晶体管的栅极被输入相同的信号电平，但连接于不同的布线。即，在PMOS晶体管的栅极上连接冗余布线对的一方。在NMOS晶体管的栅极上连接冗余布线对的另一方。这样，由4个倒相器电路构成了环路，所以成为即使1个倒相器电路的输出翻转也能由其他3个倒相器电路保持正确的值的构造。这样，该图的锁存电路提高了软错误耐性。
图25的(b)如虚线框sh1所示，示出了布线w1和布线w3短路了的情况。此外，图25的(c)如虚线框sh2所示，示出了布线w2和布线w4短路了的情况。这样的短路在包含锁存电路的半导体装置的制造工艺中例如可能由于金属粒子等导电性异物的混入而发生。
无论是在图25的(b)中还是在图25的(c)中，冗余布线对都发生了短路。即，在虚线框sh1及虚线框sh2中短路了的布线对虽然是没有被相互连接的独立的布线，但在锁存电路的动作中始终为相同的信号电平。因此，无论是在图25的(b)中还是在图25的(c)中，锁存电路都正常地动作而不表现出异常。但是，由于因短路而失去了布线对的冗余性，所以有软错误耐性劣化的问题。
进而，虚线框sh1及虚线框sh2的短路在半导体装置的制造工序的检查阶段中无法检测到。即，有无法检测到由虚线框sh1及虚线框sh2的短路引起的软错误的耐性劣化的问题。
因此，本发明提供减轻由冗余布线对的短路引起的软错误耐性的劣化的半导体装置。
为了解决这样的问题，本发明的一技术方案的半导体装置，具备：第1布线；第2布线，不与上述第1布线连接，并且为了传递与上述第1布线相同的信号电平而冗余地设置；以及其他布线，是与上述第1布线及上述第2布线不同的布线；在布线层内，上述第1布线与上述第2布线的距离大于上述第1布线与上述其他布线的距离，并且大于上述第2布线与上述其他布线的距离。
由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。这是因为，在混入了与布线间距离相同程度的大小的异物的情况下，相比于第1布线与第2布线的短路，更容易发生第1布线或第2布线与其他布线的短路。结果，抑制了不可检测的短路的发生，换言之，抑制了冗余布线对的短路的发生。
在由于异物混入从而第1布线或第2布线与其他布线短路了的情况下，引起异常动作的概率较高，所以能够在工厂出厂前的检查阶段中检测到短路。
这样，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
以下，参照附图对实施方式具体地进行说明。
[7.1半导体装置的电路例]
图12是表示在实施方式1的半导体装置中形成的电路例的图。
该图与图2相比主要不同点在于省略了漏极p1～p4的标号以及附加了布线w11、w12、w21、w22的标号。以下，以不同点为中心进行说明。
第1～第4翻转电路被用4个布线w11、w12、w21、w22连接。布线w11和布线w12是冗余布线对，是成为相同的信号电平但不相互连接的独立的布线。同样，布线w21和布线w22是冗余布线对，是成为相同的信号电平但不相互连接的独立的布线。另外，构成冗余布线对的各布线是指不仅包含布线层内的金属布线部分、还包含布线层间的通孔接触部、晶体管的栅极、源极及漏极的各电极以及电路元件的各端子电极等的一系列导电体。以下，有时将通孔接触部简单记作通孔。
布线w11将第1翻转电路i1的输出节点o1与第2翻转电路i2的第1型MOS晶体管pt2的栅极g2以及第4翻转电路i4的第2型MOS晶体管nt4的栅极连接。
布线w21将第2翻转电路i2的输出节点o2与第3翻转电路i3的第1型MOS晶体管pt3的栅极g3以及第1翻转电路i1的第2型MOS晶体管nt1的栅极连接。
布线w12将第3翻转电路i3的输出节点o3与第4翻转电路i4的第1型MOS晶体管pt4的栅极g4以及第2翻转电路i2的第2型MOS晶体管nt2的栅极连接。
布线w22将第4翻转电路i4的输出节点o4与第1翻转电路i1的第1型MOS晶体管pt1的栅极g1以及第3翻转电路i3的第2型MOS晶体管nt3的栅极连接。
通过这样的连接，由4个倒相器电路构成环路。因此，成为即使1个倒相器电路的输出由于软错误而翻转、也能由其他3个倒相器电路保持正确的值的构造。这样，该图的锁存电路L1提高了软错误耐性。
图12所示的锁存电路L1构成在半导体装置内的半导体基板上形成的半导体电路的一部分。在半导体基板上形成的半导体电路包括多个p型杂质区域、多个n型杂质区域、多个布线层、将布线层间相连的多个接触部等。
作为图12的锁存电路L1的构成要素的冗余布线对形成于1个以上的布线层。在本实施方式中，以使得在半导体装置的制造工艺中不易因异物的混入等而在冗余布线对中发生短路的方式配置了冗余布线对。
接着，对1个布线层内的冗余布线对的布线布局进行说明。
[7.2.1布线层内的布线布局的第1例]
图13是表示半导体装置的布线层内的布线布局的第1例的图。该图是将形成有图12的锁存电路L1的半导体基板进行平面观察而得到的图。此外，图13是将形成在1个布线层内的多个布线中的一部分示意地放大了的图。在图13中表示4个布线11、12、21、22的布局。
布线11和布线12表示冗余布线对。具体而言，布线12是不与布线11连接、并且为了传递与布线11相同的信号电平而冗余地设置的布线。布线11和布线12例如与图12的布线w11及w12对应。
布线21是与布线11及布线12不同的其他布线。布线22也是与布线11及布线12不同的布线。
图中的a表示布线11与布线12的距离。b1表示布线11与布线21的距离。b2表示布线12与布线21的距离。b3表示布线11与布线22的距离。b4表示布线12与布线22的距离。另外，这些距离都是布线间的最小距离。
这些布线的布局满足以下的关系。
布线11与布线12的距离a比布线11与布线21的距离b1大。
布线11与布线12的距离a比布线12与布线21的距离b2大。
布线11与布线12的距离a比布线11与布线22的距离b3大。
布线11与布线12的距离a比布线12与布线22的距离b4大。
这是因为，通过满足该关系，在混入了异物的情况下，相比于作为冗余布线对的布线11与布线12的短路，布线11或布线12与其他布线(21、22)的短路更容易发生。结果，抑制了不能检测到的短路的发生，换言之，抑制了冗余布线对的短路的发生。
由于布线11或布线12与其他布线(21、22)的短路更容易发生，所以能够检测到短路。因而，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
在图13中，为了满足上述的关系，布线22包括从与布线22的主体部分连接的通孔v2延伸的延伸部分e1。延伸部分e1的端部可以是在布线层内没有被连接的开放端。
另外，图13的布线21和布线22例如可以是与图12的布线w21及w22对应的布线。或者，布线21及布线22分别既可以是电源线也可以是接地线。
[7.2.2布线层内的布线布局的第2例]
图14是表示布线层内的布线布局的第2例的图。该图是将形成在1个布线层内的多个布线中的一部分示意地放大了的图。在图14中表示布线11、12、21的布局。图中的v1表示将布线21与其他布线层的布线连接的通孔接触部。e1是指布线21的延伸部分。
布线11和布线12表示冗余布线对。布线21是与布线11及布线12不同的其他布线。冗余布线对的布线11和布线12具有在布线层内并行配置的并行区间，遍及并行区间地夹着其他布线21。
图14的布线布局例与图13同样地满足以下的关系。
布线11与布线12的距离a比布线11与布线21的距离b1大。
布线11与布线12的距离a比布线12与布线21的距离b2大。
在图14中，冗余布线对的布线11和布线12配置为，遍及并行地配置有布线11和布线12的并行区间而夹着其他布线21。为此，布线21具有延伸部分e1。即，布线21包括从与布线21的主体部分连接的通孔v1延伸的延伸部分e1。该延伸部分e1在上述的并行区间内配置在布线11与布线12之间。此外，延伸部分e1的端部可以是在布线层内没有被连接的开放端。
根据图14的布线布局例，在混入了异物的情况下，在作为冗余布线对的布线11与布线12短路之前，布线11或布线12与其他布线21容易短路。换言之，冗余布线对的短路置换为能够检测到的其他短路的概率较高。由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
另外，图14的布线21例如可以是与图12的布线w21和w22的一方对应的布线，也可以是电源线，也可以是接地线。
[7.2.3布线层内的布线布局的第3例]
图15是表示布线层内的布线布局的第3例的图。该图是将形成在1个布线层内的多个布线中的一部分示意地放大了的图。在图15中表示布线11、12、21的布局。图中的v1表示将布线21与其他布线层的布线连接的通孔接触部。
布线11和布线12表示冗余布线对。布线21是与布线11及布线12不同的其他布线。冗余布线对的布线11和布线12具有在布线层内并行配置的并行区间，遍及并行区间地夹着其他布线21。
图15的布线布局例也与图13同样地满足以下的关系。
布线11与布线12的距离a比布线11与布线21的距离b1大。
布线11与布线12的距离a比布线12与布线21的距离b2大。
在图15中，冗余布线对的布线11和布线12配置为，遍及将布线11和布线12并行配置的并行区间而夹着其他布线21。为此，布线21具有延伸部分e1～e3。即，布线21包括从与布线21的主体部分连接的通孔v1延伸的延伸部分e1～e3。延伸部分e1～e3是连续的1条布线，在布线层内以绕过布线11的端部的方式配置。延伸部分e3的一部分以遍及并行区间地被布线11和布线12夹着的方式配置。此外，延伸部分e3的端部可以是在布线层内没有被连接的开放端。此外，图15的距离b1及b2分别可以是半导体装置的设计规则上的布线间的最小间隔。此外，布线11与布线12的距离a比设计规则上的布线间的最小间隔大。
根据图15的布线布局例，在混入了异物的情况下，在作为冗余布线对的布线11和布线12短路之前，布线11或布线12与其他布线21容易短路。换言之，冗余布线对的短路置换为能够检测到的其他短路的概率较高。由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
另外，图15的布线21例如可以是与图12的布线w21和w22的一方对应的布线，也可以是电源线，也可以是接地线。
[7.2.4布线层内的布线布局的第4例]
图16是表示布线层内的布线布局的第4例的图。该图是将形成在1个布线层内的多个布线中的一部分示意地放大了的图。在图16中表示布线11、12、21、22的布局。图中的v1表示将布线21与其他布线层的布线连接的通孔接触部。
布线11和布线12表示冗余布线对。此外，布线21和布线22表示冗余布线对。将布线11和布线12的布线对称作第1冗余对，将布线21和布线22的布线对称作第2冗余对。在图16中，4个布线11、12、21、22按照第1冗余对的一方的布线11、第2冗余对的一方的布线21、第1冗余对的另一方的布线12、第2冗余对的另一方的布线22的顺序排列配置。即，成为将两个冗余对的布线交替配置、相同的信号电平的布线不相邻的配置。
图16的布线布局例也与图13同样地满足以下的关系。
布线11与布线12的距离a比布线11与布线21的距离b1大。
布线11与布线12的距离a比布线12与布线21的距离b2大。
图16的布线11、12、21、22分别可以是布线的主体部分，也可以是延伸部分。
根据图16的布线布局例，在混入了异物的情况下，在作为冗余布线对的布线11和布线12短路之前，布线11或布线12与其他布线21或布线22容易短路。换言之，冗余布线对的短路置换为能够检测到的其他短路的概率较高。由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
另外，可以是，图16的布线11和布线12是与图12的布线w11和w12对应的布线，布线21和布线22是与图12的布线w21和w22对应的布线。
[7.2.5布线层内的布线布局的第5例]
图17是表示布线层内的布线布局的第5例的图。该图是将形成在1个布线层内的多个布线中的一部分示意地放大了的图。在图17中表示布线11、12、21的布局。图中的v1、v2表示将布线21与其他布线层的布线连接的通孔接触部。e1是指布线21的延伸部分。
布线11和布线12表示冗余布线对。布线21是与布线11及布线12不同的其他布线。冗余布线对的布线11和布线12具有在布线层内并行配置的并行区间，遍及该并行区间地夹着其他布线21。
图17的布线布局例与图13同样地满足以下的关系。
布线11与布线12的距离a比布线11与布线21的距离b1大。
布线11与布线12的距离a比布线12与布线21的距离b2大。
在图17中，冗余布线对的布线11和布线12配置为，遍及将布线11和布线12并行配置的并行区间而夹着其他布线21。为此，布线21具有延伸部分e1。即，布线21包括从布线21的主体部分延伸的延伸部分e1。该延伸部分e1在上述的并行区间内配置在布线11与布线12之间。此外，延伸部分e1的端部可以是在布线层内没有被连接的开放端。
根据图17的布线布局例，在混入了异物的情况下，与作为冗余布线对的布线11和布线12的短路相比，布线11或布线12与其他布线21的短路更容易发生。换言之，冗余布线对的短路置换为能够检测到的其他短路的概率较高。由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
另外，图17的布线21例如可以是与图12的布线w21和w22的一方对应的布线，也可以是电源线，也可以是接地线。
[7.2.6布线层内的布线布局的第6例]
图18是表示布线层内的布线布局的第6例的图。该图与图17相比，布线21的主体部分属于其他布线层这一点、以及延伸部分e1从布线21的主体部分经由通孔v3延伸这一点不同。以下，以不同点为中心进行说明。
布线21的主体部分如该图的虚线所示，属于与布线11及布线12所属的布线层不同的其他布线层。
延伸部分e1从属于其他布线层的布线21的主体部分经由通孔v3延伸。由此，冗余布线对的布线11和布线12具有在布线层内并行配置的并行区间，遍及该并行区间地夹着其他布线21的延伸部分e1。
根据图18的布线布局例，与图17同样，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
[7.2.7布线层内的布线布局的第7例]
图19是表示布线层内的布线布局的第7例的图。该图与图14相比不同点在于追加了电源布线。以下，以不同点为中心进行说明。
布线21是电源布线，具有从电源布线的主体部分延伸的延伸部分e1、e2。电源布线例如可以是在布线层内以将锁存电路L1的全部或一部分包围的方式配置的布线，也可以是形成在其他布线层中的屏蔽布线。
根据图19的布线布局例，与图14同样，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
[7.2.8布线层内的布线布局的第8例]
图20是表示布线层内的布线布局的第8例的图。该图是将形成在1个布线层内的多个布线中的一部分示意地放大了的图。在图20中表示布线11、12、21、22的布局。图中的v1表示将布线21与其他布线层的布线连接的通孔接触部。v2表示将布线22与其他布线层的布线连接的通孔接触部。e1表示布线21的延伸部分。e2表示布线22的延伸部分。
布线11和布线12表示冗余布线对。布线21是与布线11及布线12不同的其他布线。布线22是与布线11及布线12不同的再其他布线。该布线21和布线22不是冗余布线对。冗余布线对的布线11和布线12具有在布线层内并行配置的并行区间，遍及该并行区间的大部分而夹着其他布线21和再其他布线22。其他布线21和再其他布线22隔开间隔d1配置在相同的直线上。
图20的布线布局例与图13同样地满足以下的关系。
布线11与布线12的距离a比布线11与布线21或布线22的距离b1大。
布线11与布线12的距离a比布线12与布线21或布线22的距离b2大。
进而，在图20中，布线11与布线12的距离a比布线21与布线22的距离d1大。换言之，布线11和布线12相邻而并行的区间(即不夹着其他布线的区间)的距离d1比布线11与布线12的距离a小。
在图20中，冗余布线对的布线11和布线12配置为，遍及将布线11和布线12并行配置的并行区间的大部分而夹着布线21或布线22。为此，布线21具有延伸部分e1，布线22具有延伸部分e2。即，延伸部分e1、e2的端部可以是在布线层内没有被连接的开放端。
根据图20的布线布局例，与图14同样地能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
另外，图20的布线21例如可以是电源线，也可以是接地线。布线22也例如可以是电源线，也可以是接地线。
在图13～图20中表示了1个布线层内的冗余布线对的配置布局例。以下，对不同布线层中的冗余布线对的配置布局进行说明。
[7.3.1布线层间的布线布局的第1例]
图21是表示布线层间的布线布局的第1例的图。该图的(a)表示将形成有锁存电路L1的半导体基板进行平面观察而得到的布线布局。该图的(b)表示(a)的A－A线的截面，包括3个布线层M1～M3。该图是将形成在布线层M1～M3中的布线中的、与冗余布线对关联的部分示意地放大了的图。在图21中表示冗余布线对的布线11和布线12。
如图21所示，冗余布线对的布线11和布线12属于不同的布线层。即，布线11属于布线层M3，布线12属于布线层M2和M1，包含通孔接触部。
不同布线层中的冗余布线对以满足以下关系的方式配置。即，在布线11和布线12的布线层不同的情况下，布线11与布线12的距离a比相邻的布线层间的层间距离c大。在该图中，作为布线11与布线12的距离，记载了a1、a2、a3这3个，但布线11与布线12的距离a是最小的a1或a3。布线11和布线12以满足a>c的方式配置。
更详细而言，在图21中，在半导体装置的平面视图中，布线11和布线12具有重叠的部分，并且交叉。布线12具有与重叠部分对应的第1部分布线12b、与第1部分布线12b的一端连接的第2部分布线12a、以及与第1部分布线12b的另一端连接的第3部分布线12c。第1部分布线12b属于布线层M1。第2部分布线12a及第3部分布线12c属于与布线层M1不同的布线层M2，经由通孔接触部v1、v2而与第1部分布线12b连接。布线11属于距布线层M1比布线层M2更远的布线层M3。通过该配置布局，能够容易地满足上述的关系(即a>c)。在图21中，配置为，重叠的部分中的布线11与布线12的距离a2满足层间距离c的2倍以上。
根据图21的配置布局，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。这是因为，在混入了与层间距离c相同程度的大小的异物的情况下，不易发生布线11和布线12的短路。由此，抑制了冗余布线对的短路的发生。
另外，图21的布线层M1～M3只要是该配置顺序，也可以是多个布线层中的任意的3个。但是，层间距离c并不限于图21的布线层M2与布线层M3之间的距离，是相邻的两个布线层间的最小距离。
[7.3.2布线层间的布线布局的第2例]
图22A是表示布线层间的布线布局的第2例的图。该图的(a)表示将形成有锁存电路L1的半导体基板进行平面观察而得到的布线布局。该图的(b)表示(a)的B－B线的截面，包括两个布线层M2、M3。该图是将形成在布线层M2、M3中的布线中的、与冗余布线对关联的部分示意地放大了的图。在图22A中，表示冗余布线对的布线11和布线12。
在该图的(a)的平面图中，布线12配置为，绕过布线11的端部，以使布线11和布线12不重叠。
通过该配置布局，能够容易地满足上述的关系(即a>c)。
根据图22A的配置布局，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。这是因为，在混入了与层间距离c相同程度的大小的异物的情况下，不易发生布线11和布线12的短路。由此，抑制了冗余布线对的短路的发生。
[7.3.3布线层间的布线布局的第2例]
图22B是表示布线层间的布线布局的第2例的变形例的图。该图与图22A相比不同点在于，具备布线31。以下，以不同点为中心进行说明。布线31配置在布线11或布线12的附近，包括通孔接触部v1和延伸部分e1。通孔接触部v1将其他布线层M4的布线31部分与布线层M3的布线31连接。延伸部分e1从通孔接触部v1延伸。此外，也可以设置以下这样的延伸规则。即，从通孔v1到延伸部分e1的端部为止的长度e1比半导体装置的设计规则中的布线的最小尺寸大。另外，该延伸规则也可以对其他图的延伸部分应用。
在图22B中，布线31的延伸部分e1配置为，与冗余布线对的一方的布线在相同的布线层内相邻，与另一方的布线在不同的布线层间相邻。此外，距离a比布线11与布线31的距离大，并且比布线12与布线31的距离大。
根据布线设计CAD，如果想要没有布线31地实现图22A，则存在导致在冗余对之间必须仅利用最小限度的布线这样的限定的情况，存在布局困难的情况。如果在布线11或布线12附近适当配置布线31，则能够容易地设计冗余布线对的配置。结果，能够容易地实现图22B那样的冗余布线对的布局。
[7.4半导体装置的其他电路例]
接着，对具有冗余布线对的其他电路例进行说明。
图23是表示在实施方式1的半导体装置中形成的其他电路例的图。该图的半导体装置，作为具有软错误耐性的电路，表示BISER(Built in Soft Error Resilience)型触发器电路的结构例。
该图的触发器电路具备延迟电路DL、倒相器IV、主锁存器ML0、ML1、主C要素CM、副锁存器SL0、SL1、副C要素CS、主弱保持电路WM和副弱保持电路WS，为双重主副构造。图23中的冗余布线对是与副锁存器SL0的输出Qn连接的布线、以及与副锁存器SL1的输出Qn连接的布线。
延迟电路DL将向主锁存器ML0输入的输入数据D延迟时间τ而向主锁存器ML1输出。
倒相器IV输出将时钟信号Cp翻转后的时钟信号Cn。
主锁存器ML0与时钟信号Cp及时钟信号Cn同步，将输入数据D锁存，将数据Qp输出。输出数据Qp是与数据D相同的逻辑电平的非翻转输出数据。
主锁存器ML1与时钟信号Cp及时钟信号Cn同步，将延迟后的输入数据D锁存，将数据Qp输出。输出数据Qp是与数据D相同的逻辑电平的非翻转输出数据。
主C要素CM是2输入1输出的翻转电路，当2输入为确定的相同的逻辑电平时输出该逻辑电平的翻转了的电平，当2输入不为确定的相同的逻辑电平时成为高阻抗。
主弱保持电路WM是弱保持器(Weak Keeper)电路，保持主C要素CM输出的逻辑电平，当主C要素CM的输出为高阻抗时，输出在即将成为高阻抗之前所保持的逻辑电平。
副锁存器SL0与时钟信号Cp及时钟信号Cn同步，将输入数据D锁存，将数据Qn输出。输出数据Qn是将数据D翻转了的逻辑电平的数据。
副锁存器SL1与时钟信号Cp及时钟信号Cn同步，将输入数据D锁存，将数据Qn输出。输出数据Qn是将数据D翻转了的数据。
副C要素CS是2输入1输出的翻转电路，当2输入为确定的相同的逻辑电平时输出该逻辑电平的翻转了的逻辑电平，当2输入不为确定的相同的逻辑电平时成为高阻抗。在图24中表示副C要素CS的电路例。该图的副C要素CS由两个PMOS晶体管和两个NMOS晶体管构成。两个PMOS晶体管和两个NMOS晶体管被串联连接。另外，主C要素CM也可以与图24相同。
副弱保持电路WS是弱保持器(Weak Keeper)电路，保持与副C要素CS输出的逻辑电平相同的逻辑电平，当副C要素CS的输出为高阻抗时输出在即将成为高阻抗之前所保持的逻辑电平。
在这样的触发器电路中，假设在2组主副锁存器中的一方因软错误而翻转了的情况下，主C要素CM或副C要素CS的输出成为高阻抗，但能够通过主弱保持电路WM或副弱保持电路WS所保持的逻辑电平而保持正确的数据。
图23的触发器电路中的冗余布线对包括：将副锁存器SL0的输出端子与副C要素CS的两个输入端子中的一个连接的布线、以及将副锁存器SL1的输出端子与副C要素CS的两个输入端子中的另一个连接的布线。换言之，副锁存器SL0的输出布线及副锁存器SL1的输出布线是冗余布线对。
该布线对满足在图13～图22B中说明的配置布局的关系。由此，能够减轻图23的触发器电路内的由冗余布线对的短路引起的软错误耐性的劣化。
另外，图23中的主锁存器ML0的输出布线及主锁存器ML1的输出布线也可以进行与冗余布线对相同的处理。即，也可以满足在图13～图22B中说明的配置布局的关系。
主锁存器ML1的输入数据D比主锁存器ML0的输入数据D延迟了时间τ。由此，主锁存器ML1的输出数据Qp比主锁存器ML0的输出数据Qp延迟了时间τ。在本说明书中，定义为“冗余布线对是成为相同的信号电平但不相互连接的独立的布线”。主锁存器ML0的输出布线及主锁存器ML1的输出布线不满足该定义。但是，主锁存器ML0的输出布线及主锁存器ML1的输出布线可能发生图25所示的布线短路的问题，此外，除了延迟时间τ以外大致符合冗余布线对的定义。因此，主锁存器ML0的输出布线及主锁存器ML1的输出布线通过满足在图13～图22B中说明的配置布局的关系，能够减轻软错误耐性的劣化。
另外，在实施方式中，作为冗余布线对，表示了双重化的例子，但也可以将三重以上的多重化的多个布线中的两个布线的组合分别看作布线对。该情况下，被看作布线对的两个布线满足在图13～图22B中说明的配置布局的关系即可。
如以上说明的那样，实施方式的半导体装置，具备：第1布线11；第2布线12，不与第1布线11连接，并且为了传递与第1布线11相同的信号电平而设置；以及其他布线21、22，是与第1布线11及第2布线12不同的布线；在布线层内，第1布线11与第2布线12的距离a比第1布线11与其他布线21、22的距离b1、b3大，并且比第2布线12与其他布线21或22的距离b2或b4大。
由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。这是因为，在混入了与布线间距离相同程度的大小的异物的情况下，相比于第1布线与第2布线的短路，更容易发生第1布线或第2布线与其他布线的短路。结果，抑制了无法检测到的短路的发生，换言之，抑制了冗余布线对的短路的发生。
这里，可以是，第1布线11和第2布线12具有在布线层内并行配置的并行区间，在并行区间中夹着其他布线21、22。
这里，可以是，其他布线21、22包含在布线层内从其他布线21、22的主体部分延伸的延伸部分e1，延伸部分e1在布线层内的并行区间内夹在第1布线11与第2布线12之间。
这里，可以是，其他布线21、22包含从与其他布线21、22的主体部分连接的通孔延伸的延伸部分e1，延伸部分e1在布线层内的并行区间内夹在第1布线11与第2布线12之间。
这里，可以是，其他布线21、22具有在布线层内从其他布线21、22的主体部分分支而延伸的延伸部分e1，延伸部分e1在布线层内的并行区间内夹在第1布线11与第2布线12之间。
这里，可以是，延伸部分e1的端部是在布线层内没有被连接的开放端。
这里，可以是，延伸部分e1～e3在布线层内绕过第1布线11的端部，进而遍及并行区间而配置。
这里，可以是，还具备：第3布线；以及第4布线，不与第1布线11连接，并且为了传递与第3布线相同的信号电平而设置；其他布线21或22是第3布线。
这里，可以是，第1布线11至第4布线的一部分在布线层内以第1布线11、第3布线、第2布线12、第4布线的顺序排列。
由此，以第1冗余对的一方的布线、第2冗余对的一方的布线、第1冗余对的另一方的布线、第2冗余对的另一方的布线的顺序排列，所以能够防止或减轻冗余对的短路。
这里，可以是，通孔将延伸部分和与上述的布线层不同的布线层中的其他布线21、22的主体部分连接。
这里，可以是，延伸部分e1的长度比半导体装置的设计规则的最小尺寸大。
这里，可以是，第1布线11和第2布线12包括在布线层内以夹着其他布线21、22和再其他布线21、22的方式并行配置的区间，区间内的其他布线21、22与再其他布线21、22的距离d1比第1布线11与第2布线12的距离小。
这里，第1布线11及第2布线12可以是DICE(Dual Interlocked storage Cell)锁存电路的构成要素。
这里，第1布线11及第2布线12可以是BISER(Built in Soft Error Resiliency)触发器电路的构成要素。
此外，可以是，实施方式的半导体装置具备：多个布线层；第1布线11；以及第2布线12，不与第1布线11连接，并且为了传递与第1布线11相同的信号电平而设置；第1布线11和第2布线12属于不同的布线层；第1布线11与第2布线12的距离a1比相邻的布线层的层间距离c大。
由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。这是因为，在混入了与布线间的距离相同程度的大小的异物的情况下，不易发生第1布线与第2布线的短路。换言之，抑制了冗余布线对的短路的发生。
这里，可以是，在半导体装置的平面视图中第1布线11和第2布线12具有重叠的部分，重叠的部分的第1布线11与第2布线12的距离为层间距离c的2倍以上。
这里，可以是，在半导体装置的平面视图中第1布线11和第2布线12在重叠的部分交叉；第2布线12具有：第1部分布线12b，与重叠的部分对应；第2部分布线12a，与第1部分布线12b的一端连接；以及第3部分布线12c，与第1部分布线12b的另一端连接；第1部分布线12b属于第1布线层M1；第2部分布线12a及第3部分布线12c属于与第1布线层M1不同的第2布线层M2，经由通孔接触部v1、v2而与第1部分布线12b连接；第1布线11属于距第1布线层M1比第2布线层M2更远的第3布线层M3。
这里，可以是，第2布线12以将第1布线11的端部绕过的方式配置，以使得在半导体集成电路的平面视图中第1布线11和第2布线12不重叠。
这里，可以是，还具备与第1布线11及第2布线12的至少一方在布线层间或布线层内对置的第3布线31；第3布线31具有从通孔延伸的延伸部分e1。
这里，可以是，延伸部分e1的长度比半导体装置的设计规则的最小尺寸大。
以上，说明了多个实施方，但也可以将这些实施方式中的构成要素组合而得到新的实施方式。此外，即使代替倒相器、2输入NAND而是其他电路，只要是具有输入和输出为翻转关系的功能的电路，则不限定具体电路结构而可以看作倒相器。
以上，基于实施方式对一个或多个技术方案的半导体装置进行了说明，但本发明并不限定于该实施方式。只要不脱离本发明的主旨，对本实施方式施以了本领域技术人员想到的各种变形后的形态、或将不同实施方式的构成要素组合而构建的形态也可以也包含在一个或多个技术方案的范围内。
产业上的可利用性
如以上说明，本发明的半导体装置由于能够以小面积实现软错误耐性高的半导体装置，所以作为搭载在被要求以小面积稳定动作的车载设备等电子设备中的半导体集成电路等是有用的。
标号说明
Wn1 N阱区域
Wp1、Wp2 P阱区域
p1、p2、p3、p4 漏极节点
p11、p21、p31、p41 漏极节点
p12、p22、p32、p42 漏极节点
pt1～pt4 PMOS晶体管
pt11、pt21、pt31、pt41 PMOS晶体管
pt12、pt22、pt32、pt42 PMOS晶体管
101、104、111 PMOS晶体管
n11、n21、n31、n41 漏极节点
n12、n22、n32、n42 漏极节点
nt1～nt4 NMOS晶体管
nt11、nt21、nt31、nt41 NMOS晶体管
nt12、nt22、nt32、nt42 NMOS晶体管
102、105、112 NMOS晶体管
g1、g2、g3、g4 栅极
g11、g21、g31、g41 栅极
g12、g22、g32、g42 栅极
gck、gr 共通栅极
i1～i8 第1～第8翻转电路
CK 时钟输入信号
CKI、CKIN 时钟信号
D 数据输入信号
S1、S2 开关电路
Q 输出信号
R 复位输入信号
Id 数据输入电路
Ick 时钟输入电路
O1 输出电路
L1、L2 锁存电路
F1 触发器电路

Claims (10)

1.一种半导体装置，其特征在于，
具备：
第1锁存电路，由第1至第4翻转电路构成；
第1及第2第一型阱区域；以及
第二型阱区域；
上述第1至第4翻转电路分别具有：
第一型MOS晶体管；
第二型MOS晶体管；以及
输出节点，与上述第一型MOS晶体管的漏极及上述第二型MOS晶体管的漏极连接；
上述第1翻转电路的输出节点与上述第2翻转电路的第一型MOS晶体管的栅极及第4翻转电路的第二型MOS晶体管的栅极连接；
上述第2翻转电路的输出节点与上述第3翻转电路的第一型MOS晶体管的栅极及上述第1翻转电路的第二型MOS晶体管的栅极连接；
上述第3翻转电路的输出节点与上述第4翻转电路的第一型MOS晶体管的栅极及上述第2翻转电路的第二型MOS晶体管的栅极连接；
上述第4翻转电路的输出节点与上述第1翻转电路的第一型MOS晶体管的栅极及上述第3翻转电路的第二型MOS晶体管的栅极连接；
上述第1至第4翻转电路的第一型MOS晶体管的漏极分别配置在上述第二型阱区域中；
上述第1及第2翻转电路的第二型MOS晶体管的漏极分别配置在上述第1第一型阱区域中；
上述第3及第4翻转电路的第二型MOS晶体管的漏极分别配置在第2第一型阱区域中；
上述第二型阱区域配置在上述第1第一型阱区域与上述第2第一型阱区域之间；
在平面视图中，上述第1翻转电路的上述第一型MOS晶体管的漏极与上述第3翻转电路的上述第一型MOS晶体管的漏极的距离大于上述第1翻转电路的上述第一型MOS晶体管的漏极与上述第4翻转电路的上述第一型MOS晶体管的漏极的距离。
2.如权利要求1所述的半导体装置，其特征在于，
上述第1及第2第一型阱区域是P型阱；
上述第二型阱区域是N型阱。
3.如权利要求1或2所述的半导体装置，其特征在于，
在平面视图中，上述第2翻转电路的上述第一型MOS晶体管的漏极与上述第4翻转电路的上述第一型MOS晶体管的漏极的距离大于上述第2翻转电路的上述第一型MOS晶体管漏极与上述第3翻转电路的上述第一型MOS晶体管的漏极的距离，并且大于上述第3翻转电路的上述第一型MOS晶体管的漏极与上述第4翻转电路的上述第一型MOS晶体管的漏极的距离。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述第1和第2上述第1至第4翻转电路中的至少1个是以时钟信号为输入的钟控翻转电路。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
上述半导体装置在上述第1锁存电路的后级具备由第5至第8翻转电路构成的第2锁存电路；
上述第5至第8翻转电路分别具有：
第一型MOS晶体管；
第二型MOS晶体管；以及
输出节点，与上述第一型MOS晶体管的漏极及上述第二型MOS晶体管的漏极连接；
上述第5翻转电路的输出节点与上述第6翻转电路的第一型MOS晶体管的栅极及第8翻转电路的第二型MOS晶体管的栅极连接；
上述第6翻转电路的输出节点与上述第7翻转电路的第一型MOS晶体管的栅极及上述第5翻转电路的第二型MOS晶体管的栅极连接；
上述第7翻转电路的输出节点与上述第8翻转电路的第一型MOS晶体管的栅极及上述第6翻转电路的第二型MOS晶体管的栅极连接；
上述第8翻转电路的输出节点与上述第5翻转电路的第一型MOS晶体管的栅极及上述第7翻转电路的第二型MOS晶体管的栅极连接；
上述第5至第8翻转电路的上述第一型MOS晶体管的漏极分别配置在上述第二型阱区域中；
上述第5及第6翻转电路的第二型MOS晶体管的漏极分别配置在上述第1第一型阱区域中；
上述第7及第8翻转电路的第二型MOS晶体管的漏极分别配置在上述第2第一型阱区域中；
在平面视图中，上述第5翻转电路的上述第一型MOS晶体管的漏极与上述第7翻转电路的上述第一型MOS晶体管的漏极的距离大于上述第5翻转电路的上述第一型MOS晶体管的漏极与上述第8翻转电路的上述第一型MOS晶体管的漏极的距离。
6.如权利要求5所述的半导体装置，其特征在于，
在平面视图中，上述第1至第8翻转电路的上述第一型MOS晶体管的漏极中的距上述第1翻转电路的上述第一型MOS晶体管的漏极最近的漏极包含在上述第7翻转电路中；
在平面视图中，上述第1至第8翻转电路的上述第一型MOS晶体管的漏极中的距上述第2翻转电路的上述第一型MOS晶体管的漏极最近的漏极包含在上述第8翻转电路中。
7.如权利要求5所述的半导体装置，其特征在于，
在平面视图中，上述第1至第8翻转电路的上述第一型MOS晶体管的漏极中的距上述第1翻转电路的上述第一型MOS晶体管的漏极最近的漏极包含在上述第7翻转电路中；
在平面视图中，上述第1至第8翻转电路的上述第一型MOS晶体管的漏极中的距上述第2翻转电路的上述第一型MOS晶体管的漏极最近的漏极包含在上述第8翻转电路中；
在平面视图中，上述第1至第8翻转电路的上述第一型MOS晶体管的漏极中的距上述第3翻转电路的上述第一型MOS晶体管的漏极最近的漏极包含在上述第5翻转电路中；
在平面视图中，上述第1至第8翻转电路的上述第一型MOS晶体管的漏极中的与上述第4翻转电路的上述第一型MOS晶体管的漏极最近的漏极包含在上述第6翻转电路中。
8.如权利要求5所述的半导体装置，其特征在于，
上述半导体装置中，上述第1至第8翻转电路中的至少1个是以时钟信号为输入的钟控翻转电路。
9.如权利要求5所述的半导体装置，其特征在于，
上述半导体装置中，上述第1至第8翻转电路中的至少1个是以复位信号或置位信号为输入的NAND型翻转电路。
10.如权利要求5所述的半导体装置，其特征在于，
上述半导体装置具备数据输入电路和时钟输入电路；
上述数据输入电路是包括至少1个第一型MOS晶体管的倒相器电路；
上述时钟输入电路包括两级倒相器电路；
上述两级倒相器电路包括至少1个第一型MOS晶体管；
上述数据输入电路的上述第一型MOS晶体管的漏极及上述时钟输入电路的上述第一型MOS晶体管的漏极的一方与上述第1翻转电路的第一型MOS晶体管的漏极及第2翻转电路的上述第一型MOS晶体管的漏极在第1方向上排列配置；
上述数据输入电路的上述第一型MOS晶体管的漏极及上述时钟输入电路的上述第一型MOS晶体管的漏极的另一方与上述第3翻转电路的第一型MOS晶体管的漏极及第4翻转电路的上述第一型MOS晶体管的漏极在上述第1方向上排列配置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919162B (zh) 2008-01-17 2013-12-11 坚固芯片公司 用于抗软错误的电子设备的布局方法以及抗辐射的逻辑单元
JP2010092963A (ja) * 2008-10-06 2010-04-22 Nec Electronics Corp 半導体装置
JP5369771B2 (ja) 2009-03-06 2013-12-18 富士通セミコンダクター株式会社 ラッチ回路
JP2013143666A (ja) * 2012-01-11 2013-07-22 Fujitsu Semiconductor Ltd ラッチ回路
US9344067B1 (en) * 2013-07-26 2016-05-17 Altera Corporation Dual interlocked cell (DICE) storage element with reduced charge sharing
US9768757B1 (en) * 2016-06-08 2017-09-19 Altera Corporation Register circuitry with asynchronous system reset
JP7283697B2 (ja) * 2017-06-12 2023-05-30 国立研究開発法人宇宙航空研究開発機構 シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路

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