CN115831187A - 一种双生8t sram存算单元、计算系统 - Google Patents

一种双生8t sram存算单元、计算系统 Download PDF

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Abstract

本发明公开了一种双生8T SRAM存算单元、计算系统，双生8T SRAM存算单元包括计算单元和存储单元，所述存储单元为双生8T SRAM单元，包括高位权重存储单元M8T和低位权重存储单元L8T；工作在存储模式时，高位权重存储单元M8T和低位权重存储单元L8T用于实现读写通路的分离；工作在计算模式时，计算单元用于实现2 bits输入数据与2 bits权重的乘法运算。本发明提升了运算效率的同时减少了功耗，并避免了读干扰写的问题。

Description

一种双生8T SRAM存算单元、计算系统
技术领域
本发明属于计算机技术领域，具体涉及一种双生8T SRAM存算单元、计算系统。
背景技术
现有技术中，诸多设计都仅支持单比特输入与单比特权重的乘法计算，这从根本上限制了效率的提升，而诸多研究多比特计算的设计中，局部计算单元又设计得较为复杂，不利于节省面积和减少功耗，而有的设计为了减小面积，采用6T SRAM存储单元作基本存储单元，但是这又给电路引进了读干扰写问题。
发明内容
为解决现有技术中的不足，本发明提供一种双生8T SRAM存算单元、计算系统，提升了运算效率的同时减少了功耗，并避免了读干扰写的问题。
为达到上述目的，本发明所采用的技术方案是：
第一方面，提供一种双生8T SRAM存算单元，包括：计算单元和存储单元，所述存储单元为双生8T SRAM单元，包括高位权重存储单元M8T和低位权重存储单元L8T；工作在存储模式时，高位权重存储单元M8T和低位权重存储单元L8T用于实现读写通路的分离；工作在计算模式时，计算单元用于实现2bits输入数据与2bits权重的乘法运算。
进一步地，所述低位权重存储单元L8T，包括：NMOS晶体管N1～N6和PMOS晶体管P1～P2；其中，NMOS晶体管N1、N2、N5的源端接地；NMOS晶体管N1的漏端与NMOS晶体管N2的栅端、PMOS晶体管P2的栅端、PMOS晶体管P1的漏端和NMOS晶体管N3的源端相连；NMOS晶体管N1的栅端与PMOS晶体管P1的栅端、NMOS晶体管N2的漏端、PMOS晶体管P2的漏端、NMOS晶体管N4的源端和NMOS晶体管N5的栅端相连；PMOS晶体管P1、P2的源端与电源电位相连；NMOS晶体管N3、N4的栅端接字线WL，NMOS晶体管N3的漏端接位线BL1；NMOS晶体管N4的漏端接位线BL1B；NMOS晶体管N5的漏端与NMOS晶体管N6的源端相接，NMOS晶体管N6的漏端接读位线RBL，NMOS晶体管N6的栅端接读字线RWL。
进一步地，所述高位权重存储单元M8T，包括：NMOS晶体管N7～N12和PMOS晶体管P3～P4；其中，NMOS晶体管N8、N9、N10的源端接地；PMOS晶体管P3、P4的源端与电源电位相连；NMOS晶体管N7的漏端接读位线RBL；NMOS晶体管N7的栅端接读字线RWL；NMOS晶体管N7的源端与NMOS晶体管N8的漏端相接；NMOS晶体管N8的栅端与NMOS晶体管N9的漏端、PMOS晶体管P3的漏端、NMOS晶体管N11的源端、PMOS晶体管P4的栅端和NMOS晶体管N10的栅端相接；NMOS晶体管N9的栅端与PMOS晶体管P3的栅端、PMOS晶体管P4的漏端、NMOS晶体管N10的漏端和NMOS晶体管N12的源端相接；NMOS晶体管N11的漏端接位线BL2B，NMOS晶体管N12的漏端接位线BL2；NMOS晶体管N11、N12的栅端接字线WL。
进一步地，读位线RBL上的电荷变化量导致读位线RBL上的电压值不同，即：
Figure BDA0003966005820000021
其中，ΔV表示读位线RBL上的电压变化量，ΔQ表示与读位线RBL相接的电容CC的电荷量变化量，Cc表示连接在读位线RBL上的电容；通过探测读位线RBL上的电压大小，从而判断存储的2bits权重数据的大小。
进一步地，所述计算单元包括PMOS晶体管P5～P8、传输门T1～T2、电容C1～C2和电容CC；其中，PMOS晶体管P7、P8的漏端接地；电容C1、C2和CC的下极板接地；传输门T1的输入端接位线BL1、PMOS晶体管P7的栅端；传输门T2的输入端接位线BL2、PMOS晶体管P8的栅端；传输门T1、T2的高电平控制端口均接NMOS输入HTS，低电平控制端口均接PMOS输入LTS；传输门T1的输出端与电容C1的上极板、PMOS晶体管P5的源端相接；传输门T2的输出端与电容C2的上极板、PMOS晶体管P6的源端相接；PMOS晶体管P5、P6的栅端接读位线RBL；电容CC的上极板接读位线RBL；PMOS晶体管P5的漏端与PMOS晶体管P7的源端相接；PMOS晶体管P6的漏端与PMOS晶体管P8的源端相接。
进一步地，读位线RBL对地放电电荷量不同，从而使读位线RBL稳定在不同大小的电位，用于表征存储的权重数据。
第二方面，提供一种计算系统，所述计算系统配置有第一方面所述的双生8T SRAM存算单元。
与现有技术相比，本发明所达到的有益效果：
(1)本发明通过设置存储单元为双生8T SRAM单元，包括高位权重存储单元M8T和低位权重存储单元L8T，工作在存储模式时，高位权重存储单元M8T和低位权重存储单元L8T用于实现读写通路的分离；工作在计算模式时，计算单元用于实现2bits输入数据与2bits权重的乘法运算，提升了运算效率的同时减少了功耗，分离读写通路，解决传统6T SRAM中存在的读干扰写问题；
(2)本发明运算效率高，能同时进行2bit输入数据与2bit权重的乘法运算，相较于单比特权重的SRAM阵列具有更高的效率；
(3)本发明具有更大的信号容限，读位线RBL的电压摆幅更大，所以相应的信号容限得到了提升；
(4)局部计算单元电路简单，节省了面积消耗。
附图说明
图1是本发明实施例提供的一种双生8T SRAM存算单元的电路原理示意图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例一：
如图1所示，一种双生8T SRAM存算单元，主要包括由NMOS晶体管N1～N12和PMOS晶体管P1～P4组成的双生8T SRAM存储单元，由PMOS晶体管P5～P8、传输门T1～T2、电容C1～C2和电容CC组成的计算单元。其中，BL1是低位8T SRAM单元的位线，用于传输低位输入数据和权重数据；BL1B是低位8T SRAM单元的位线非，用于传输低位输入数据和权重数据；BL2是高位8T SRAM单元的位线，用于传输高位输入数据和权重数据；BL2B是高位8TSRAM单元的位线非，用于传输高位输入数据和权重数据；RBL是双生8T SRAM单元的读位线，同时也作用在局部计算单元中的P5和P6晶体管的栅端上，控制其导通；RWL是双生8T SRAM单元的读字线，用于控制双生8T SRAM单元的权重数据读取；WL是字线，用于控制双生8T SRAM单元的权重数据写入；HTS是传输门T1和T2的NMOS输入(高电位有效)；LTS是传输门T1和T2的PMOS输入(低电位有效)；HM是局部计算单元的高位计算结果；LM是局部计算单元的低位计算结果；M8T是双生8T SRAM中的高位权重存储单元；L8T是双生8T SRAM中的低位权重存储单元；VDD是电路最高电位，电源电位；VSS是电路最低电位，地电位；N1～N12是NMOS晶体管；P1～P8是PMOS晶体管；T1、T2是传输门；C1、C2、CC是电容。
NMOS晶体管N1、N2、N5、N8、N9、N10的源端，PMOS晶体管P7、P8的漏端、电容C1的下极板、电容C2的下极板和电容CC的下极板均接地，NMOS晶体管N1的漏端与NMOS晶体管N2的栅端、PMOS晶体管P2的栅端、PMOS晶体管P1的漏端和NMOS晶体管N3的源端相连，NMOS晶体管N1的栅端与PMOS晶体管P1的栅端、NMOS晶体管N2的漏端、PMOS晶体管P2的漏端、NMOS晶体管N4的源端和NMOS晶体管N5的栅端相连；PMOS晶体管P1、P2、P3和P4的源端均与电源电位相连；NMOS晶体管N3、N4、N11和N12的栅端均接字线WL，NMOS晶体管N3的漏端接位线BL1、传输门T1的输入端和PMOS晶体管P7的栅端；NMOS晶体管N4的漏端接位线BL1B；NMOS晶体管N5的漏端与NMOS晶体管N6的源端相接；NMOS晶体管N6、N7的漏端，PMOS晶体管P5、P6的栅端，电容CC的上极板均在读位线RBL上；NMOS晶体管N6、N7的栅端均在接在读字线RWL上；NMOS晶体管N7的源端与NMOS晶体管N8的漏端相接；NMOS晶体管N8的栅端与NMOS晶体管N9的漏端、PMOS晶体管P3的漏端、NMOS晶体管N11的源端、PMOS晶体管P4的栅端和NMOS晶体管N10的栅端相接；NMOS晶体管N9的栅端与PMOS晶体管P3的栅端、PMOS晶体管P4的漏端、NMOS晶体管N10的漏端和NMOS晶体管N12的源端相接；NMOS晶体管N11的漏端接在位线BL2B上；NMOS晶体管N12的漏端、传输门T2的输入端和PMOS晶体管P8的栅端均接在位线BL2上；传输门T1、T2的高电平控制端口均接HTS，低电平控制接口均接LTS，传输门T1的输出端与电容C1的上极板、PMOS晶体管P5的源端相接；传输门T2的输出端与电容C2的上极板、PMOS晶体管P6的源端相接；PMOS晶体管P5的漏端与PMOS晶体管P7的源端相接；PMOS晶体管P6的漏端与PMOS晶体管P8的源端相接；
本实施例中，双生8T SRAM存算单元存在两种工作模式：存储模式和计算模式，且在任意工作模式下，NMOS晶体管N7和N8的尺寸是NMOS晶体管N5和N6的两倍，以此实现2bits权重，表1是2bits权重真值表，其中ILC表示低位8T SRAM单元，即L8T，在RBL上产生的电流，即RBL Current；高位8T SRAM单元，即M8T，在RBL上产生的电流为2×ILC。
表1 2bit权重真值表
Figure BDA0003966005820000051
工作在存储模式时，电路主要进行的操作是写和读。写操作以高位8T SRAM写“0”和低位8T SRAM写“1”为例：先将位线BL1、BL2B预充至高电位“1”和将位线BL1B、BL2预充至低电位“0”，再开启字线WL，通过打开NMOS晶体管N3、N4、N11和N12将节点Q1、Q1B、Q2和QB2分别写为高电位“1”、低电位“0”、低电位“0”和高电位“1”，待4个节点的电位稳定后，断开字线WL以存储数据；读操作以高位8T SRAM读“1”和低位8T SRAM读“0”为例：打开读字线RWL，则NMOS晶体管N6和N7导通，由于高位8T SRAM存储的权重Q2为“1”，则Q2B为“0”，所以NMOS晶体管N8不导通，NMOS晶体管N7和N8未形成读位线RBL对地的导电通路；又由于低位8T SRAM存储的权重Q1为“0”，则Q1B为“1”，所以NMOS晶体管N5导通，读位线RBL通过NMOS晶体管N5和N6形成的导电通路对地放电；因为：1)NMOS晶体管N5、N6和N7、N8均未形成导电通路；2)NMOS晶体管N5、N6形成导电通路，但NMOS晶体管N7、N8未形成导电通路；3)NMOS晶体管N5、N6未形成导电通路，但NMOS晶体管N7、N8形成导电通路；4)NMOS晶体管N5、N6和N7、N8均形成导电通路；因为读位线RBL电容大小不变，所以在一定的时间长度内，NMOS晶体管N5、N6、N7和N8形成的以上四种不同的导电通路情形对读位线RBL上的电荷变化量具有不同的影响，从而导致读位线RBL上的电压值不同，即：
Figure BDA0003966005820000061
其中，ΔV表示读位线RBL上的电压变化量，ΔQ表示与读位线RBL相接的电容CC的电荷量变化量，Cc表示连接在读位线RBL上的电容。
通过探测读位线RBL上的电压大小，从而判断存储的2bits权重数据的大小。
工作在计算模式时，与存储模式类似，打开读字线RWL，双生8T SRAM存储的权重数据为Q1和Q2，其中Q2为高位权重，Q1为低位权重，根据Q1和Q2的值，会使NMOS晶体管N5、N6和N7、N8会形成不同的导电通路组合：1)权重Q1为“0”，Q2为“0”时，打开读字线RWL，则NMOS晶体管N5、N6和N7、N8分别使读位线RBL对地形成导电通路，所以读位线RBL上的电位变化很大；2)权重Q1为“1”，Q2为“0”时，打开读字线RWL，则NMOS晶体管N5、N6未使读位线RBL对地形成导电通路，但NMOS晶体管N7、N8使读位线RBL对地形成导电通路，所以读位线RBL上的电位变化较大；3)权重Q1为“0”，Q2为“1”时，打开读字线RWL，则NMOS晶体管N5、N6使读位线RBL对地形成导电通路，但NMOS晶体管N7、N8未使读位线RBL对地形成导电通路，所以读位线RBL上的电位变化较小；4)权重Q1为“1”，Q2为“1”时，打开读字线RWL，则NMOS晶体管N5、N6和N7、N8均未使读位线RBL对地形成导电通路，所以读位线RBL上的电位无变化；在一定时间内，以上四种不同的权重存储情况会使读位线RBL对地放电电荷量不同，从而使读位线RBL稳定在不同大小的电位，以此来表征存储的权重数据。
2bits输入数据分别加在BL1和BL2上，其中，BL2为高位输入数据，BL1为低位输入数据，通过BL1和BL2控制晶体管P7和P8的关断和导通与读位线RBL控制的晶体管P5、P6的导通程度共同产生输入数据与权重的乘法运算，2bits输入数据中的高位与权重的乘运算结果将以电压变化量的形式显示在HM处，而低位与权重的乘运算结果将以电压变化量的形式显示在LM处，结合HM和LM的结果就可得到2bits输入数据与2bits权重的乘法运算结果。
本发明具有以下特点：1)分离读写通路，解决传统6T SRAM中存在的读干扰写问题；2)高效率，该电路单元能同时进行2bit输入数据与2bit权重的乘法运算，相较于单比特权重的SRAM阵列具有更高的效率；3)更大的信号容限，读位线RBL的电压摆幅更大，所以相应的信号容限得到了提升；4)局部计算单元电路简单，节省了面积消耗。其中，特点1)、2)和3)主要来自双生8T SRAM单元，通过8T设计，存储模式的读通路与写通路不同，从而避免了多条字线WL同时开启可能会导致位线电位降低至写容限以下，使得原本存“1”的单元被误写“0”；此外双生8T的设计使电路能进行多比特存储与运算，这不仅提高了工作效率，也提高了读位线RBL上的电压摆幅，即提高了信号容限，使电路出现误翻转的几率降低；特点2)和4)也得益于局部计算单元，该局部计算单元电路规模较小，只有四个晶体管，且有两个数据输入端，所以在保证面积较小的同时又支持2bit的数据输入。
本实施例通过仿真对一种双生8T SRAM存算单元的功能进行了验证，验证结果表明所有功能均符合设计要求。
实施例二：
基于实施例一所述的一种双生8T SRAM存算单元，本实施例提供一种计算系统，所述计算系统配置有实施例一所述的双生8T SRAM存算单元。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种双生8T SRAM存算单元，其特征在于，包括：计算单元和存储单元，所述存储单元为双生8T SRAM单元，包括高位权重存储单元M8T和低位权重存储单元L8T；
工作在存储模式时，高位权重存储单元M8T和低位权重存储单元L8T用于实现读写通路的分离；
工作在计算模式时，计算单元用于实现2bits输入数据与2bits权重的乘法运算。
2.根据权利要求1所述的双生8T SRAM存算单元，其特征在于，所述低位权重存储单元L8T，包括：NMOS晶体管N1～N6和PMOS晶体管P1～P2；其中，NMOS晶体管N1、N2、N5的源端接地；
NMOS晶体管N1的漏端与NMOS晶体管N2的栅端、PMOS晶体管P2的栅端、PMOS晶体管P1的漏端和NMOS晶体管N3的源端相连；
NMOS晶体管N1的栅端与PMOS晶体管P1的栅端、NMOS晶体管N2的漏端、PMOS晶体管P2的漏端、NMOS晶体管N4的源端和NMOS晶体管N5的栅端相连；
PMOS晶体管P1、P2的源端与电源电位相连；
NMOS晶体管N3、N4的栅端接字线WL，NMOS晶体管N3的漏端接位线BL1；
NMOS晶体管N4的漏端接位线BL1B；
NMOS晶体管N5的漏端与NMOS晶体管N6的源端相接，NMOS晶体管N6的漏端接读位线RBL，NMOS晶体管N6的栅端接读字线RWL。
3.根据权利要求2所述的双生8T SRAM存算单元，其特征在于，所述高位权重存储单元M8T，包括：NMOS晶体管N7～N12和PMOS晶体管P3～P4；其中，NMOS晶体管N8、N9、N10的源端接地；PMOS晶体管P3、P4的源端与电源电位相连；
NMOS晶体管N7的漏端接读位线RBL；NMOS晶体管N7的栅端接读字线RWL；NMOS晶体管N7的源端与NMOS晶体管N8的漏端相接；
NMOS晶体管N8的栅端与NMOS晶体管N9的漏端、PMOS晶体管P3的漏端、NMOS晶体管N11的源端、PMOS晶体管P4的栅端和NMOS晶体管N10的栅端相接；
NMOS晶体管N9的栅端与PMOS晶体管P3的栅端、PMOS晶体管P4的漏端、NMOS晶体管N10的漏端和NMOS晶体管N12的源端相接；
NMOS晶体管N11的漏端接位线BL2B，NMOS晶体管N12的漏端接位线BL2；NMOS晶体管N11、N12的栅端接字线WL。
4.根据权利要求3所述的双生8T SRAM存算单元，其特征在于，读位线RBL上的电荷变化量导致读位线RBL上的电压值不同，即：
Figure FDA0003966005810000021
其中，ΔV表示读位线RBL上的电压变化量，ΔQ表示与读位线RBL相接的电容CC的电荷量变化量，Cc表示连接在读位线RBL上的电容；
通过探测读位线RBL上的电压大小，从而判断存储的2bits权重数据的大小。
5.根据权利要求3所述的双生8T SRAM存算单元，其特征在于，所述计算单元包括PMOS晶体管P5～P8、传输门T1～T2、电容C1～C2和电容CC；其中，PMOS晶体管P7、P8的漏端接地；电容C1、C2和CC的下极板接地；
传输门T1的输入端接位线BL1、PMOS晶体管P7的栅端；传输门T2的输入端接位线BL2、PMOS晶体管P8的栅端；传输门T1、T2的高电平控制端口均接NMOS输入HTS，低电平控制端口均接PMOS输入LTS；传输门T1的输出端与电容C1的上极板、PMOS晶体管P5的源端相接；传输门T2的输出端与电容C2的上极板、PMOS晶体管P6的源端相接；
PMOS晶体管P5、P6的栅端接读位线RBL；电容CC的上极板接读位线RBL；PMOS晶体管P5的漏端与PMOS晶体管P7的源端相接；PMOS晶体管P6的漏端与PMOS晶体管P8的源端相接。
6.根据权利要求5所述的双生8T SRAM存算单元，其特征在于，读位线RBL对地放电电荷量不同，从而使读位线RBL稳定在不同大小的电位，用于表征存储的权重数据。
7.一种计算系统，其特征在于，所述计算系统配置有权利要求1～6任一项所述的双生8T SRAM存算单元。
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