CN111883191A - 10t sram单元、及基于10t sram单元的存内逻辑运算及bcam电路 - Google Patents

10t sram单元、及基于10t sram单元的存内逻辑运算及bcam电路 Download PDF

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Abstract

本发明公开了一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10T SRAM单元配置两个解耦合读端口以及横纵双向字线，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。

Description

10T SRAM单元、及基于10T SRAM单元的存内逻辑运算及BCAM 电路
技术领域
本发明涉及集成电路的设计领域，尤其涉及一种10T SRAM单元电路、及基于10TSRAM单元的存内逻辑运算及BCAM电路。
背景技术
迄今为止，绝大多数计算平台都是基于冯诺依曼架构搭建的，它采用的是存储模块与计算模块分离的形式，数据在存储模块与计算模块之间频繁的交换需要大量能耗，并且存储器与处理器之间有限带宽大大限制了计算效率。随着人工智能、机器学习和边缘计算等应用领域的快速发展，无疑给冯诺依曼架构带来了巨大的挑战，这类数据密集型应用需要处理海量数据，并且对计算能耗效率要求较高，由此出现了冯诺依曼瓶颈。为了寻求应对冯诺伊曼瓶颈的方法，存内计算(computing in memory，缩写为CIM)作为一种极具潜力的计算模式受到关注。存内计算避免了存储器与计算模块之间大规模的数据搬移，数据不需要读取，直接在存储器内部进行处理，同时它具备多行并行读取特性，可以同时访问多个地址，降低了因数据搬移造成的高能耗，提高了数据计算效率。因此，存内计算可以有效应对冯诺依曼架构存在的问题。
逻辑运算是运算的基础，存内逻辑运算也是存内计算的重要组成部分。Agrawal等人提出了一种以8T SRAM单元改进的X-SRAM电路结构，可以实现存内布尔运算(包括NAND、NOR等)；Y.Zhang等人也提出了IoT SRAM单元结构，配合一定的外围电路可以实现存内逻辑运算AND、OR、XOR等；这两种结构都通过增加额外电路来对相关位线放电情况进行再处理，这样运算效率低、结构复杂且运算结果准确度有限。内容可寻址存储器(binary contentaddressable memory，缩写为BCAM)作为存内计算的特殊应用，它通过数据输入与存储数据逐位比较，实现了在存储器内部完成比较操作，提高了搜索效率的同时降低了功耗。现有的BCAM研究主要拘泥于单向数据搜索，有的是数据纵向输入，与阵列存储字逐行比较，结构复杂固化，模块复用性差，功能单一；有的是数据横向输入，与阵列存储字逐列比较，与SRAM数据按行写入方式相悖，不易写入待比较数据。
发明内容
本发明的目的是提供一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10TSRAM单元配置两个解耦合读端口以及横纵双向字线，能够实现不同方向的存内逻辑运算和BCAM数据搜索，提高了单元的稳定性以及运算效率。
本发明的目的是通过以下技术方案实现的：
一种基于10T SRAM单元的存内逻辑运算及BCAM电路，包括：由若干10T SRAM单元构成的阵列结构；所述10T SRAM单元包括：存储模块、与所述存储模块连接的左右两个写通路、以及与所述存储模块连接的左右两个解耦合的读通路；
同一行10T SRAM单元的左侧解耦合的读通路均接入同一个位线RL，右侧解耦合的读通路均接入同一个位线RR与同一个字线RWR，左侧写通路和右侧写通路均接入同一个字线WL；同一列10T SRAM单元的左侧解耦合的读通路均接入同一个位线BL与同一个字线RWL，右侧解耦合的读通路均接入同一个位线BLB，左侧写通路均接入同一个位线BL，右侧写通路均接入同一个位线BLB；
同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算，同一行之间通过左侧解耦合的读通路实现逐位逻辑或运算；左右两个解耦合的读通路构成组成比较模块，通过横纵的双位线结构，单端读出逻辑运算结果，再综合得出匹配结果。
一种基于10T SRAM单元，作为前述存内逻辑运算及BCAM电路中的基础单元，其包括：八个NMOS晶体管和两个PMOS晶体管；八个NMOS晶体管分别记为N0～N7，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构作为存储模块；
NMOS晶体管N2和NMOS晶体管N3作为传输管，各自位于存储模块左右两侧作为左右两个写通路；
NMOS晶体管N4和NMOS晶体管N6构成左通路，NMOS晶体管N5和NMOS晶体管N7构成右通路。
由上述本发明提供的技术方案可以看出，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的10T SRAM单元的结构示意图；
图2为本发明实施例提供的1位数据按行与和按列或逻辑运算结构示意图；
图3为本发明实施例提供的简化存储阵列(2*4)实现BCAM数据按行搜索操作结构示意图；
图4为本发明实施例提供的简化存储阵列(4*2)实现BCAM数据按列搜索操作结构示意图；
图5为本发明实施例所提供的BCAM搜索的操作时序图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种10T SRAM单元、及基于10T SRAM单元的存内逻辑运算及BCAM电路。基于10T SRAM单元的存内逻辑运算及BCAM电路，是由10T SRAM单元电路作为基础单元构成的阵列结构。
所述10T SRAM单元主要包括：存储模块、与所述存储模块连接的左右两个写通路、以及与所述存储模块连接的左右两个解耦合的读通路。如图1所示，所述10T SRAM单元主要包括：八个NMOS晶体管和两个PMOS晶体管；八个NMOS晶体管分别记为N0～N7，两个PMOS晶体管分别记为P0～P1；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构作为存储模块；NMOS晶体管N2和NMOS晶体管N3作为传输管，各自位于存储模块左右两侧作为左右两个写通路；NMOS晶体管N4和NMOS晶体管N6构成左通路(记为PORT_L)，NMOS晶体管N5和NMOS晶体管N7构成右通路(记为PORT_R)。
完整的结构描述如下：
PMOS晶体管P0的源极及PMOS晶体管P1的源极相连，并连接VDD；
PMOS晶体管P0的漏极，与NMOS晶体管N0的漏极、NMOS晶体管N2的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及PMOS晶体管P1的栅极相连，连接的节点记为Q；
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、NMOS晶体管N0的栅极、NMOS晶体管N7的栅极以及PMOS晶体管P0的栅极相连，连接的节点记为QB；
NMOS晶体管N2的栅极以及NMOS晶体管N3的栅极均连接字线WL；
NMOS晶体管N2的源极以及NMOS晶体管N6的源极连接位线BL；
NMOS晶体管N3的源极以及NMOS晶体管N7的源极连接位线BLB；
NMOS晶体管N4的源极与NMOS晶体管N6的漏极相连，NMOS晶体管N5的源极与NMOS晶体管N7的漏极相连；
NMOS晶体管N5的漏极与位线RR相连，NMOS晶体管N4的漏极与位线RL相连，NMOS晶体管N5的栅极与字线RWR相连，NMOS晶体管N6的栅极与字线RWL相连。
本发明实施例中，字线WL仅用于10T SRAM数据写入，写数据时置为高电平，其他情况下均为低电平。
在上述10T SRAM单元的基础上，搭建阵列结构实现存内逻辑运算及BCAM电路，本发明提提供的存内逻辑运算及BCAM电路为结构对称，在不增加晶体管数量的情况下实现双向搜索操作，既可以很好地适应SRAM的写入方式，又增加了结构的复用性，并且数据抗干扰能力大大提高，可以适应各种复杂的应用场景。图2示例性的各处电路中同一行与同一列10T SRAM单元的结构。
如图2的(a)部分所示，同一列10T SRAM单元的左侧解耦合的读通路均接入同一个位线BL与同一个字线RWL(也即图中的RWL1，其中的“1”为字线RWL的序号)，右侧解耦合的读通路均接入同一个位线BLB，左侧写通路均接入同一个位线BL(图2中未示出)，右侧写通路均接入同一个位线BLB(图2中未示出)。
如图2的(b)部分所示，同一行10T SRAM单元的左侧解耦合的读通路均接入同一个位线RL，右侧解耦合的读通路均接入同一个位线RR与同一个字线RWR(也即图中的RWR1，其中的“1”为字线RWR的序号)，左侧写通路和右侧写通路均接入同一个字线WL。
本发明实施例中，基于10T SRAM单元的存内逻辑运算及BCAM电路中，同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算，同一行之间通过左侧解耦合的读通路实现逐位逻辑或运算；左右两个解耦合的读通路构成组成比较模块，通过横纵的双位线结构，单端读出逻辑运算结果，再综合得出匹配结果。
如图2的(a)部分所示，以1位逻辑与操作为例介绍同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算。图2的(a)部分中CELL1～CELL2表示同一列的两个10T SRAM单元的写通路和存储模块，右通路PORT_R对应的NMOS晶体管分别记为M1和M2、M3和M4。
同一列中两个10T SRAM单元的左侧解耦合的读通路PORT_L处于空置状态，不作阐述。右侧解耦合的读通路各自连接至不同的位线RR与不同的字线RWR，两个位线RR接地，两个字线RWR记为RWR1与RWR2；右侧解耦合的读通路均接入同一个位线BLB，且位线BLB配置单端灵敏放大器(SA)；两个10T SRAM单元内存储模块、右侧写通路及右侧解耦合的读通路的连接节点分别记为QB1与QB2，QB1与QB2存在四种组合：00、01、10、11；位线BLB预充至高电平，字线RWR1和RWR2置为高电平，QB1与QB2中的任一节点存在数据1，位线BLB出现放电；只有节点QB1与QB2同时为0，位线BLB保持高电平，即可实现节点QB1与QB2的逻辑或运算，节点QB1取反得Q1，节点QB2取反得Q2，故等价于实现节点Q1和Q2的逻辑与运算。
如图2的(b)部分所示，以1位逻辑或操作为例介绍同一行之间通过左侧解耦合的读通路实现逐位逻辑或运算。图2的(b)部分中CELL1～CELL2表示同一行的两个10T SRAM单元的写通路和存储模块，左通路PORT_L对应的NMOS晶体管分别记为T1和T2、T3和T4。
同一行中两个10T SRAM单元的右侧解耦合的读通路PORT_R处于空置状态，不作阐述。同一行中两个10T SRAM单元的左侧解耦合的读通路各自连接至不同的位线BL与不同的字线RWL，两个位线BL接地，两个字线RWL记为RWL1与RWL2；左侧解耦合的读通路均接入同一个位线RL，且位线RL配置单端灵敏放大器；两个10T SRAM单元内存储模块、左侧写通路及左侧解耦合的读通路的连接节点分别记为Q1与Q2，Q1与Q2存在四种组合：00、01、10、11；位线RL预充至高电平，字线RWL1和RWL2置为高电平，Q1与Q2任节点一存在数据1，位线RL出现放电，只有节点Q1和Q2同时为0，位线RL保持高电平，即可实现节点Q1与Q2的逻辑或运算。
本发明实施例中所提供的电路充分利用了10T SRAM单元，如之前所述10T SRAM单元内的左右两个解耦合的读通路构成组成比较模块，通过横纵的双位线结构，单端灵敏放大器读出逻辑运算结果，再综合得出匹配结果。存内逻辑运算通过灵敏放大器直接读出，速度快，计算能效高且结果准确可靠。10T SRAM单元构成的阵列为对称结构，通过横纵的双位线实现横纵双向BCAM数据查找：1)数据按阵列逐行查找时，位线BL和位线BLB分别作为数据输入线(SL和SLB)，位线RL和位线RR作为匹配线(ML和ML')，匹配结果通过位线RL和位线RR末端灵敏放大器读出，记为ROW SEARCH；2)数据按阵列逐列查找时，位线RL和位线RR作为数据输入线(SL和SLB)，位线BL和位线BLB作为匹配线(ML和ML')，匹配结果通过位线BL和位线BLB末端灵敏放大器读出，记为COLUMN SEARCH。
本发明实施例中，位线BL和BLB，位线RL和RR都存在预充电路和对地管，若需要位线是高电平，则关断对地管，进行预充；若需要位线要接地，则打开对地管；灵敏放大器并非一直使能，而是根据具体操作进行使能的，因此位线BL和BLB、位线RL和RR可以置高电平、接地、以及接灵敏放大器。
下面针对上述两数据查找方式进行介绍。
1、ROW SEARCH。
以2*4简化阵列为例进行介绍，如图3与图5所示。
第一行10T SRAM单元记为CELL00～CELL03，存储节点分别记为Q1～Q4、QB1～QB4，第二行10T SRAM单元记为CELL10～CELL13，存储节点分别记为Q1'～Q4'、QB1'～QB4'。数据查找之前，CELL00～CELL03和CELL10～CELL13存入待查二进制数据，匹配线ML(RL)和ML'(RR)预充为高电平，数据输入线SL(BL)和SLB(BLB)根据查找数据置高电平或接地，若数据为1，SL置为高电平，SLB接地；若数据为0，SL接地，SLB置为高电平。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以4位二进制数据1010查找为例，则SL1置为高电平、SLB1接地，SL2接地、SLB2置为高电平，SL3置高电平、SLB3接地，SL4接地，SLB4置为高电平，节点Q1～Q4存入1010，相应地QB1～QB4分别为0101，节点Q1'～Q4'存入1100，相应地QB1'～QB4'分别为0011。字线RWR1和RWR2置高电平，若查找位为1，字线RWL关断，若查找位为0，字线RWL开启，以CELL00为例说明，查找位为1，位线SL1置为高电平，位线ML1之前预充为高电平，无论字线RWL1开启与否，位线ML1会保持为高电平，直接关断字线RWL可以降低功耗和干扰，提高结果准确性。
下面分析数据位比较过程，以CELL10为例，介绍查找位1并匹配的情况，查找位为1，位线SL1置为高电平，位线SLB1接地，字线RWL关断，匹配线ML2不会经过CELL10的左通路PORT_L而放电，保持高电平，再看ML2'，由于QB1'为0，CELL10的右侧通路PORT_R断开，所以匹配线ML2'同样保持高电平，查找位为1，节点Q1'为1，匹配线ML2和ML2'保持高电平，数据匹配；以CELL13为例，介绍查找位为0并匹配的情况，查找位为0，位线SL4接地，位线SLB4置为高电平，字线RWL4和字线RWR2开启，数据开始比较，Q4'存0，QB4'存1，单元CELL13左通路PORT_L关断，ML2不会经PORT_L向SL4放电，保持高电平，右侧通路PORT_R导通，由于SLB4为高电平，ML2'同样保持高电平，所以数据匹配；以CELL11为例，介绍查找位为0、存储位为1的失配情况，SL2接地，SLB2为高电平，线RWL2和字线RWR2开启，数据开始比较，Q2'存1，QB2'存0，单元CELL12左通路PORT_L导通，ML2经PORT_L向SL2放电，右通路PORT_R关断，ML2'保持高电平，只要匹配线ML2或ML2'存在掉电，结果失配；以CELL13为例，介绍查找位为1、存储位为0的失配情况，SL3为高电平，SLB3接地，线RWL3关断，字线RWR2开启，数据开始比较，Q3'存0，QB3'存1，单元CELL12左通路PORT_L关断，ML2保持高电平，右通路PORT_R导通，ML2'经PORT_R向位线SLB3放电，匹配线ML2和ML2'存在掉电，结果失配。由于匹配线ML和ML'是行共享的，所以1行存储字所有位匹配，最终结果匹配，存在1位失配，结果即失配，故第一行单元CELL00～CELL03经过逐位匹配，匹配线ML1和ML1'保持高电平，结果匹配经灵敏放大器组读出为1；第二行单元CELL10～CELL13存在失配位，结果失配经灵敏放大器组(SAs)读出为0。
2、COLUMN SEARCH
以4*2的简化阵列为例进行介绍，如图4与图5所示。
第一列10T SRAM单元记为CELL00～CELL03，存储节点分别记为Q1～Q4、QB1～QB4，第二列10T SRAM单元记为CELL10～CELL13，存储节点分别记为Q1'～Q4'、QB1'～QB4'。数据查找之前，CELL00～CELL03和CELL10～CELL13存入待查二进制数据，匹配线ML(BL)和ML'(BLB)预充为高电平，数据输入线SL(RL)和SLB(RR)根据查找数据置高电平或接地，若数据为1，SL置为高电平，SLB接地；若数据为0，SL接地，SLB置为高电平。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以4位二进制数据1001查找为例，节点Q1～Q4存入1001，相应地QB1～QB4分别为0110，节点Q1'～QB4'存入0101，相应地QB1'～QB4'分别为1010。字线RWL1和RWL2置高电平，通过对查找位进行判断，若为0，字线RWR关断，若为1，字线RWL开启，以CELL01为例说明，查找位为0，位线SLB2置为高电平，位线ML1'之前预充为高电平，无论字线RWR2开启与否，位线ML1'会保持为高电平，直接关断字线RWR可以降低功耗和干扰，提高结果准确性。具体比较过程与ROWSEARCH比较过程相同，此处不加赘述。
本发明提供的10T SRAM单元采用特殊的端口布置以及字线位线的交叉布局，使由10T SRAM单元构建的存储阵列具有良好的对称性，能够进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的稳定性和计算效率，降低了计算能耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (8)

1.一种基于10T SRAM单元的存内逻辑运算及BCAM电路，其特征在于，包括：由若干10TSRAM单元构成的阵列结构；所述10T SRAM单元包括：存储模块、与所述存储模块连接的左右两个写通路、以及与所述存储模块连接的左右两个解耦合的读通路；
同一行10T SRAM单元的左侧解耦合的读通路均接入同一个位线RL，右侧解耦合的读通路均接入同一个位线RR与同一个字线RWR，左侧写通路和右侧写通路均接入同一个字线WL；同一列10T SRAM单元的左侧解耦合的读通路均接入同一个位线BL与同一个字线RWL，右侧解耦合的读通路均接入同一个位线BLB，左侧写通路均接入同一个位线BL，右侧写通路均接入同一个位线BLB；
同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算，同一行之间通过左侧解耦合的读通路实现逐位逻辑或运算；左右两个解耦合的读通路构成组成比较模块，通过横纵的双位线结构，单端读出逻辑运算结果，再综合得出匹配结果。
2.根据权利要求1所述的一种基于10T SRAM单元的存内逻辑运算及BCAM电路，其特征在于，所述10T SRAM单元包括：八个NMOS晶体管和两个PMOS晶体管；八个NMOS晶体管分别记为N0～N7，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构作为存储模块；
NMOS晶体管N2和NMOS晶体管N3作为传输管，各自位于存储模块左右两侧作为左右两个写通路；
NMOS晶体管N4和NMOS晶体管N6构成左通路，NMOS晶体管N5和NMOS晶体管N7构成右通路。
3.根据权利要求2所述的一种基于10T SRAM单元的存内逻辑运算及BCAM电路，其特征在于，
PMOS晶体管P0的源极及PMOS晶体管P1的源极相连，并连接VDD；
PMOS晶体管P0的漏极，与NMOS晶体管N0的漏极、NMOS晶体管N2的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及PMOS晶体管P1的栅极相连，连接的节点记为Q；
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、NMOS晶体管N0的栅极、NMOS晶体管N7的栅极以及PMOS晶体管P0的栅极相连，连接的节点记为QB；
NMOS晶体管N2的栅极以及NMOS晶体管N3的栅极均连接字线WL；
NMOS晶体管N2的源极以及NMOS晶体管N6的源极连接位线BL；
NMOS晶体管N3的源极以及NMOS晶体管N7的源极连接位线BLB；
NMOS晶体管N4的源极与NMOS晶体管N6的漏极相连，NMOS晶体管N5的源极与NMOS晶体管N7的漏极相连；
NMOS晶体管N5的漏极与位线RR相连，NMOS晶体管N4的漏极与位线RL相连，NMOS晶体管N5的栅极与字线RWR相连，NMOS晶体管N6的栅极与字线RWL相连。
4.根据权利要求1或2或3所述的一种基于10T SRAM单元的存内逻辑运算及BCAM电路，其特征在于，同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算包括：
同一列中两个10T SRAM单元的右侧解耦合的读通路各自连接至不同的位线RR与不同的字线RWR，两个位线RR接地，两个字线RWR记为RWR1与RWR2；右侧解耦合的读通路均接入同一个位线BLB，且位线BLB配置单端灵敏放大器；两个10T SRAM单元内存储模块、右侧写通路及右侧解耦合的读通路的连接节点分别记为QB1与QB2，QB1与QB2存在四种组合：00、01、10、11；
位线BLB预充至高电平，字线RWR1和RWR2置为高电平，QB1与QB2中的任一节点存在数据1，位线BLB出现放电；只有节点QB1与QB2同时为0，位线BLB保持高电平，即实现节点QB1与QB2的逻辑或运算，节点QB1取反得Q1，节点QB2取反得Q2，也即等价于实现节点Q1和Q2的逻辑与运算。
5.根据权利要求1或2或3所述的一种基于10T SRAM单元的存内逻辑运算及BCAM电路，同一行之间通过左侧解耦合的读通路实现逐位逻辑或运算包括：
同一行中两个10T SRAM单元的左侧解耦合的读通路各自连接至不同的位线BL与不同的字线RWL，两个位线BL接地，两个字线RWL记为RWL1与RWL2；左侧解耦合的读通路均接入同一个位线RL，且位线RL配置单端灵敏放大器；
两个10T SRAM单元内存储模块、左侧写通路及左侧解耦合的读通路的连接节点分别记为Q1与Q2，Q1与Q2存在四种组合：00、01、10、11；
位线RL预充至高电平，字线RWL1和RWL2置为高电平，Q1与Q2任节点一存在数据1，位线RL出现放电，只有节点Q1和Q2同时为0，位线RL保持高电平，即可实现节点Q1与Q2的逻辑或运算。
6.根据权利要求1或2或3所述的一种基于10T SRAM单元的存内逻辑运算及BCAM电路，其特征在于，阵列为对称结构，通过横纵的双位线实现横纵双向BCAM数据查找：
数据按阵列逐行查找时，位线BL和位线BLB分别作为数据输入线，位线RL和位线RR作为匹配线，匹配结果通过位线RL和位线RR末端灵敏放大器读出；
数据按阵列逐列查找时，位线RL和位线RR作为数据输入线，位线BL和位线BLB作为匹配线，匹配结果通过位线BL和位线BLB末端灵敏放大器读出。
7.一种基于10T SRAM单元，其特征在于，作为权利要求1-6任一项所述存内逻辑运算及BCAM电路中的基础单元，其包括：八个NMOS晶体管和两个PMOS晶体管；八个NMOS晶体管分别记为N0～N7，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构作为存储模块；
NMOS晶体管N2和NMOS晶体管N3作为传输管，各自位于存储模块左右两侧作为左右两个写通路；
NMOS晶体管N4和NMOS晶体管N6构成左通路，NMOS晶体管N5和NMOS晶体管N7构成右通路。
8.根据权利要求7所述的一种基于10T SRAM单元，其特征在于，
PMOS晶体管P0的源极及PMOS晶体管P1的源极相连，并连接VDD；
PMOS晶体管P0的漏极，与NMOS晶体管N0的漏极、NMOS晶体管N2的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及PMOS晶体管P1的栅极相连，连接的节点记为Q；
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、NMOS晶体管N0的栅极、NMOS晶体管N7的栅极以及PMOS晶体管P0的栅极相连，连接的节点记为QB；
NMOS晶体管N2的栅极以及NMOS晶体管N3的栅极均连接字线WL；
NMOS晶体管N2的源极以及NMOS晶体管N6的源极连接位线BL；
NMOS晶体管N3的源极以及NMOS晶体管N7的源极连接位线BLB；
NMOS晶体管N4的源极与NMOS晶体管N6的漏极相连，NMOS晶体管N5的源极与NMOS晶体管N7的漏极相连；
NMOS晶体管N5的漏极与位线RR相连，NMOS晶体管N4的漏极与位线RL相连，NMOS晶体管N5的栅极与字线RWR相连，NMOS晶体管N6的栅极与字线RWL相连。
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