CN104374831A - 一种基于fpga的声发射检测系统 - Google Patents

Abstract

本发明实施例提供了一种基于FPGA的声发射检测系统，涉及材料检测领域，可以无线传输，且高精度地对航空航天设备进行在线检测，维护以及延长飞机的服役寿命。所述系统包括：上位机和下位机；所述下位机包括：传感器模块、增益调节放大电路模块、ADC模数转换电路模块、FPGA控制模块、数据存储模块、无线传输模块；增益调节放大电路模块将传感器模块检测的信号进行放大、增益调节后，将信号送入DC模数转换电路模块进行采样；FPGA控制模块在采样值大于设定门限触发声发射检测事件，并同时将采集的4路数据存入数据存储模块中；当一个事件结束后，将采集的数据通过无线传输模块送至上位机进行分析处理。

Description

一种基于FPGA的声发射检测系统

技术领域

本发明涉及材料检测领域，尤其涉及一种基于FPGA(FieldProgrammable Gate Array，现场可编程逻辑门阵列)的声发射检测系统。

背景技术

飞机在服役过程中受外界环境(如气温、湿度、紫外线辐射、酸雨等)的作用，以及其表面处理和涂层缺陷、多余物堵塞排水孔等都可能引起局部腐蚀。产生的腐蚀还会影响材料的组织结构性能，产生疲劳裂纹。飞机的机身铝蒙皮铆接以及进气道等部位常发生腐蚀；而裂纹通常由腐蚀造成，并在使用载荷作用下产生疲劳扩展，因此飞机的机翼大梁、发动机和起落架等部位常发生裂纹。因此在第一时间发现各类缺陷并对缺陷进行检测和危害程度评估，对于保障飞机的安全飞行具有十分重要的意义。声发射检测是一种重要的无损检测技术，它利用耦合在材料表面上的压电陶瓷探头，将材料内声发射源所产生的弹性波转变为电信号，然后对电信号进行放大和处理，使之特性化，并显示和记录，从而获得材料内声发射源的特性参数，通过分析即可获得材料内部的缺陷情况。

目前，大多数的声发射测试仪器都是有线的，这对于布线较为困难的声发射实时检测领域，有明显的缺陷。

发明内容

本发明的实施例提供一种基于FPGA的声发射检测系统，可以无线传输，且高精度地对航空航天设备进行在线检测，维护以及延长飞机的服役寿命。

为达到上述目的，本发明的实施例采用如下技术方案：

一种基于FPGA的声发射检测系统，包括：上位机和下位机；所述下位机，用于存储采集到的数据并将所述采集到的数据通过无线方式发送给所述上位机；所述上位机用于接收并存储所述采集到的数据，并对所述采集到的数据进行分析处理；

其中，所述下位机包括：传感器模块、增益调节放大电路模块、ADC模数转换电路模块、FPGA控制模块、数据存储模块、无线传输模块；

所述传感器模块，包括频带在50-400kHz的单端谐振声发射传感器；用于检测被探测物体的声发射信号，并将所述声发射信号转化为电信号，发送给所述增益调节放大电路模块；

所述增益调节放大电路模块，包括前置放大电路和调制电路，所述前置放大电路用于放大所述电信号；所述调制电路用于对前置放大后的电信号的幅度进行调制，保证输出信号Vout的范围在0～5V；其中，所述前置放大电路包括单端输入的，带通频率范围为100～300KHz的前置放大器以及与其并联的电容C1，所述前置放大器有20dB、40dB和60dB三种信号放大率，所述前置放大器的信号与电源共用，前置放大器的供电要求为+28V，所述电容C1将经过所述前置放大器放大的信号中的直流滤除；所述调制电路中的放大器为ADA4898；

所述ADC模数转换电路模块，包括4个AD9240芯片，采样精度为14bit，采样速率为2.5MSps；用于对进行幅度调制后的电信号进行采样后，输出二进制数字信号；其中，所述AD9240的7脚为控制模块发送的时钟信号，进行幅度调制后的电信号接入AD9240的41脚VINA作为输入信号，AD9240的SENSE引脚接地，VREF输出2.5V的标准电压；OTR引脚为信号幅值检测端，当AD9240输入信号幅值超出输入范围时将输出高电平1；BIT1-BIT13为模数转换后输出的二进制信号；

所述FPGA控制模块，用于控制4块AD9240芯片同时进行采样，在采样值大于设定门限时触发声发射检测事件，将采样后的数据存储在所述数据存储模块中，并在一次声发射检测事件结束后控制所述无线传输模块将采样后的数据全部传送给所述上位机；其中，所述FPGA控制模块包括EP4CE6F17C8芯片，所述EP4CE6F17C8芯片的引脚与所述4个AD9240芯片的数据输出接口直连；其中，每个AD9240芯片包括以下16路数据输出接口：14路数据线输出接口、一路时钟信号输出接口以及一路OTR溢出检测输出接口；

所述数据存储模块，包括SDRAM，其型号为HY57V2562GTR，容量为256Mit、16bit总线，工作频率133MHz；用于存储所述FPGA控制模块采集到的数据以及存储FPGA运行时的程序；

所述无线传输模块，包括10/100M以太网接口芯片DM9000，采用48引脚的LQFP封装，内置16KB SRAM，总线宽度16bit，用于将所述FPGA控制模块采集到的数据发送给所述上位机。

上述技术方案提供的基于FPGA的声发射检测系统，所述的FPGA芯片EP4CE6F17C8可以通过SOPC配置网络接口，通信芯片采用低成本10/100M以太网接口芯片DM9000，可以无线传输，维护以及延长飞机的服役寿命。

附图说明

图1为本发明实施例提供的一种基于FPGA的声发射检测系统的结构框图；

图2为本发明实施例提供的一种基于FPGA的声发射检测系统的下位机的结构框图；

图3为本发明实施例提供的一种增益调节放大电路模块的电路连接示意图；

图4为本发明实施例提供的一种AD9240芯片的电路连接示意图；

图5为本发明实施例提供的一种FPGA控制模块的电路连接示意图；

图6为本发明实施例提供的一种SDRAM的电路连接示意图；

图7为本发明实施例提供的一种无线传输模块的电路连接示意图；

图8为本发明实施例提供的基于FPGA的声发射检测系统的模式试验结果示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种基于FPGA的声发射检测系统，如图1所示，所述系统包括：上位机1和下位机2；所述下位机2，用于存储采集到的数据并将所述采集到的数据通过无线方式发送给所述上位机1；所述上位机1用于接收并存储所述采集到的数据，并对所述采集到的数据进行分析处理。

如图2所示，所述下位机2包括：传感器模块21、增益调节放大电路模块22、ADC模数转换电路模块23、FPGA控制模块24、数据存储模块25、无线传输模块26。

所述传感器模块21，用于检测被探测物体的声发射信号，并将所述声发射信号转化为电信号，发送给所述增益调节放大电路模块22。声发射信号的频率分布与材料或构件的具体特性有关，其范围可从次声波到超声波，使用频率在20kHz-2MHz之间。由于本发明是针对金属构件，其裂纹的声发射信号检测的使用频率范围在100-300kHz之间。故本发明提供的检测系统选用频带在50-400kHz的单端谐振声发射传感器。所述频带在50-400kHz的单端谐振声发射传感器可以是美国物理声学公司的声发射传感器R15。

所述增益调节放大电路模块22，包括前置放大电路和调制电路，所述前置放大电路用于放大所述电信号；所述调制电路用于对放大后的电信号的幅度进行调制。

其中，所述前置放大电路可以将传感器转化来的微弱的电信号放大，本发明提供的检测系统可以选用美国物理声学公司的1220系列中带通频率范围为100～300KHz的前置放大器。前置放大器的输入有单端和差动两种方式，分别配用不同的传感器。差动传感器和差动放大器具有较强的共模电压干扰抑制能力，可以适应于较强的电磁干扰环境的声发射信号检测，但差动传感器的灵敏度较低，因此本申请应用单端传感器和单端输入的前置放大器。因为本系统所采用的传感器类型为单端谐振传感器，为了与传感器匹配，也为了获得较高的灵敏度。前置放大器有20、40和60dB三种信号放大率，对应的输出信号峰峰值为20Vpp、20Vpp和6Vpp三种，在实际应用中可以通过信号的强弱选择合适的波特率，以达到最优的效果。如图3所示，所述前置放大器P1的信号与电源共用，前置放大器P1的供电要求为+28V。电容C1的作用是将直流分量滤除，只剩下经过前置放大器放大的交流信号。经过C1的信号V_s2为交流信号。

所述调制电路用于对前置放大后的电信号的幅度进行调制，由于AD转换要求输入电压Vpp最大不超过5，所以对前置放大后的交流信号进行AD转换前首先要对输入的幅度进行调制。如图3所示，所述调制电路包括放大器ADA4898，所述ADA4898是一款超低噪声和失真、单位增益稳定、电压反馈型运算放大器，工作电压范围为±5V至±16V。它内置一个线性、低噪声输入级，并具有内部补偿功能，可实现高压摆率和低噪声。ADA4898的带宽为65MHz，其内置的消除电路可降低输入偏置电流。

VREF为系统提供的+2.5V的参考电压，先通过前一级运放AR2-A经过增益为1的电压跟随，然后再通过后一级运放AR2-B进行翻转，输出-2.5V的参考电压，最后将前置放大后的电信号与-2.5V的参考电压通过AR1进行差分运算。在此电路图中AR1的+IN和-IN引脚间的压差可忽略不计，这两个稳压二极管1N4148在此起限压保护作用。此电路图中，要将输出信号Vout的范围设置在0～5V，取R3、R4、R5为1K，R2为7K，其满足电路要求。

所述ADC模数转换电路模块23，用于用于对进行幅度调制后的电信号进行采样后，输出二进制数字信号。通过调节电路将±10V信号转变为0～5V，接下来要进行AD转换。由于所述前置放大器的范围为100～300KHz，根据奈奎斯特采样定理和探头探测声发射信号的频率范围，则要求AD的采样频率为600KHz或以上，为了使重构信号波形完美，AD采样频率应该在最高频率的10倍以上。综合考虑系统的要求及以后的可扩展性，本申请提供的AD转换芯片为AD9240。模数转换芯片AD9240为单路AD转换，采样精度为14bit，采样速率为2.5MSps。

所述AD9240如图4所示，所述AD9240的7脚为FPGA发送的时钟信号，与FPGA中的时钟信号引脚相连接。FPGA的时钟输出引脚客户可以自己设定，与所述AD9240的7脚相连接。VINA和VINB为模拟量输入端，在本发明中采用单端输入模式，增益调节后的信号ADCIN1接入AD9240的41脚作为输入信号。AD9240的SENSE引脚接地，VREF输出2.5V的标准电压；OTR引脚为信号幅值检测端，当AD9240输入信号幅值超出输入范围时将输出高电平1；BIT1-BIT13为模数转换后输出的二进制信号。

所述FPGA控制模块24，用于控制4块AD9240芯片同时进行采样，在采样值大于设定门限时触发声发射检测事件，将采样后的数据存储在所述数据存储模块中，并在一次声发射检测事件结束后控制所述无线传输模块将采样后的数据全部传送给所述上位机，其中，所述FPGA控制模块包括EP4CE6F17C8芯片，所述EP4CE6F17C8芯片采用256个引脚的FBGA封装形式，外部时钟源为50MHz，可以通过PLL进行倍频。

JTAG接口电路如图5所示，J3为JTAG接口，可以通过其将通过软件编译好的程序下载到FPGA中进行在线调试；开发软件还可以由J3将程序通过FPGA下载到M25P16中固化。

由于AD转换芯片为AD9240，其没有片选使能引脚，如果以总线方式相连，需要通过硬件进行扩展，这样将增加设计复杂度，再者时序也不好控制。由于每个AD9240接口需要BIT1-BIT13 14路数据线、一路时钟信号以及一路OTR溢出检测共计16根信号线，如果4路AD都与FBGA相连需要占用64个引脚，这对于EP4CE6F17C8来说显得微不足道。故本申请采用FPGA引脚与AD9240数据输出接口直连，这样利用FBGA的并行处理可以实现真正意义上的4路信号同步采集，达到零延时。如果按2.5MSps的采样速率计算(数据宽度为16位)，则每路数据量为40MBit，四路总的数据量为160MBit，如此大量的数据不可以实时无线传送出去，所以要加入一个数据存储模块25，等一次声发射事件结束后再将采集的数据全部传送。由于每次声发射时间不超过一秒，所以可以将采集的四路数据首先存入数据存储模块25中，等到一次声发射事件结束后再通过无线方式传到上位主机。

另外，由于FPGA内部没有程序存储单元，所以需要外部扩展一个存储单元，来存储这些程序；本申请提供的数据存储模块25就可以用来存储FPGA中的程序以及软核NIOS II的应用程序。

所述数据存储模块25于存储所述FPGA控制模块采集到的数据；包括SDRAM，其型号为HY57V2562GTR，容量为256Mit、16bit总线，工作频率133MHz；本发明给其时钟引脚频率选择2倍频，也就是100MHz。SDRAM是整个FPGA的缓存区，可以暂存数据。另外由于本申请需要NIOS II软核，其占用大量资源，FPGA内部的ONCHIP RAM无法满足需求，而SDRAM作为系统的“内存”，保证了整个系统的稳定运行，既存储FPGA运行时的程序，也存储AD转换后的数据。SDRAM的连接方式如图6所示，S_A[0…12]为地址线接口，BAO和BA1为SDRAM的bank存储选择位；S_DB[0…15]为16位数据线接口。FPGA通过SOPC生成接口直接与SDRAM相连接，通过该接口所述SDRAM可以用来接收并存储所述FPGA控制模块采集到的数据。

通常在数据吞吐量大的地方采用FIFO以实现数据缓冲，这种结构又称为乒乓结构。乒乓结构是一种典型的用于数据流控制的处理技巧，它通过对输入输出地址线的操作分别对输入输出数据块进行切换，把经过缓冲结构的数据不停留的送到后续单元进行传输或运算等处理。整个乒乓结构作为一个整体，对于输入数据流和输出数据流都是连续不停顿的，符合流水线处理的思想，所以可以通过Quartus II软件通过QSYS快速在FPGA内建立片内FIFO。

所述无线传输模块26，用于将所述FPGA控制模块采集到的数据发送给所述上位机。所述无线传输模块26包括10/100M以太网接口芯片DM9000，采用48引脚的LQFP封装，内置16KB SRAM。

由FPGA模块控制采样到的数据通过以太网无线发射出去，FPGA芯片EP4CE6F17C8可以通过SOPC配置网络接口，并通过该网络接口与通信芯片直接相连。该通信芯片采用低成本10/100M以太网接口芯片DM9000，采用48引脚的LQFP封装，内置16KB SRAM。此芯片可以实现以太网媒体介质访问层(MAC)和物理层(PHY)的功能，包括MAC数据帧的组装拆分与收发、地址识别、CRC编码校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试、信号极性检测与纠正等。DM9000A的总线宽度分为8bit和16bit两种模式，每种定义时引脚有差异，本设计选择总线宽度16bit模式配置，电路原理图如图7所示。IOR#为处理器读命令，低电平有效；IOW#为处理器写命令，低电平有效；CS#为片选使能信号；CMD为命令类型，当为高电平时访问数据端口，当为低电平时访问地址端口；INT为中断请求信号，高电平有效；SD0～SD15为处理器的16位数据总线。

在所述基于FPGA的声发射检测系统中，核心控制功能通过FPGA完成，软件开发采用Altera公司的Ouartus II 11.0开发环境。在本申请中所需的硬件主要为FPGA控制模块、数据存储模块SDRAM、ADC模数转换电路模块、无线传输模块中的网络接口等几部分，如何协调它们间的工作是本申请中的重点，由于FPGA是并行操作，而顺序操作对其显得力不从心，一般常用的方案为FPGA+MCU的控制模式。由于放大、滤波以及增益调节已通过硬件完成，所以软件设计只需要从模数转换开始。FPGA采用的是一种模块化设计思想，各模块系统具有独立性及非时序性，使得完全意义的并行处理成为可能。

NIOS2是专为Altera公司开发的系列FPGA软核处理器，可以在FPGA内部建立一个软核，通过它来控制外部芯片，FPGA内核主要由NIOSII核、SDRAM、JTAG_UART、PIO、FIFO、On Chip Memory、System ID、EPCS、DMA、PLL、Ethernet等构成。

当给AD9240一个外部时钟信号，则进行一次AD转换。由于本设计采样最高频率为300KHz，所以根据采样定理及实际经验，最终采样频率取2.5MHz比较合适，所以要对系统时钟进行20倍分频，作为AD转换时钟。为了实现4路AD采样同步，需要一个PLL锁相环。AD转换数据输出格式如表1所示，数据宽度为14位。由于转换后的数据存入SDRAM，而SDRAM的数据位宽度为16位存储，所以有2位数据宽度空闲。而AD采样共4路，所以在数据存储到的时候将最高的2位作为路选位，即00～11分别代表AD0～AD3的路选信号，与数据共同存储。同时将最高2位设置为通路标志，可以在最后数据处理中进行校验，防止跳变引起的数据通路不一致的错误。

表1 AD9240输出数据格式

由于本设计中声发射系统的工作状况为检测瞬时单个事件，而不是检测物体的连续声发射事件，所以需要检测事件是否达到采集的条件，这就需要门限检测。为此系统工作时4路AD实时将采集的数据与给定值比较，当达到触发条件时4路AD将转换的数据依次存入SDRAM中，直到单次事件结束，在这里强调的是受SDRAM存储影响以及声发射事件特点，整个持续时间不超过一秒。等一次声发射事件结束后，通过无线传输模块将数据传输至上位机进行分析处理。

为了验证本申请提供的技术方案的有效性，需要对本申请提供的基于FPGA的声发射检测系统进行测试。通过信号发声器对四路AD端输入频率为300KHz、电压Vpp＝20V的正弦信号，通过上位机得到4组数据，选择AD0路信号进行处理。由表1可知其最高计数值为16384，而输入电压为20Vpp，所以要将二进制数转换为幅度为±10V之间，其采样间隔时间为0.4微秒，任意选取95组数据，通过Matlab对数据拟合，结果如图8所示。由图可以看出，实际的波形幅值与给定有一个差值，一般不超过20％，而图中的幅值衰减大约10％左右，这与放大器的实际放大倍数及AD转换的量化误差有关，这些都可以通过后期的数字信号处理进行软件补偿，而输出的波形与输入波形与相吻合，证明了硬件设计的正确性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (1)

1.一种基于现场可编程逻辑门阵列FPGA的声发射检测系统，其特征在于，包括：上位机和下位机；所述下位机，用于存储采集到的数据并将所述采集到的数据通过无线方式发送给所述上位机；所述上位机用于接收并存储所述采集到的数据，并对所述采集到的数据进行分析处理；

其中，所述下位机包括：传感器模块、增益调节放大电路模块、ADC模数转换电路模块、FPGA控制模块、数据存储模块、无线传输模块；

所述传感器模块，包括频带在50-400kHz的单端谐振声发射传感器；用于检测被探测物体的声发射信号，并将所述声发射信号转化为电信号，发送给所述增益调节放大电路模块；

所述增益调节放大电路模块，包括前置放大电路和调制电路，所述前置放大电路用于放大所述电信号；所述调制电路用于对前置放大后的电信号的幅度进行调制，保证输出信号Vout的范围在0～5V；其中，所述前置放大电路包括单端输入的，带通频率范围为100～300KHz的前置放大器以及与其并联的电容C1，所述前置放大器有20dB、40dB和60dB三种信号放大率，所述前置放大器的信号与电源共用，前置放大器的供电要求为+28V，所述电容C1将经过所述前置放大器放大的信号中的直流滤除；所述调制电路中的放大器为ADA4898；

所述ADC模数转换电路模块，包括4块AD9240芯片，采样精度为14bit，采样速率为2.5MSps；用于对进行幅度调制后的电信号进行采样后，输出二进制数字信号；其中，所述AD9240的7脚为控制模块发送的时钟信号，进行幅度调制后的电信号接入AD9240的41脚VINA作为输入信号，AD9240的SENSE引脚接地，VREF输出2.5V的标准电压；OTR引脚为信号幅值检测端，当AD9240输入信号幅值超出输入范围时将输出高电平1；BIT1-BIT13为模数转换后输出的二进制信号；

所述FPGA控制模块，用于控制4块AD9240芯片同时进行采样，在采样值大于设定门限时触发声发射检测事件，将采样后的数据存储在所述数据存储模块中，并在一次声发射检测事件结束后控制所述无线传输模块将采样后的数据全部传送给所述上位机；其中，所述FPGA控制模块包括EP4CE6F17C8芯片，所述EP4CE6F17C8芯片的引脚与所述4个AD9240芯片的数据输出接口直连；其中，每个AD9240芯片包括以下16路数据输出接口：14路数据线输出接口、一路时钟信号输出接口以及一路OTR溢出检测输出接口；

所述数据存储模块，包括SDRAM，其型号为HY57V2562GTR，容量为256Mit、16bit总线，工作频率133MHz；用于存储所述FPGA控制模块采集到的数据以及存储FPGA运行时的程序；

所述无线传输模块，包括10/100M以太网接口芯片DM9000，采用48引脚的LQFP封装，内置16KB SRAM，总线宽度16bit，用于将所述FPGA控制模块采集到的数据发送给所述上位机。