CN101573869A - 电压切换电路 - Google Patents

电压切换电路 Download PDF

Info

Publication number
CN101573869A
CN101573869A CNA2007800492150A CN200780049215A CN101573869A CN 101573869 A CN101573869 A CN 101573869A CN A2007800492150 A CNA2007800492150 A CN A2007800492150A CN 200780049215 A CN200780049215 A CN 200780049215A CN 101573869 A CN101573869 A CN 101573869A
Authority
CN
China
Prior art keywords
voltage
level
terminal
transistor
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800492150A
Other languages
English (en)
Other versions
CN101573869B (zh
Inventor
冈智博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN101573869A publication Critical patent/CN101573869A/zh
Application granted granted Critical
Publication of CN101573869B publication Critical patent/CN101573869B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供将多个电压不会因晶体管的阈值电压而降低的情况下以低耗电的方式输出的电压切换电路。本发明的电压切换电路是通过选择信号来选择被输入的多个电压，并将所选择的电压从输出端子输出的电压切换电路，其中包括：向输出端子输出使半导体装置的逻辑电路动作的电源电压的第一PMOS晶体管；将比电源电压高的第一电压输出至输出端子的第二PMOS晶体管；将比电源电压低的第二电压输出至输出端子的第三PMOS晶体管；以及阱电位控制部，在向输出端子输出电源电压及第二电压时，以第一及第三晶体管的阱电压为电源电压，在向输出端子输出第一电压时，以第一及第三晶体管的阱电压为第一电压。

Description

电压切换电路
技术领域
本发明涉及对存储单元进行数据的读出及写入时，切换使用多个电压的EEPROM上使用的电压切换电路。
背景技术
如图4所示，电可擦除只读存储器(EEPROM：Electrically ErasableProgrammable Read-only Memory)选择从地址端子A1～An输入的地址的存储元件，在写入时将从数据端子D0～Dm输入的数据写入到所选择的存储元件中，在读出时将存储在所选择的存储元件中的数据输出到数据端子D0～Dm。
在此，在写入时对浮动栅极注入电荷或使浮动栅极释放电荷，因此需要比电源电压高的电压，所以需要切换多个电压供给字线的电路结构(例如，参照专利文献1)。
专利文献1：日本特愿平10-64209号公报
如上所述，需要切换多个电压的电压切换电路，且采用例如图5所示结构的切换电路。
该图5所示的电压切换电路利用NMOS晶体管N100、N101、N102进行3个以上的多个例如3个输出电压的切换。从端子T101被输入将电压Vdd升压后的电压Vhh，从端子T103被输入将电压Vdd降压后的电压Vll。
在此，从端子Tout输出电源电压的电压Vdd时，使“高(H)”电平的EVdd信号从端子T100输入至NMOS晶体管N100的栅极，使NMOS晶体管N100成为导通状态。
这时，使端子T102及端子T104成为“低(L)”电平，从而其它NMOS晶体管N101、N102的各栅极上被施加“L”电平，成为截止状态。
此外，从端子Tout输出电源电压的电压Vhh时，使“H”电平的EVhh信号从端子T102经由缓冲器B1输入至电平移位器L101，电平移位器L101将“H”电平(电压Vhh)输出到NMOS晶体管N101的栅极。从而，使NMOS晶体管N101成为导通状态，对端子Tout输出电压Vhh。
这时，使端子T100及端子T104成为“L”电平，从而其它NMOS晶体管N100、N102的各栅极上被施加“L”电平，成为截止状态。
此外，从端子Tout输出电源电压的电压Vll时，使“H”电平的EVll信号从端子T104输入至NMOS晶体管N102的栅极。从而，使NMOS晶体管N102成为导通状态，对端子Tout输出电压Vll。
这时，使端子T100及端子T102成为“L”电平，从而其它NMOS晶体管N100、N101的各栅极上被施加“L”电平，成为截止状态。
但是，上述电压切换电路输出的电压是下降量为NMOS开关的阈值电压Vth的电压，例如不能在不降低情况下输出半导体装置的电源即Vdd电压。
此外，在图5所示的Vhh为半导体装置中生成的电压的场合，当输出Vhh时，会输出Vhh-Vth。
为了从OUT端子输出所希望的电压，考虑生成高出NMOS开关的阈值电压Vth量的电压，并施加到栅极的方案，但是从低耗电的观点来看并不理想。
此外，在单纯地使用PMOS开关的场合，需要使PMOS开关及变换电压的电平移位器中使用的PMOS晶体管的阱电位在所输出的电压中成为最大，因此需要时常生成并持续Vhh，从低耗电的观点来看并不理想。
发明内容
本发明鉴于上述问题构思而成，其目的在于提供将多个电压不会因晶体管的阈值电压而降低的情况下以低耗电的方式输出的电压切换电路。
本发明的电压切换电路是通过选择信号来选择被输入的多个电压，并将所选择的电压从输出端子输出的电路，其特征在于包括：向所述输出端子输出使半导体装置的逻辑电路动作的电源电压的第一PMOS晶体管；将比所述电源电压高的第一电压输出至所述输出端子的第二PMOS晶体管；将比所述电源电压低的第二电压输出至所述输出端子的第三PMOS晶体管；以及阱电位控制部，在向所述输出端子输出电源电压及第二电压时，以所述第一及第三晶体管的阱电压为电源电压，在向所述输出端子输出第一电压时，以所述第一及第三晶体管的阱电压为第一电压(例如，由实施方式中的反相器(inverter)I1及I2和晶体管P1及P2构成)。
本发明的电压切换电路的特征在于：所述第一PMOS晶体管的源极与电源电压连接，所述第二PMOS晶体管的源极与第一电压连接，所述第三PMOS晶体管与第二电压连接，第一、第二以及第三PMOS晶体管的漏极与所述输出端子连接，第一、第二以及第三PMOS晶体管的栅极上被输入选择各栅极的控制信号。
本发明的电压切换电路的特征在于：所述阱电位控制电路还包括第四PMOS晶体管和第五PMOS晶体管，所述第四PMOS晶体管的源极与所述电源电压连接，栅极上被输入用于输出所述第一电压的第一控制信号，所述第五PMOS晶体管的源极与该第四PMOS晶体管的漏极连接，栅极上被输入对所述第一控制信号进行反相后的信号，漏极与输出端子连接，所述第四PMOS晶体管的漏极与第一及第三PMOS晶体管的阱连接。
本发明的电压切换电路的特征在于：所述第一、第二以及第三PMOS晶体管的栅极上分别连接使输出电压从电源电压变化至阱电压的电平移位器的输出，由电平移位器来对选择信号的电压电平进行导通/截止控制。
本发明的电压切换电路的特征在于：包括NMOS晶体管，该NMOS晶体管的漏极与所述输出端子连接，源极与所述第四PMOS晶体管的漏极连接，栅极上被输入所述第一控制信号。
(发明效果)
如以上说明的那样，依据本发明，通过选择信号从包含比半导体装置中的使逻辑电路动作的电源电压高的电压的多个输入电压输出任意电压时，切换输出的开关利用PMOS晶体管，且，对应于输出的电压，对切换输出的PMOS晶体管的阱电压进行控制，从而无需降低以前那样输出的电压，因此无需生成比所希望的电压高的电压，能够使整个电路成为低耗电。
附图说明
图1是表示本发明的一个实施方式的电压切换电路的结构例的方框图。
图2是表示从图1的电压切换电路的端子Tout输出的电压与当时的控制信号及阱的电位的关系的表。
图3是表示图1的电压切换电路的应用例的模式图。
图4是表示EEPROM的结构概要的模式图。
图5是表示传统电压切换电路的结构的方框图。
(符号说明)
1电压切换电路；I1、I2、I3、I4、I5、I6、I7、I8反相器；L1、L2、L3、L4、L5、L6电平移位器；N1、N2、N3晶体管(n沟道型MOSFET)；O1“或”电路；P1、P2、P3、P4、P5、P7晶体管(p沟道型MOSFET)；P10、P11晶体管(p沟道型MOSFET)。
具体实施方式
本发明的电压切换电路用于在诸如EEPROM中进行写入或读出时需要多个电源的半导体装置，具有通过选择信号从外部供给的电源电压选择因升压或降压等而生成的多个电压，并将所选择的电压(电源电压、升压或降压的电压)从输出端子输出的功能，其中包括：第一PMOS晶体管，向输出端子输出使半导体装置的逻辑电路动作的电源电压；第二PMOS晶体管，向所述输出端子输出比电源电压高的第一电压；第三PMOS晶体管，向所述输出端子输出比电源电压低的第二电压；以及阱电位控制部，在向输出端子输出电源电压及第二电压时，以第一及第三晶体管的阱电压为电源电压，在向所述输出端子输出第一电压时，以第一及第三晶体管的阱电压为第一电压。
以下，参照附图，就本发明的一个实施方式的电压切换电路1进行说明。图1是表示该实施方式的电压切换电路的结构例的方框图。
在该图中，O1是2输入的“或”电路，L1～L6是将输入电压变换为规定电压的输出电压后输出的电平移位器，I1～I7是将输入信号反相后输出的反相器，P1～P7是在分别独立的n-阱(以下阱)内形成的p沟道型的MOS(金属-氧化物-半导体)FET(场效应晶体管)晶体管，N1是n沟道型的MOSFET。以下，将MOSFET简单地记载为晶体管。此外，图1中，晶体管P1～P7及N1的端子上记载的“S”及“D”分别表示各自的源极端子及漏极端子。
例如，电压切换电路1被输入升压后的电压Vhh1及电压Vhh2和降压后的电压Vll1及电压Vll2，通过以下描述的控制信号，从端子Tout输出电压Vhh1、电压Vhh2、电压Vll1、电压Vll2及电源电压Vdd中的任一电压。在这里，为了驱动EEPROM内部的逻辑电路而将从外部供给的Vdd，例如通过图5所示的升压电路来升压后的电压作为电压Vhh1及电压Vhh2，而降压后的电压作为电压Vll1及电压Vll2，且满足Vhh2＞Vhh1＞Vdd＞Vll1＞Vll2的关系。
从端子T1及端子T4输入的EVhh1信号是用于使端子Tout对电压切换电路1输出电压Vhh1的控制信号。
从端子T2及端子T5输入的EVhh2信号是用于使端子Tout对电压切换电路1输出电压Vhh2的控制信号。
从端子T3输入的EVdd信号是用于使端子Tout对电压切换电路1输出电压Vdd的控制信号。
在本实施方式中，对各输入为“H”电平的信号方式输入的正逻辑的情形进行说明。此外，“H”电平上没有特别标示的场合为电压Vdd，“L”电平为接地电位。
从端子T7输入的EVll1信号是用于使端子Tout对电压切换电路1输出电压Vll1的控制信号。
从端子T9输入的EVll2信号是用于使端子Tout对电压切换电路1输出电压Vll2的控制信号。
从端子T6输入电压Vhh1，从端子T8输入电压Vhh2，从端子T10输入电压Vll1，从端子T11输入电压Vll2。
“或”电路O1中，2输入端子的一个端子与端子T1连接，另一端子上被输入端子T2，输出端子与电平移位器L1连接。
电平移位器L1是缓冲器结构，作为电源供给电压Vdd(VDD1端子)和连接点Q的电压(VDD2端子)，将从“或”电路O1输入的信号的“H”电平的电压，从电压Vdd变换至连接点Q的电压，从输出端子输出。
反相器I1供给连接点Q的电压作为电源，输入端子与电平移位器L1的输出端子连接，将从电平移位器L1输入的信号反相后输出。
反相器I2供给连接点Q的电压作为电源，输入端子与反相器I1的输出端子连接，将从反相器I1输入的信号反相后输出。
晶体管P1的阱与连接点Q连接，源极上被供给电压Vdd(源极与电压Vdd的布线连接)，栅极与反相器2的输出端子连接。
晶体管P2的阱与连接点Q连接，源极与晶体管P1的漏极连接，栅极与反相器I1的输出端子连接，漏极与端子Tout连接。
反相器I5供给Vdd作为电源，输入端子与端子T3连接，输出端子与电平移位器L2连接。
电平移位器L2由缓冲器构成，作为电源被供给电压Vdd(VDD1端子)和连接点Q的电压(VDD2端子)，将从反相器I5输入的信号的“H”电平的电压，从电压Vdd变换为连接点Q的电压，从输出端子输出。
晶体管P3的阱与连接点Q连接，源极上被供给电压Vdd，栅极与电平移位器L2的输出端子连接，漏极与端子Tout连接。
反相器I3上作为电源被供给Vdd，输入端子与端子T4连接，输出端子与电平移位器L3连接。
电平移位器L3由缓冲器构成，作为电源被供给电压Vdd(VDD1端子)和从端子T6输入的电压Vhh1(VDD2端子)，将从反相器I3输入的信号的“H”电平的电压，从电压Vdd变换为电压Vhh1，从输出端子输出。
晶体管P4的阱和源极与端子T6连接，栅极与电平移位器L3的输出端子连接，漏极与端子Tout连接。
反相器I4上作为电源被供给Vdd，输入端子与端子T5连接，输出端子与电平移位器L4连接。
电平移位器L4由缓冲器构成，作为电源被供给电压Vdd(VDD1端子)和从端子T6输入的电压Vhh2(VDD2端子)，将从反相器I3输入的信号的“H”电平的电压，从电压Vdd变换为电压Vhh2，从输出端子输出。
晶体管P5的阱和源极与端子T8连接，栅极与电平移位器L4的输出端子连接，漏极与端子Tout连接。
反相器I6上作为电源被供给Vdd，输入端子与端子T7连接，输出端子与电平移位器L5连接。
电平移位器L5由缓冲器构成，作为电源被供给电压Vdd(VDD1端子)和连接点Q的电压(VDD2端子)，将从反相器I6输入的信号的“H”电平的电压，从电压Vdd变换为连接点Q的电压，从输出端子输出。
晶体管P7的阱与连接点Q连接，源极与端子T10连接，栅极与电平移位器L5的输出端子连接，漏极与端子Tout连接。
反相器I7上作为电源被供给Vdd，输入端子与端子T9连接，输出端子与电平移位器L6连接。
电平移位器L6由缓冲器构成，作为电源被供给电压Vdd(VDD1端子)和连接点Q的电压(VDD2端子)，将从反相器I7输入的信号的“H”电平的电压，从电压Vdd变换为连接点Q的电压，从输出端子输出。
晶体管P6的阱与连接点Q连接，源极与端子T11连接，栅极与电平移位器L6的输出端子连接，漏极与端子Tout连接。
晶体管N1的阱成为接地电位，栅极与反相器I2的输出端子连接，源极与连接点Q连接，漏极与端子Tout连接。
接着，借助图1及图2，对本实施方式的电源切换电路的动作进行说明。图2是表示输入到各端子的控制信号与当时的连接点Q的电压和输出电压的关系的表。
<由于从端子Tout输出电压Vdd，使EVdd信号成为“H”电平的场合>
由于EVhh1信号及EVhh2信号均为“L”电平，“或”电路O1输出“L”电平的信号。
然后，由于电平移位器L1上被输入“L”电平的信号，输出“L”电平的信号，反相器I1输出“H”电平的信号，反相器I2输出“L”电平的信号。
从而，晶体管P1的栅极上被施加“L”电平，因此晶体P1成为导通状态。另一方面，晶体管P2的栅极上被施加“H”电平，因此晶体管P2成为截止状态。
此外，反相器I5上被供给“H”电平的EVdd信号，因此输出“L”电平的信号。
从而，晶体管P3成为导通状态，向端子Tout输出电压Vdd。
然后，由于晶体管P1为导通状态，使连接点Q的电位成为电压Vdd。
该结果，晶体管P1、P2、P3、P7及P6的阱电位成为电压Vdd，电平移位器L1、L2、L5及L6的VDD2端子也被供给电压Vdd。
此外，由于EVhh1信号为“L”电平，反相器I3输出“H”电平的信号，电平移位器L3输出“H”电平(电压Vhh1)。
从而，晶体管P4的阱电位为Vhh1，栅极上被施加“H”电平(电压Vhh1)，因此成为截止状态，从漏极不会输出电压Vhh1。
同样地，EVhh2信号为“L”电平，反相器I4输出“H”电平的信号，电平移位器L4输出“H”电平(电压Vhh2)。
从而，晶体管P5的阱电位为Vhh2，栅极上被施加“H”电平(电压Vhh2)，因此成为截止状态，从漏极不会输出电压Vhh2。
此外，由于EVll1信号为“L”电平，反相器I6输出“H”电平的信号，电平移位器L5输出“H”电平(电压Vdd)。
从而，晶体管P7的阱电位为Vdd，栅极上被施加“H”电平(电压Vdd)，因此成为截止状态，从漏极不会输出电压Vll1。
同样地，由于EVll2信号为“L”电平，反相器I7输出“H”电平的信号，电平移位器L6输出“H”电平(电压Vdd)。
从而，晶体管P6的阱电位为Vdd，栅极上被施加“H”电平(电压Vdd)，成为截止状态，从漏极不会输出电压Vll2。
<由于从端子Tout输出电压Vhh1，使Ehh1信号成为“H”电平的场合>
由于EVhh1信号为“H”电平、EVhh2信号为“L”电平，“或”电路O1输出“H”电平的信号。
然后，由于电平移位器L1上被输入“H”电平的信号，输出“H”电平(连接点Q的电压)的信号，反相器I1输出“L”电平的信号，反相器I2输出“H”电平(连接点Q的电压)的信号。
从而，由于晶体管P1的栅极上被施加“H”电平，晶体管P1成为截止状态。另一方面，晶体管P2的栅极上被施加“L”电平，因此晶体管P2成为导通状态。
另一方面，由于EVhh1信号为“H”电平，反相器I3输出“L”电平的信号，电平移位器L3输出“L”电平。
从而，晶体管P4的阱电位为Vhh1，栅极上被施加“L”电平，因此成为导通状态，从漏极对端子Tout输出电压Vhh1。
该结果，晶体管P1、P2、P3、P7及P6的阱电位成为电压Vhh1，电平移位器L1、L2、L5及L6的VDD2端子也被供给电压Vhh1。
此外，由于EVhh2信号为“L”电平，反相器I4输出“H”电平的信号，电平移位器L4输出“H”电平(电压Vhh2)。
从而，晶体管P5的阱电位为Vhh2，栅极上被施加“H”电平(电压Vhh2)，因此成为截止状态，从漏极不会输出电压Vhh2。
此外，由于反相器I5上被供给“L”电平的EVdd信号，输出“H”电平的信号。
然后，由于电平移位器L2上被输入“H”电平，输出“H”电平(电压Vhh1)。
从而，晶体管P3成为截止状态，不会向端子Tout输出电压Vdd。
此外，由于EVll1信号为“L”电平，反相器I6输出“H”电平的信号，电平移位器L5输出“H”电平(电压Vhh1)。
从而，晶体管P7的阱电位为Vhh1，栅极上被施加“H”电平(电压Vhh1)，因此成为截止状态，从漏极不会输出电压Vll1。
同样地，由于EVll2信号为“L”电平，反相器I7输出“H”电平的信号，电平移位器L6输出“H”电平(电压Vhh1)。
从而，晶体管P6的阱电位为Vhh1，栅极上被施加“H”电平(电压Vhh1)，因此成为截止状态，从漏极不会输出电压Vll2。
此外，“由于从端子Tout输出电压Vhh2，使Ehh2信号成为“H”电平的场合”的动作与上述的“由于合从端子Tout输出电压Vhh1，使Ehh1信号成为“H”电平的场合”的动作相同，因此省略说明。
<由于从端子Tout输出电压Vll1输出，使Ell1信号成为“H”电平的场合>
EVhh1信号及EVhh2信号均为“L”电平，“或”电路O1输出“L”电平的信号。
然后，电平移位器L1上被输入“L”电平的信号，因此输出“L”电平的信号，反相器I1输出“H”电平的信号，反相器I2输出“L”电平的信号。
从而，由于晶体管P1的栅极上被施加“L”电平，晶体管P1成为导通状态。另一方面，由于晶体管P2的栅极上被施加“H”电平，晶体管P2成为截止状态。
此外，由于反相器I5上被供给“L”电平的EVdd信号，输出“H”电平的信号。
从而，晶体管P3成为截止状态，从漏极不会向端子Tout输出电压Vdd。
然后，由于晶体管P1为导通状态，使连接点Q的电位成为电压Vdd。
该结果，晶体管P1、P2、P3、P7及P6的阱电位成为电压Vdd，电平移位器L1、L2、L5及L6的VDD2端子也被供给电压Vdd。
此外，由于EVhh1信号为“L”电平，反相器I3输出“H”电平的信号，电平移位器L3输出“H”电平(电压Vhh1)。
从而，晶体管P4的阱电位为Vhh1，栅极上被施加“H”电平(电压Vhh1)，因此成为截止状态，从漏极不会输出电压Vhh1。
同样地，由于EVhh2信号为“L”电平，反相器I4输出“H”电平的信号，电平移位器L4输出“H”电平(电压Vhh2)。
从而，晶体管P5的阱电位为Vhh2，栅极上被施加“H”电平(电压Vhh2)，因此成为截止状态，从漏极不会输出电压Vhh2。
此外，由于EVll1信号为“H”电平，反相器I6输出“L”电平的信号，电平移位器L5输出“L”电平。
从而，晶体管P7的阱电位为Vdd，栅极上被施加“L”电平，因此成为导通状态，从漏极向端子Tout输出电压Vll1。
此外，由于EVll2信号为“L”电平，反相器I7输出“H”电平的信号，电平移位器L6输出“H”电平(电压Vdd)。
从而，晶体管P6的阱电位为Vdd，栅极上被施加“H”电平(电压Vdd)，因此成为截止状态，从漏极不会输出电压Vll2。
此外，“由于从端子Tout输出电压Vll2，使Ell2信号成为“H”电平的场合”的动作与上述的“由于从端子Tout输出电压Vll1，使Ell1信号成为“H”电平的场合”的动作相同，因此省略说明。
如上所述，本发明将诸如电源电压的电压Vdd、对该电压Vdd进行升压后生成的电压Vhh1及电压Vhh2、以及对电压Vdd进行降压后生成的电压Vll1及电压Vll2的多个电压进行切换，从输出端子即端子Tout输出。
这时，从端子Tout输出比电压Vdd高的电压Vhh1及电压Vhh2时，使输出比电压Vdd及电压Vdd低的电压(Vll1，Vll2)的晶体管P3、P7、P6的阱电压成为从端子Tout输出的电压，且通过电平移位器，使施加到栅极的“H”电平的电压成为从端子Tout输出的电压，不会在晶体管P3、P7、P6中泄漏。
此外，输出比电压Vdd高的电压Vhh1及电压Vhh2时，在晶体管P1及P2的阈值电压Vth高，或者导通花时间的场合，会使寄生二极管(寄生双极形)导通，因此需要使各晶体管的阱电位高速上升至电压Vhh1及电压Vhh2。
因此，晶体管N1在输出比电压Vdd高的电压Vhh1及电压Vhh2时成为导通状态，强制地使阱电位高速上升到从端子Tout输出的电压(比电压Vdd高的电压Vhh1及电压Vhh2)。
该晶体管N1需要在反相器I2输出的电位成为“H”电平时高速成为导通状态，加入背栅(back gate)效应，将阈值电压设定为了低于其它逻辑电路中使用的晶体管，例如0.1V左右的阈值电压。
接着，借助图3，对上述本实施方式的应用例进行说明。图3是仅取出通过图4中的字线选择电路选择的字线中的1条的模式图。
端子T12与字线直接连接，该字线与存储单元中的晶体管的栅极连接。
晶体管P10、P11及N2构成将从端子T10输入的、由升压电路供给的写入电压供给字线的写入电压输入电路。在此，晶体管P10及晶体管P11是p沟道型MOSFET，晶体管N2及晶体管N3是n沟道型MOSFET。特别是，晶体管N3与晶体管N1同样，阈值电压设定为比其它逻辑电路中使用的晶体管的阈值低。
在此，后面说明的晶体管N3时常成为导通状态。成为该导通状态的电压，在对存储单元写入数据时、从存储单元读出数据的读出时、或者没有被访问的待机时，分别通过电压切换电路1来切换。在此，该图3中采用的电压切换电路1结构是对没有图1中的电压Vhh2及电压Vll2的构成的3电源进行切换的结构。因而，没有图1中的“或”电路O1，而端子T1直接与电平移位器L1的输入端子连接。
在以下说明各电压的使用目的。
对存储单元写入数据时，EVll1信号为“H”电平、EVdd信号及EVhh1信号为“L”电平，从端子Tout输出的电压Vll1施加到晶体管N3的栅极上。
这时，在选择字线时，从端子T11被输入“低”电平的用于选择与图3所示的电路对应的字线的选择信号，反相器I8输出“H”电平。
从而，由晶体管P11及晶体管N2构成的反相器输出“L”电平，晶体管P10成为导通状态，使从端子10输入的升压电压，从端子T12供给字线。
另一方面，当没有选择的场合，从端子T11输入“H”电平的用于选择与图3所示的电路对应的字线的选择信号，反相器I8输出“L”电平。
从而，由晶体管P11及晶体管N2构成的反相器输出“H”电平，晶体管P10成为截止状态，不会将从端子10输入的升压电压向端子T12输出。然后，通过反相器I8，字线下拉为“L”。
在此，电压Vll1是低于电压Vdd的电压，例如设定为相对于电压Vdd低0.5V左右的电压。
从而，由于低于从反相器I8输出的“H”电平的电压Vdd，晶体管N3的Vgs(栅极-源极间电压)成为“-(负)”，当选择了字线时，通过输出到端子T12的升压电压，能够防止向反相器I8方向发生的泄漏电流的流出。
此外，在读出对存储单元的数据时，EVhh1信号为“H”电平、EVdd信号及Vll1信号为“L”电平，从端子Tout输出的电压Vhh1施加到晶体管N3的栅极上。
此外，待机时，EVdd信号为“H”电平、EVhh1信号及EVll1信号为“L”电平，从端子Tout输出的电压Vdd实施到晶体管N3的栅极上。
在此，电压Vhh1是高于电压Vdd的电压，例如设定为比电压Vdd高0.5V左右的电压。
从而，能够降低晶体管N3在导通状态下的阻抗，能够使字线的上升高速化，并能够提高从存储单元读出数据的速度。
此外，在没有被访问的待机时，EVdd信号为“H”电平、EVhh1信号及EVll1信号为“L”电平，从端子Tout输出的电压Vdd施加到晶体管N3的栅极上。
如上所述，本实施方式的电压切换电路能够在以下情况下使用，即，将EEPROM的字线中的、防止在字线设为写入电压时的泄漏的晶体管N3的栅极电压，根据时常的需要变更的场合使用。
从而，在数据读出时，能够使进行读出的存储单元上连接的字线高速上升，能够缩短读出时间，且，在数据写入时，能够减少从升压电压到电压Vdd的泄漏电流。
产业上的利用可能性
能够切换多个电压而准确输出，因此能够用于以多个电压动作的便携电子设备等。

Claims (5)

1.一种电压切换电路，通过选择信号来选择被输入的多个电压，并将所选择的电压从输出端子输出，其特征在于包括：
向所述输出端子输出使半导体装置的逻辑电路动作的电源电压的第一PMOS晶体管；
将比所述电源电压高的第一电压输出至所述输出端子的第二PMOS晶体管；
将比所述电源电压低的第二电压输出至所述输出端子的第三PMOS晶体管；以及
阱电位控制部，在向所述输出端子输出电源电压及第二电压时，以所述第一及第三晶体管的阱电压为电源电压，在向所述输出端子输出第一电压时，以所述第一及第三晶体管的阱电压为第一电压。
2.如权利要求1所述的电压切换电路，其特征在于：
所述第一PMOS晶体管的源极与电源电压连接，所述第二PMOS晶体管的源极与第一电压连接，所述第三PMOS晶体管与第二电压连接，
第一、第二以及第三PMOS晶体管的漏极与所述输出端子连接，
第一、第二以及第三PMOS晶体管的栅极上被输入选择各栅极的控制信号。
3.如权利要求1所述的电压切换电路，其特征在于：
所述阱电位控制电路还包括第四PMOS晶体管和第五PMOS晶体管，
所述第四PMOS晶体管的源极与所述电源电压连接，栅极上被输入用于输出所述第一电压的第一控制信号，
所述第五PMOS晶体管的源极与该第四PMOS晶体管的漏极连接，栅极上被输入对所述第一控制信号进行反相后的信号，漏极与输出端子连接，
所述第四PMOS晶体管的漏极与第一及第三PMOS晶体管的阱连接。
4.如权利要求1至3中任一项所述的电压切换电路，其特征在于：所述第一、第二以及第三PMOS晶体管的栅极上分别连接使输出电压从电源电压变化至阱电压的电平移位器的输出，由电平移位器来对选择信号的电压电平进行导通/截止控制。
5.如权利要求3或4所述的电压切换电路，其特征在于：包括NMOS晶体管，该NMOS晶体管的漏极与所述输出端子连接，源极与所述第四PMOS晶体管的漏极连接，栅极上被输入所述第一控制信号。
CN2007800492150A 2006-11-08 2007-11-07 电压切换电路 Active CN101573869B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP302215/2006 2006-11-08
JP2006302215A JP4863844B2 (ja) 2006-11-08 2006-11-08 電圧切替回路
PCT/JP2007/071657 WO2008056712A1 (fr) 2006-11-08 2007-11-07 Circuit de mise en marche et d'arrêt de tension

Publications (2)

Publication Number Publication Date
CN101573869A true CN101573869A (zh) 2009-11-04
CN101573869B CN101573869B (zh) 2012-11-28

Family

ID=39364526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800492150A Active CN101573869B (zh) 2006-11-08 2007-11-07 电压切换电路

Country Status (7)

Country Link
US (1) US7911259B2 (zh)
EP (1) EP2091153B1 (zh)
JP (1) JP4863844B2 (zh)
KR (1) KR101221177B1 (zh)
CN (1) CN101573869B (zh)
TW (1) TWI421664B (zh)
WO (1) WO2008056712A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103181079A (zh) * 2010-10-27 2013-06-26 飞思卡尔半导体公司 电压切换电路、集成器件和集成电路、以及电压切换的方法
CN104521146A (zh) * 2012-09-06 2015-04-15 松下知识产权经营株式会社 半导体集成电路
CN106981304A (zh) * 2016-01-19 2017-07-25 力旺电子股份有限公司 非易失性存储器的驱动电路
CN109039326A (zh) * 2017-06-11 2018-12-18 南亚科技股份有限公司 电压切换装置及方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8494173B2 (en) * 2011-10-28 2013-07-23 Gn Resound A/S Integrated circuit with configurable output cell
KR102208313B1 (ko) * 2014-10-30 2021-01-27 삼성전자주식회사 디스플레이 시스템 및 변환 장치
JP6498465B2 (ja) * 2015-02-09 2019-04-10 エイブリック株式会社 電源切替回路及び半導体装置
CN111342541B (zh) * 2018-12-19 2021-04-16 智原微电子(苏州)有限公司 电源切换电路
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
TWI792692B (zh) * 2021-11-18 2023-02-11 力晶積成電子製造股份有限公司 三態高壓開關電路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1232973B (it) * 1987-12-01 1992-03-11 Sgs Microelettronica Spa Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos
US5157280A (en) * 1991-02-13 1992-10-20 Texas Instruments Incorporated Switch for selectively coupling a power supply to a power bus
JPH05258584A (ja) * 1992-03-11 1993-10-08 Sharp Corp 電源切換回路
US5331228A (en) * 1992-07-31 1994-07-19 Sgs-Thomson Microelectronics, Inc. Output driver circuit
US5430403A (en) * 1993-09-20 1995-07-04 Micrel, Inc. Field effect transistor with switchable body to source connection
US6072353A (en) * 1995-04-26 2000-06-06 Matsushita Electric Industrial Co., Ltd. Logic circuit with overdriven off-state switching
JP4354539B2 (ja) * 1995-12-20 2009-10-28 テキサス インスツルメンツ インコーポレイテツド Ｍｏｓトランジスタのボディ効果の制御
US5708581A (en) * 1996-07-12 1998-01-13 Hewlett-Packard Company Method for maximizing feedforward orthogonality for minimizing servo system nuller instability
JP3648975B2 (ja) 1998-02-27 2005-05-18 セイコーエプソン株式会社 半導体記憶装置及びそれを用いた半導体装置
DE69823982D1 (de) * 1998-05-29 2004-06-24 St Microelectronics Srl Monolithisch integrierter Umschalter für elektrisch programmierbare Speicherzellenvorrichtungen
TW395096B (en) * 1998-08-13 2000-06-21 Winbond Electronics Corp Current switching circuit applying in a digital-to-analog converter and the method thereof
JP4090231B2 (ja) * 2001-11-01 2008-05-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP4321678B2 (ja) * 2003-08-20 2009-08-26 パナソニック株式会社 半導体集積回路
KR100549872B1 (ko) * 2003-12-10 2006-02-06 삼성전자주식회사 차동 스위칭 회로 및 디지털 아날로그 변환기
KR100607349B1 (ko) * 2004-08-26 2006-07-28 주식회사 하이닉스반도체 반도체 장치의 고전압 스위치 회로
KR100735010B1 (ko) * 2005-09-08 2007-07-03 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
JP2008153415A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体集積回路およびその製造方法
JP2009141640A (ja) * 2007-12-06 2009-06-25 Seiko Instruments Inc 電源切換回路
US7639041B1 (en) * 2008-07-28 2009-12-29 Altera Corporation Hotsocket-compatible body bias circuitry with power-up current reduction capabilities

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103181079A (zh) * 2010-10-27 2013-06-26 飞思卡尔半导体公司 电压切换电路、集成器件和集成电路、以及电压切换的方法
CN103181079B (zh) * 2010-10-27 2016-01-13 飞思卡尔半导体公司 电压切换电路、集成器件和集成电路、以及电压切换的方法
CN104521146A (zh) * 2012-09-06 2015-04-15 松下知识产权经营株式会社 半导体集成电路
CN104521146B (zh) * 2012-09-06 2017-09-22 松下知识产权经营株式会社 半导体集成电路
CN106981304A (zh) * 2016-01-19 2017-07-25 力旺电子股份有限公司 非易失性存储器的驱动电路
CN106981304B (zh) * 2016-01-19 2020-02-07 力旺电子股份有限公司 非易失性存储器的驱动电路
CN109039326A (zh) * 2017-06-11 2018-12-18 南亚科技股份有限公司 电压切换装置及方法
CN109039326B (zh) * 2017-06-11 2022-02-08 南亚科技股份有限公司 电压切换装置及方法

Also Published As

Publication number Publication date
KR20090080067A (ko) 2009-07-23
US20100013547A1 (en) 2010-01-21
EP2091153A1 (en) 2009-08-19
TWI421664B (zh) 2014-01-01
JP2008118582A (ja) 2008-05-22
CN101573869B (zh) 2012-11-28
TW200837524A (en) 2008-09-16
US7911259B2 (en) 2011-03-22
JP4863844B2 (ja) 2012-01-25
WO2008056712A1 (fr) 2008-05-15
KR101221177B1 (ko) 2013-01-10
EP2091153B1 (en) 2012-06-20
EP2091153A4 (en) 2011-06-08

Similar Documents

Publication Publication Date Title
CN101573869B (zh) 电压切换电路
TWI669714B (zh) 電壓控制裝置及記憶體系統
US7688645B2 (en) Output circuit for a semiconductor memory device and data output method
US6535019B2 (en) Switching control method of a level shifter and corresponding improved self-controlled level shifter
US20100181839A1 (en) Semiconductor device
US10200042B2 (en) IO interface level shift circuit, IO interface level shift method and storage medium
CN215265527U (zh) 一种gip驱动电路
CN112910455B (zh) 输出电路
CN113436580B (zh) 栅极驱动电路及显示面板
CN112885286B (zh) 一种减少显示缺陷的gip电路及其控制方法
KR100903273B1 (ko) 반도체 소자의 전압 스위치 회로
US11114937B2 (en) Charge pump circuit
CN101572120A (zh) 用于动态随机存取存储器的字线驱动器及其驱动方法
TWI425768B (zh) 可避免輸出電壓產生壓降之高壓選擇電路
JP2990178B1 (ja) 負電圧レベルシフト回路
CN112885283B (zh) 一种gip驱动电路及其控制方法
US20230335202A1 (en) Non-volatile memory
KR100774459B1 (ko) 레벨 쉬프터
US6275099B1 (en) High-voltage pump architecture for integrated electronic devices
KR20000076711A (ko) 전원 회로
KR20070076112A (ko) 레벨 쉬프터
JP2005321526A (ja) 半導体集積回路装置、表示装置及びシステム
CN107437434B (zh) 高压电平位移电路和非易失性存储器
CN103871472A (zh) 存储器的列地址译码电路
CN119446011A (zh) 驱动电路、驱动方法和显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160317

Address after: Chiba County, Japan

Patentee after: DynaFine Semiconductor Co.,Ltd.

Address before: Chiba County, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: DynaFine Semiconductor Co.,Ltd.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Nagano

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: ABLIC Inc.