JP2016143905A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング時における突入電流を抑制し、電源からの出力電圧をより安定した状態で負荷へ供給することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、電源またはレギュレータからの電力を入力する入力部と、負荷に電力を出力する出力部とを備える。第１スイッチング素子は、入力部と出力部との間に接続され、入力部からの電力を出力部へ供給する。第２スイッチング素子は、入力部と出力部との間に第１スイッチング素子と並列に接続され、入力部からの電力を出力部へ供給する。第１制御部は、負荷に電力を供給するときに、第１スイッチング素子を導通状態にした後、第２スイッチング素子を導通状態にする。
【選択図】図２

Description

本発明による実施形態は、半導体装置に関する。

携帯端末等に用いられる電源回路は、所望の安定した電力を負荷に供給するために、低損失レギュレータ（ＬＤＯ（Low Drop Out）レギュレータ）やＤＣ−ＤＣコンバータを用いている。また、電源回路は、ＬＤＯレギュレータやＤＣ−ＤＣコンバータから負荷への電力を、インバータ回路を用いてスイッチング制御する。しかし、負荷容量が大きい場合、スイッチング時に大きな突入電流が流れ、ＬＤＯレギュレータやＤＣ−ＤＣコンバータからの出力電圧が過渡的に低下してしまう。

特開２０１１−１０９７８８号公報

スイッチング時における突入電流を抑制し、電源からの出力電圧をより安定した状態で負荷へ供給することができる半導体装置を提供する。

本実施形態による半導体装置は、電源またはレギュレータからの電力を入力する入力部と、負荷に電力を出力する出力部とを備える。第１スイッチング素子は、入力部と出力部との間に接続され、入力部からの電力を出力部へ供給する。第２スイッチング素子は、入力部と出力部との間に第１スイッチング素子と並列に接続され、入力部からの電力を出力部へ供給する。第１制御部は、負荷に電力を供給するときに、第１スイッチング素子を導通状態にした後、第２スイッチング素子を導通状態にする。

第１の実施形態による電源部１の構成の一例を示すブロック図。 第１の実施形態によるロードスイッチ回路ＬＳＷ１の内部構成の一例を示す図。 第１の実施形態による第１制御部２０の内部構成の一例を示す図。 スイッチング時における電流Ｉｓｗを示すグラフ。 第２の実施形態による第１制御部２０の内部構成の一例を示す図。 第３の実施形態による第１制御部２０の内部構成の一例を示す図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態による電源部１の構成の一例を示すブロック図である。電源部１は、例えば、携帯端末やパーソナルコンピュータ等の電気機器に電力を供給する。電源部１は、電源ＳＲＣと、レギュレータＲＥＧと、キャパシタＮＣと、ロードスイッチ回路ＬＳＷ１、ＬＳＷ２とを備えている。

電源ＳＲＣは、例えば、電池や商用電源等でよく、ロードＬＤ１、ＬＤ２へ電力を供給するために用いられる。レギュレータＲＥＧは、例えば、ＬＤＯレギュレータまたはＤＣ−ＤＣコンバータであり、所定の電力を安定してロードＬＤ１、ＬＤ２へ供給するために設けられている。レギュレータＲＥＧは、所定電流Ｉｓｗ０を所定電圧Ｖｏｕｔ０でロードスイッチ回路ＬＳＷ１、ＬＳＷ２へ供給する。キャパシタＮＣは、電源電力から高周波ノイズを除去するために設けられている。

ロードスイッチ回路ＬＳＷ１は、レギュレータＲＥＧとロードＬＤ１との間に接続されており、レギュレータＲＥＧからの電力をロードＬＤ１へ供給し、あるいは、その電力の供給を遮断する。即ち、ロードスイッチ回路ＬＳＷ１は、ロードＬＤ１への電力供給をスイッチング制御する。

ロードスイッチ回路ＬＳＷ２は、レギュレータＲＥＧとロードＬＤ２との間に接続されており、レギュレータＲＥＧからの電力をロードＬＤ２へ供給し、あるいは、その電力の供給を遮断する。即ち、ロードスイッチ回路ＬＳＷ２は、ロードＬＤ２への電力供給をスイッチング制御する。尚、ロードスイッチ回路ＬＳＷ１およびＬＳＷ２の内部構成は、同じでよい。また、本実施形態において、電源部１は、２つのロードスイッチ回路ＬＳＷ１、ＬＳＷ２を備えている。しかし、電源部１は、１つのロードスイッチ回路を備えてもよく、あるいは、３つ以上のロードスイッチ回路を備えてもよい。

負荷ＬＤ１、ＬＤ２は、電気機器の内部に設けられている任意の負荷であり、電源部１から電力の供給を受けて動作する。ここでは、負荷ＬＤ１は負荷容量ＬＣ１と集積回路ＩＣ１とを有し、負荷ＬＤ２は負荷容量ＬＣ２と集積回路ＩＣ２とを有する。

図２は、第１の実施形態によるロードスイッチ回路ＬＳＷ１の内部構成の一例を示す図である。尚、ロードスイッチ回路ＬＳＷ２は、ロードスイッチ回路ＬＳＷ１と同じ構成でよいので、ここではその詳細な説明を省略する。

ロードスイッチ回路ＬＳＷ１は、インバータ１０と、第１制御部２０と、第１スイッチング素子３０と、第２スイッチ素子４０と、入力部５０と、出力部６０と、接地部７０と、制御信号入力部８０とを備えている。ロードスイッチ回路ＬＳＷ１は、例えば、１つの半導体チップで構成してよい。
入力部５０は、図１の電源ＳＲＣまたはレギュレータＲＥＧからの電力を入力する。例えば、入力部５０は、電圧Ｖｏｕｔ０の電流Ｉｓｗ０を入力する。一方、出力部６０と接地部７０との間には、負荷ＬＤ１が接続されている。出力部６０は、例えば、電圧Ｖｏｕｔ１の電流Ｉｓｗ１を負荷ＬＤ１へ出力する。尚、ロードスイッチ回路ＬＳＷ１は電源ＳＲＣまたはレギュレータＲＥＧからの電力（Ｖｏｕｔ０、Ｉｓｗ０）を負荷ＬＤ１へスイッチングするために設けられているので、スイッチング後、電圧Ｖｏｕｔ１は電圧Ｖｏｕｔ０に漸近し、電流Ｉｓｗ１は電流Ｉｓｗ０に漸近する。

第１スイッチング素子３０は、入力部５０と出力部６０との間に接続され、入力部５０からの電力を出力部６０へ供給する。第１スイッチング素子３０は、例えば、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でよい。第１スイッチング素子３０のゲートは、第１制御部２０に接続されている。

第２スイッチング素子４０は、入力部５０と出力部６０との間に第１スイッチング素子と並列に接続されている。第２スイッチング素子４０も、例えば、Ｐ型ＭＯＳＦＥＴでよい。第２スイッチング素子４０のゲートも、第１スイッチング素子３０と同様に、第１制御部２０に接続されている。

第１スイッチング素子３０の電流駆動能力は、第２スイッチング素子４０のそれよりも小さい。あるいは、第１スイッチング素子３０の時定数は、第２スイッチング素子４０のそれよりも大きい。即ち、第１スイッチング素子３０のオン抵抗は、第２スイッチング素子４０のそれよりも大きい。例えば、第１スイッチング素子３０の電流駆動能力を第２スイッチング素子４０のそれよりも小さくするために、第１スイッチング素子３０のサイズ（チャネル幅Ｗ／チャネル長Ｌ）を第２スイッチング素子４０のそれよりも小さくすればよい。負荷ＬＤ１に電力を供給する際には、電流駆動能力の比較的小さい第１スイッチング素子３０がまず導通状態になり、その後、電流駆動能力の比較的大きな第２スイッチング素子４０が導通状態になる。これにより、ロードスイッチＬＳＷ１は、負荷ＬＤ１に徐々に電力を供給し、スイッチング時における突入電流を抑制することができる。

尚、第１および第２スイッチング素子３０、４０は、Ｎ型ＭＯＳＦＥＴであってもよい。しかし、第１および第２スイッチング素子３０、４０は、電流駆動能力の比較的高いＰ型ＭＯＳＦＥＴであることが好ましい。あるいは、電流駆動能力の比較的小さな第１スイッチング素子３０をＮ型ＭＯＳＦＥＴで構成し、電流駆動能力の比較的大きな第２スイッチング素子４０をＰ型ＭＯＳＦＥＴで構成してもよい。このように導電型を相違させることによって、第１スイッチング素子３０および第２スイッチング素子４０の電流駆動能力を相違させてもよい。但し、第１スイッチング素子３０または第２スイッチング素子４０をＮ型ＭＯＳＦＥＴで構成する場合、それら制御信号の論理は、逆論理である必要がある。

第１制御部２０は、インバータ１０の出力と第１および第２スイッチング素子３０、４０との間に接続されている。第１制御部２０は、インバータ１０の出力を受けて、第１および第２スイッチング素子３０、４０の動作タイミングを制御する。例えば、第１制御部２０は、負荷ＬＤ１に電力を供給するためにインバータ１０の出力の論理が反転した場合、第１スイッチング素子３０を導通状態にした後、第２スイッチング素子４０を導通状態にする。即ち、第１制御部２０は、負荷ＬＤ１に電力を供給する際に、電流駆動能力の比較的小さい第１スイッチング素子３０をまず導通状態にし、その後、電流駆動能力の比較的大きな第２スイッチング素子４０を導通状態にする。これにより、ロードスイッチＬＳＷ１は、瞬間的に大きな電流を負荷ＬＤ１へ流すことなく、負荷ＬＤ１をゆっくり充電しながら電流Ｉｓｗ１を電流Ｉｓｗ０へ近づけ、電圧Ｖｏｕｔ１を電圧Ｖｏｕｔ０へ近づける。その結果、ロードスイッチＬＳＷ１は、スイッチング時における突入電流を抑制し、電圧Ｖｏｕｔ０をより安定した状態で負荷ＬＤ１へ供給することができる。

第２制御部としてのインバータ１０は、入力部５０と基準電圧源としての接地部７０との間に直列に接続されたＰ型ＭＯＳＦＥＴ１１およびＮ型ＭＯＳＦＥＴ１２を含む。Ｐ型ＭＯＳＦＥＴ１１およびＮ型ＭＯＳＦＥＴ１２のゲートは、制御信号入力部８０に共通に接続されており、制御信号ＣＮＴを受けてスイッチング動作する。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２との間のノードＮ１０は、第１制御部２０に接続されている。これにより、インバータ１０は、制御信号ＣＮＴを受けて、制御信号ＣＮＴの反転信号ｂＣＮＴ（論理ハイ（Ｖｏｕｔ０）または論理ロウ（接地電圧ＧＮＤ））を、第１制御部２０に印加する。以下、反転信号ｂＣＮＴを制御信号ともいう。これにより、第１制御部２０は、制御信号ｂＣＮＴに基づいて、第１および第２スイッチング素子３０、４０をスイッチング制御する。即ち、インバータ１０は第１制御部２０を介して第１および第２スイッチング素子３０、４０をスイッチング制御することができる。

図３は、第１の実施形態による第１制御部２０の内部構成の一例を示す図である。本実施形態において、第１制御部２０は、第１遅延回路ＤＬＹ１と、第２遅延回路ＤＬＹ２とを備えている。

第１遅延回路ＤＬＹ１は、インバータ１０のノードＮ１０と第１スイッチング素子３０のゲートとの間に接続された２つのインバータＩｎ１１、Ｉｎ１２を含む。インバータＩｎ１１、Ｉｎ１２は、ノードＮ１０と第１スイッチング素子３０との間に直列に接続されている。これにより、第１遅延回路ＤＬＹ１は、制御信号ｂＣＮＴを、所定の遅延時間後に第１スイッチング素子へ出力する。

第２遅延回路ＤＬＹ２は、インバータ１０のノードＮ１０と第２スイッチング素子４０のゲートとの間に接続された４つのインバータＩｎ２１〜Ｉｎ２４を含む。インバータＩｎ２１〜Ｉｎ２４は、ノードＮ１０と第２スイッチング素子４０との間に直列に接続されている。このように、第２遅延回路ＤＬＹ２に含まれるインバータＩｎ２１〜Ｉｎ２４の個数（４個）は、第１遅延回路ＤＬＹ１に含まれるインバータＩｎ１１、Ｉｎ１２の個数（２個）よりも多い。これにより、第２遅延回路ＤＬＹ２は、制御信号ｂＣＮＴを、第１遅延回路ＤＬＹ１よりも遅延させて第２スイッチング素子４０へ出力する。尚、第１遅延回路ＤＬＹ１のインバータの個数は、２個より少なくてもよく、第２遅延回路ＤＬＹ２のインバータの個数は、４個より多くてもよい。

例えば、ロードスイッチＬＳＷ１が負荷ＬＤ１へ電力を供給する場合、制御信号ＣＮＴが論理ハイに活性化される。このとき、インバータ１０は、制御信号ｂＣＮＴとして倫理ロウを第１制御部２０へ出力する。第１遅延回路ＤＬＹ１は、制御信号ｂＣＮＴと同一論理の信号を比較的短時間で第１スイッチング素子３０へ送る。これにより、第１スイッチング素子３０がまず導通状態となり、電流を入力部５０から出力部６０へ供給する。一方、第２遅延回路ＤＬＹ２は、制御信号ｂＣＮＴと同一論理の信号を第１遅延回路ＤＬＹ１よりも長い時間をかけて第２スイッチング素子４０へ送る。これにより、第２スイッチング素子４０は、第１スイッチング素子３０よりも遅れて導通状態となり、電流を入力部５０から出力部６０へ供給する。

ここで、第１スイッチング素子３０の電流駆動能力は、第２スイッチング素子４０のそれよりも小さい。このため、第１スイッチング素子３０が最初に導通状態になることによって、第１スイッチング素子３０は、比較的小さい電流を入力部５０から出力部６０へ流す。従って、負荷ＬＤ１の負荷容量ＬＣ１が大きい場合であっても、ロードスイッチＬＳＷ１は、比較的大きな電流を負荷ＬＤ１へ一気に流すことなく、比較的小さな電流を負荷ＬＤ１へ徐々に流す。

その後、第２スイッチング素子４０が導通状態になると、第２スイッチング素子４０は、比較的大きな電流を入力部５０から出力部６０へ流す。従って、第２スイッチング素子４０は、負荷ＬＤ１を短時間で充電する。

このように、本実施形態によるロードスイッチＬＳＷ１は、電流駆動能力の小さな第１スイッチング素子３０を用いて、大きな突入電流を流すことなく負荷ＬＤ１を徐々に充電し、その後、電流駆動能力の大きな第２スイッチング素子４０を用いて、負荷ＬＤ１を短時間で充電する。これにより、負荷容量ＬＣ１が大きい場合であっても、ロードスイッチＬＳＷ１は、図４に示すように、大きな突入電流を抑制し、レギュレータＲＥＧからの出力電圧が過渡的に低下することを抑制することができる。

図４は、スイッチング時における電流Ｉｓｗを示すグラフである。縦軸は電流Ｉｓｗを示し、横軸は時間を示す。また、ラインＬ０は、第１スイッチング素子３０および第１制御部２０の無いロードスイッチによる電流Ｉｓｗを示す。ラインＬ１は、本実施形態のロードスイッチＬＳＷ１による電流Ｉｓｗを示す。

第１スイッチング素子３０および第１制御部２０が無い場合（Ｌ０）、インバータ１０は、単一の第２スイッチング素子４０を制御し、単一の第２スイッチング素子４０が電流Ｉｓｗを供給する。この場合、ラインＬ０に示すように、大きな突入電流Ｉｉｒ０が流れる。突入電流Ｉｉｒ０が大きいと、電圧Ｖｏｕｔ０が大きく低下するおそれがある。これは、電気機器の誤動作に繋がる。

インバータ１０のノードＮ１０とトランジスタ１２との間に高抵抗を挿入することによって、第２スイッチング素子４０のゲート容量の放電時間を長くすることも考えられる。しかし、負荷ＬＤ１の容量が大きい場合、依然として大きな突入電流が発生する。

これに対し、本実施形態によるロードスイッチＬＳＷ１では、期間ｔ０〜ｔ１において、起動用の第１スイッチング素子３０が導通状態であるが、出力用の第２スイッチング素子４０はまだ導通状態となっていない。この期間において、第１スイッチング素子３０が徐々に負荷ＬＤ１を充電する。その後、ｔ１において、第１スイッチング素子３０とともに、第２スイッチング素子４０も導通状態となる。これにより、第１スイッチング素子３０および第２スイッチング素子４０が負荷ＬＤ１を短時間で充電する。このとき、第１スイッチング素子３０がｔ１までに負荷ＬＤ１を或る程度充電しているので、ｔ１において生じる突入電流Ｉｉｒ１はＩｉｒ０よりも小さくなる。その結果、電圧Ｖｏｕｔ０の低下が抑制され、電気機器の誤動作を抑制することができる。

尚、上記実施形態において、第１スイッチング素子３０の電流駆動能力は、第２スイッチング素子４０のそれよりも小さい。しかし、第１スイッチング素子３０の電流駆動能力は、第２スイッチング素子４０のそれと等しいかあるいはそれよりも大きくてもよい。例えば、ｔ０〜ｔ１において、起動用の第１スイッチング素子３０が導通状態となった後、ｔ１以降、第１スイッチング素子３０および第２スイッチング素子４０の両方が導通状態になる。この場合、第１スイッチング素子３０および第２スイッチング素子４０の両方の総電流駆動能力は、単一の第１スイッチング素子３０の電流駆動能力よりも大きくなるはずである。従って、第１スイッチング素子３０の電流駆動能力が第２スイッチング素子４０のそれと等しいかあるいは大きくても、ロードスイッチＬＳＷ１は、ｔ０〜ｔ１の起動時よりもｔ１以降において確実に大きな電流を流すことができる。ただし、突入電流を確実に抑制するためには、第１スイッチング素子３０の電流駆動能力は、第２スイッチング素子４０のそれよりも小さいことが好ましい。

（第２の実施形態）
図５は、第２の実施形態による第１制御部２０の内部構成の一例を示す図である。第２の実施形態においても、第１制御部２０は、第１遅延回路ＤＬＹ１と、第２遅延回路ＤＬＹ２とを備えている。しかし、第２の実施形態では、第２遅延回路ＤＬＹ２が遅延キャパシタＣａｐ２０を備えている点で、第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

遅延キャパシタＣａｐ２０は、インバータＩｎ２２の入力部と接地部７０との間に接続されている。より詳細には、遅延キャパシタＣａｐ２０の一端は、インバータＩｎ２１とインバータＩｎ２２との間に接続されており、他端は、接地電圧ＧＮＤに接続されている。これにより、第２遅延回路ＤＬＹ２において、インバータＩｎ２１が反転信号ＣＮＴを出力しても、遅延キャパシタＣａｐ２０がインバータＩｎ２２を動作させる程度に充分に充電されるまで、インバータＩｎ２２は制御信号ｂＣＮＴを出力しない。即ち、インバータＩｎ２２は、インバータＩｎ２１が反転信号ＣＮＴを出力した時点から遅延キャパシタＣａｐ２０が充分に充電されるまで制御信号ｂＣＮＴを出力できない。これにより、第２遅延回路ＤＬＹ２は、第１遅延回路ＤＬＹ１よりも制御信号ｂＣＮＴを遅延させることができる。

第２遅延回路ＤＬＹ２の遅延時間は、インバータの段数だけでなく、遅延キャパシタＣａｐ２０の容量によって調節可能である。従って、第２遅延回路ＤＬＹ２の遅延時間が第１遅延回路ＤＬＹ１のそれよりも長ければ、第２遅延回路ＤＬＹ２のインバータの段数は、第１遅延回路ＤＬＹ１のそれと同じかあるいは少なくてもよい。勿論、第２遅延回路ＤＬＹ２のインバータの段数は、第１遅延回路ＤＬＹ１のそれより多くてもよい。即ち、第２の実施形態は、第１の実施形態と組み合わせてもよい。第２の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図６、第３の実施形態による第１制御部２０の内部構成の一例を示す図である。第３の実施形態において、第１制御部２０は、差動増幅部Ｄ２０と、論理回路Ｇ２０と、抵抗Ｒ１、Ｒ２と、Ｐ型トランジスタ２５とを備えている。

差動増幅部Ｄ２０は、入力部５０と接地部７０との間に接続されており、参照電圧Ｖｒｅｆと出力部６０からの出力電圧Ｖｏｕｔ１とを比較する。差動増幅部Ｄ２０は、参照電圧Ｖｒｅｆと出力電圧Ｖｏｕｔ１との比較結果信号Ｖｒｅｓ１を出力する。参照電圧Ｖｒｅｆは、入力部５０と接地部７０との間に直列に接続された抵抗Ｒ１とＲ２とによって入力部５０からの入力電圧（Ｖｏｕｔ０）を分圧して得られた電圧である。参照電圧Ｖｒｅｆは、接地電圧ＧＮＤと電圧Ｖｏｕｔ０との範囲内において、抵抗Ｒ１とＲ２との比率によって任意に設定することができる。例えば、参照電圧Ｖｒｅｆは、電圧Ｖｏｕｔ０の約８０％に設定してよい。

出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆよりも低い場合、差動増幅部Ｄ２０は、比較結果信号Ｖｒｅｓ１を論理ロウとする。一方、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆを超えると、差動増幅部Ｄ２０は、比較結果信号Ｖｒｅｓ１を論理ハイに反転する。このように、差動増幅部Ｄ２０は、出力電圧Ｖｏｕｔ１をモニタし、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆを超えたときに比較結果信号Ｖｒｅｓ１の論理を反転させる。

トランジスタ２５は、入力部５０と論理回路Ｇ２０の一方の入力部との間に接続されている。また、トランジスタ２５と論理回路Ｇ２０との間のノードは、定電流源を介して接地部７０に接続されている。トランジスタ２５のゲートは、差動増幅部Ｄ２０の出力に接続されている。これにより、トランジスタ２５は、比較結果信号Ｖｒｅｓ１の反転信号ｂＶｒｅｓ１（第１結果信号）を論理回路Ｇ２０の一方の入力部へ供給する。

例えば、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆよりも低い場合、上述の通り、差動増幅部Ｄ２０は、比較結果信号Ｖｒｅｓ１を論理ロウとし、トランジスタ２５は、第１結果信号ｂＶｒｅｓ１を論理ハイにする。一方、出力電圧Ｖｏｕｔ１が上昇して参照電圧Ｖｒｅｆを超えると、差動増幅部Ｄ２０は、比較結果信号Ｖｒｅｓ１を論理ハイに反転し、トランジスタ２５は、第１結果信号ｂＶｒｅｓ１を論理ロウにする。このように、トランジスタ２５は、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆを超えたときに、比較結果信号Ｖｒｅｓ１の論理の反転に応じて、第１結果信号ｂＶｒｅｓ１の論理を反転させる。第１結果信号ｂＶｒｅｓ１は、論理回路Ｇ２０を介して第２スイッチング素子４０を制御するために用いられる。

論理回路Ｇ２０は、第１結果信号ｂＶｒｅｓ１と、制御信号ｂＣＮＴとを入力し、そのＯＲ演算結果Ｖｒｅｓ２（第２結果信号）を第２スイッチング素子４０へ出力する。これにより、論理回路Ｇ２０は、第１結果信号ｂＶｒｅｓ１および制御信号ｂＣＮＴを用いて、第２スイッチング素子４０を制御する。

次に、第３の実施形態によるロードスイッチＬＳＷ１の動作をより詳細に説明する。

例えば、ロードスイッチＬＳＷ１が負荷ＬＤ１へ電力を供給するために、制御信号ＣＮＴが論理ハイに活性化されると、制御信号ｂＣＮＴは、論理ロウとなる。これにより、まず、第１スイッチング素子３０が導通状態になる。このとき、出力電圧Ｖｏｕｔ１はまだ参照電圧Ｖｒｅｆよりも低い。従って、制御信号ｂＣＮＴは倫理ロウであり、第１結果信号ｂＶｒｅｓ１は論理ハイである。よって、論理回路Ｇ２０は、第２結果信号Ｖｒｅｓ２として論理ハイを出力し、第２スイッチング素子４０は非導通状態を維持している。

一方、第１スイッチング素子３０が負荷ＬＤ１に電力供給することによって、出力電圧Ｖｏｕｔ１が次第に上昇し参照電圧Ｖｒｅｆを超えると、制御信号ｂＣＮＴは倫理ロウの状態のまま、第１結果信号ｂＶｒｅｓ１が倫理ロウに反転する。従って、論理回路Ｇ２０は、第２結果信号Ｖｒｅｓ２を論理ロウにして第２スイッチング素子４０を導通状態にする。これにより、第２スイッチング素子４０が第１スイッチング素子３０とともに電流を負荷ＬＤ１へ供給する。

このように、第３の実施形態では、制御信号ＣＮＴが論理ハイに活性化された時点から出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆを超える時点まで、第１制御部２０は、第１スイッチング素子３０を導通状態とし、かつ、第２スイッチング素子４０を非導通状態のままとする。その後、第１制御部２０は、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆを超えた時点で、第１結果信号ｂＶｒｅｓ１の論理および第２結果信号Ｖｒｅｓ２の論理を反転させて、第２スイッチング素子４０を導通状態にする。即ち、第１制御部２０は、遅延時間ではなく、出力電圧Ｖｏｕｔ１に基づいて第１スイッチング素子３０および第２スイッチング素子４０を制御する。これにより、ロードスイッチＬＳＷ１は、出力電圧Ｖｏｕｔ１が所定の参照電圧Ｖｒｅｆまで上昇してから第２スイッチング素子４０を導通状態することができる。これにより、突入電流をより確実に抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・電源部、ＳＲＣ・・・電源、ＲＥＧ・・・レギュレータ、ＮＣ・・・キャパシタ、ＬＳＷ１、ＬＳＷ２・・・ロードスイッチ回路、１０・・・インバータ、２０・・・第１制御部、３０・・・第１スイッチング素子、４０・・・第２スイッチ素子、５０・・・入力部、６０・・・出力部、７０・・・接地部、８０・・・制御信号入力部、ＤＬＹ１・・・第１遅延回路、ＤＬＹ２・・・第２遅延回路、Ｃａｐ２０・・・遅延キャパシタ、Ｄ２０・・・差動増幅部、Ｇ２０・・・論理回路、Ｒ１、Ｒ２・・・抵抗、２５・・・トランジスタ

Claims (7)

1. 電源またはレギュレータからの電力を入力する入力部と、
   負荷に電力を出力する出力部と、
   前記入力部と前記出力部との間に接続され、前記入力部からの電力を前記出力部 へ供給する第１スイッチング素子と、
   前記入力部と前記出力部との間に前記第１スイッチング素子と並列に接続され、前記入力部からの電力を前記出力部へ供給する第２スイッチング素子と、
   前記負荷に電力を供給するときに、前記第１スイッチング素子を導通状態にした後、前記第２スイッチング素子を導通状態にする第１制御部とを備えた半導体装置。
2. 前記第１スイッチング素子の電流駆動能力は、前記第２スイッチング素子のそれよりも小さい、請求項１に記載の半導体装置。
3. 前記第１制御部は、
   前記第１スイッチング素子に接続され、前記第１および第２スイッチング素子をスイッチング制御するための制御信号を前記第１スイッチング素子へ出力する第１遅延回路と、
   前記第２スイッチング素子に接続され、前記制御信号を前記第１遅延回路よりも遅延させて前記第２スイッチング素子へ送る第２遅延回路とを備えた請求項１または請求項２に記載の半導体装置。
4. 前記入力部と基準電圧源との間に接続され、前記第１制御部を介して前記第１および第２スイッチング素子をスイッチング制御する第２制御部をさらに備え、
   前記第１制御部は、
   前記第２制御部と前記第１スイッチング素子との間に接続され、前記第１および第２スイッチング素子をスイッチング制御するための制御信号を前記第２制御部から前記第１スイッチング素子へ送る第１遅延回路と、
   前記第２制御部と前記第２スイッチング素子との間に接続され、前記制御信号を前記第１遅延回路よりも遅延させて前記第２制御部から前記前記第２スイッチング素子へ送る第２遅延回路とを備えた請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記第１遅延回路は、前記第２制御部と前記第１スイッチング素子との間に接続されたインバータを含み、
   前記第２遅延回路は、前記第２制御部と前記第２スイッチング素子との間に接続されたインバータを含み、
   前記第２遅延回路に含まれるインバータの個数は、前記第１遅延回路に含まれるインバータの個数よりも多い、請求項４に記載の半導体装置。
6. 前記第２遅延回路は、
   前記第２制御部と前記第２スイッチング素子との間に接続された少なくとも２つのインバータと、
   前記インバータのいずれかの入力部と前記基準電圧源との間に接続されたキャパシタとを含む、請求項４または請求項５に記載の半導体装置。
7. 前記第１制御部は、
   前記入力部の入力電圧に応じた参照電圧と前記出力部の出力電圧とを比較して第１結果信号を出力する差動増幅部と、
   前記第１結果信号を用いて前記第２スイッチング素子を制御する論理回路とを備え、
   前記第１制御部は、前記第１および第２スイッチング素子をスイッチング制御するための制御信号に基づいて前記第１スイッチング素子を導通状態にした後、前記第１結果信号が反転したときに前記第２スイッチング素子を導通状態にする、請求項１または請求項２に記載の半導体装置。

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