JP2006140328A

JP2006140328A - 半導体集積回路

Info

Publication number: JP2006140328A
Application number: JP2004328859A
Authority: JP
Inventors: Takafumi Suzuki; 孝文鈴木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-11-12
Filing date: 2004-11-12
Publication date: 2006-06-01

Abstract

【課題】外付け部品を用いることなく半導体集積回路と外部回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、外部の回路から入力端子を介して信号を入力する入力回路１１と、入力端子と基準電位又は電源電位が印加される配線との間に接続され、少なくとも１つの制御信号に従って抵抗値を３段階以上に調節可能な可変抵抗回路１２と、可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成する制御回路３０とを具備する。
【選択図】図１

Description

本発明は、一般的に半導体集積回路に関し、特に、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等のＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）に関する。

ＡＳＩＣは、セミカスタムの半導体集積回路であり、ＡＳＩＣの設計においては、様々な機能を有する回路ブロックを構成するセルが組み合わせて用いられる。その中でも、外部の回路から信号を入力する入力回路を備える入力セルと、外部の回路に信号を出力する出力ドライバを備える出力セルは、数多く用いられている。さらに、入力回路と出力ドライバとの両方を備える双方向セルも用いられている。

半導体集積回路と外部の回路との間は、プリント配線基板に形成された配線、及び／又は、ケーブルを介して接続される。しかしながら、近年においては、半導体集積回路において使用される信号が広帯域化されつつあり、入力回路や出力ドライバにおいて、インピーダンスの不整合に起因する信号の反射が問題となっている。

従来は、半導体集積回路の外部において、入力回路と並列に終端抵抗を接続したり、出力回路と直列にダンピング抵抗を接続したりして、反射ノイズ対策を行ってきた。しかしながら、終端抵抗やダンピング抵抗を外付け部品として追加すると、プリント配線基板に実装される部品数が多くなって実装面積が増加すると共に、信号線の引き回しが長くなって特性が劣化するおそれがある。さらに、外付け部品のコストが上昇してしまう。

一方、下記の特許文献１には、プリント基板が作製され部品が実装された後にも、出力ドライバの出力値を調整することが可能となる半導体装置が開示されている。この半導体装置においては、チップ製造後に、複数のバッファの内から所望のバッファ及びその組み合わせが選択されることにより、出力バッファの駆動能力が調整される。しかしながら、反射ノイズを大幅に低減させるためには、出力バッファの駆動能力を調整するだけでは不十分であり、半導体集積回路と外部回路との間でインピーダンスの整合を図る必要がある。
特開２００２−２０８９６９号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、外付け部品を用いることなく半導体集積回路と外部回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる半導体集積回路を提供することを目的とする。

以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、外部の回路から入力端子を介して信号を入力する入力回路と、入力端子と基準電位又は電源電位が印加される配線との間に接続され、少なくとも１つの制御信号に従って抵抗値を３段階以上に調節可能な可変抵抗回路と、可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成する制御回路とを具備する。

本発明の第２の観点に係る半導体集積回路は、出力端子を介して外部の回路に信号を出力する出力ドライバと、出力ドライバと出力端子との間に接続され、少なくとも１つの制御信号に従って抵抗値を３段階以上に調節可能な可変抵抗回路と、可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成する制御回路とを具備する。

以上において、可変抵抗回路が、並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含み、２つのトランジスタのゲートに印加される１組の制御信号に従って２つのトランジスタのソース・ドレイン間の抵抗値を変化させるようにしても良い。

あるいは、可変抵抗回路が、２つの端子間に、少なくとも１つの抵抗と少なくとも１つのスイッチ回路とが直列に接続された回路を複数含むようにしても良い。その場合に、可変抵抗回路が、２つの端子間を短絡するための少なくとも１つのスイッチ回路をさらに含むようにしても良い。各々のスイッチ回路は、並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含み、２つのトランジスタのゲートに印加される１組の制御信号に従って２つのトランジスタのソース・ドレイン間をオン／オフするようにしても良い。

また、制御回路が、半導体集積回路の少なくとも１つのピンに印加される電位、又は、半導体集積回路内に格納されている情報に従って、可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成するようにしても良い。

本発明の第３の観点に係る半導体集積回路は、外部の回路から入出力端子を介して信号を入力する入力回路と、入出力端子と基準電位又は電源電位が印加される配線との間に接続され、少なくとも１つの第１の制御信号に従って抵抗値を３段階以上に調節可能な第１の可変抵抗回路と、入出力端子を介して外部の回路に信号を出力する出力ドライバと、出力ドライバと入出力端子との間に接続され、少なくとも１つの第２の制御信号に従って抵抗値を３段階以上に調節可能な第２の可変抵抗回路と、第１の可変抵抗回路の抵抗値を制御するための少なくとも１つの第１の制御信号と第２の可変抵抗回路の抵抗値を制御するための少なくとも１つの第２の制御信号とを生成する制御回路とを具備する。

本発明の第４の観点に係る半導体集積回路は、外部の回路から入力端子を介して信号を入力する入力回路と、入力端子と基準電位又は電源電位が印加される配線との間に接続され、複数の抵抗と、複数の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む抵抗回路網とを具備する。

本発明の第５の観点に係る半導体集積回路は、出力端子を介して外部の回路に信号を出力する出力ドライバと、出力ドライバと出力端子との間に接続され、複数の抵抗と、複数の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む抵抗回路網とを具備する。

本発明の第６の観点に係る半導体集積回路は、外部の回路から入出力端子を介して信号を入力する入力回路と、入出力端子と基準電位又は電源電位が印加される配線との間にスイッチ回路を介して接続され、第１群の抵抗と、第１群の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む第１の抵抗回路網と、入出力端子を介して外部の回路に信号を出力する出力ドライバと、出力ドライバと入出力端子との間に接続され、第２群の抵抗と、第２群の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む第２の抵抗回路網とを具備する。

本発明の第１〜３の観点によれば、半導体集積回路のピン設定等に基づく制御回路の制御の下で、半導体集積回路と外部回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる。また、本発明の第４〜６の観点によれば、レーザ等を用いてヒューズを切断することにより、又は、設計段階において配線層のレイアウトのみを変更することにより、半導体集積回路と外部の回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる。さらに、インピーダンス整合のために外付け部品を必要としないので、プリント配線基板等における実装面積を小さくし、外付け部品のコストや実装のコストを低減することが可能である。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１に示すように、この半導体集積回路は、外部の回路から入力端子（入力パッド）を介して信号を入力する入力回路（入力バッファ）１１を含む入力セル１０と、出力端子（出力パッド）を介して外部の回路に信号を出力する出力ドライバ２１を含む出力セル２０と、入力セル１０の入力インピーダンス（終端抵抗の抵抗値）を制御するための第１の制御信号と出力セル２０の出力インピーダンス（ダンピング抵抗の抵抗値）を制御するための第２の制御信号とを生成する抵抗値制御回路３０とを有している。入力回路１１及び出力ドライバ２１の各々は、例えば、直列接続された２つのインバータによって構成される。

一般に、半導体集積回路には、外部の回路から信号を入力するための多数の入力端子及び入力セルと、それらの信号に基づいて動作する多数の論理回路と、それらの論理回路から出力される信号を外部の回路に出力するための多数の出力セル及び出力端子とが内蔵されている。また、半導体集積回路に、ＣＰＵやメモリが内蔵されることもある。

本実施形態においては、入力セル１０の入力インピーダンスを制御するために、入力セル１０内に可変抵抗回路１２を設け、出力セル２０の出力インピーダンスを制御するために、出力セル２０内に可変抵抗回路２２を設けている。あるいは、可変抵抗回路１２及び２２の内の一方を設けるようにしても良い。

入力セル１０において、可変抵抗回路１２は、入力端子と基準電位（本実施形態においては、接地電位とする）が印加される配線との間に接続され、第１の制御信号に従って、抵抗値を３段階以上に調節することが可能である。なお、可変抵抗回路１２を、入力端子と電源電位が印加される配線との間に接続するようにしても良い。

出力セル２０において、可変抵抗回路２２は、出力ドライバ２１と出力端子との間に接続され、第２の制御信号に従って、抵抗値を３段階以上に調節することが可能である。これにより、外付け部品を用いることなく、半導体集積回路と外部回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる。また、プリント配線基板等における実装状態に合わせて、抵抗値を調節することも可能である。

図２は、本実施形態において用いられる可変抵抗回路の第１の回路例を示す図である。可変抵抗回路１２又は２２は、信号入出力用の端子Ａと端子Ｂとの間に並列接続されたＰチャネルＭＯＳトランジスタＱＰ１０とＮチャネルＭＯＳトランジスタＱＮ１０とを含み、トランジスタＱＰ１０及びＱＮ１０のゲートに印加される１組の制御信号ＳＰ及びＳＮに従って、トランジスタＱＰ１０及びＱＮ１０のソース・ドレイン間の抵抗値を変化させる。図２に示す１組の制御信号ＳＰ及びＳＮは、図１に示す第１又は第２の制御信号に相当するものであり、例えば、制御信号ＳＰ及びＳＮの電位が４段階に変化すれば、トランジスタＱＰ１０及びＱＮ１０のソース・ドレイン間の抵抗値も４段階に変化することになる。

図３は、本実施形態において用いられる可変抵抗回路の第２の回路例を示す図である。可変抵抗回路１２又は２２は、信号入出力用の端子Ａと端子Ｂとの間に、少なくとも１つの抵抗と少なくとも１つのスイッチ回路とが直列に接続された回路を複数含むようにする。図３においては、第１の直列接続回路が、スイッチ回路ＳＷ１１と、抵抗Ｒ１と、スイッチ回路ＳＷ１２とを含んでおり、第２の直列接続回路が、スイッチ回路ＳＷ２１と、抵抗Ｒ２と、スイッチ回路ＳＷ２２とを含んでいる。

さらに、可変抵抗回路１２又は２２は、端子Ａと端子Ｂとの間を短絡するための少なくとも１つのスイッチ回路を含むようにしても良い。図３においては、可変抵抗回路１２又は２２が、端子Ａと端子Ｂとの間を短絡するためのスイッチ回路ＳＷ３１及びＳＷ３２を含んでいる。なお、スイッチ回路ＳＷ１１及びＳＷ１２の内の一方、スイッチ回路ＳＷ２１及びＳＷ２２の内の一方、スイッチ回路ＳＷ３１及びＳＷ３２の内の一方を省略するようにしても良い。

各々のスイッチ回路は、並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含み、２つのトランジスタのゲートに印加される１組の制御信号に従って、２つのトランジスタのソース・ドレイン間をオン／オフする。抵抗値制御回路３０（図１）から供給される３つの制御信号Ｓ１〜Ｓ３は、インバータＸ１〜Ｘ３によってそれぞれ反転され、３組の制御信号が、スイッチ回路ＳＷ１１〜ＳＷ３２に印加される。

再び図１を参照すると、抵抗値制御回路３０は、半導体集積回路のピン（パッド）Ｐ１〜Ｐ４に印加される電位に従って、可変抵抗回路１２及び２２の抵抗値をそれぞれ制御するための第１及び第２の制御信号を生成する。例えば、抵抗値制御回路３０は、ピンＰ１及びＰ２に印加される電位に従って第１の制御信号を生成し、ピンＰ３及びＰ４に印加される電位に従って第２の制御信号を生成する。その場合に、各ピンを接地電位に接続するか、電源電位Ｖ_ＤＤに接続するかによって、可変抵抗回路１２及び２２の抵抗値をそれぞれ２^２＝４段階に変化させることができる。一方、可変抵抗回路１２及び２２の内の一方を設ける場合には、ピンＰ１〜Ｐ４に印加される電位に従って、その可変抵抗回路の抵抗値を２^４＝１６段階に変化させることができる。

あるいは、図４に示すように、抵抗値制御回路３０は、半導体集積回路内のシフトレジスタ４０に格納されている情報（データ）に従って、可変抵抗回路１２及び／又は２２の抵抗値を制御するようにしても良い。シフトレジスタ４０は、クロック入力端子に入力されるクロック信号に同期して、データ入力端子に順次入力されるデータＤ０〜Ｄ３を格納する。抵抗値制御回路３０は、シフトレジスタ４０に格納されているデータＤ０〜Ｄ３に従って、第１及び／又は第２の制御信号を生成する。

あるいは、図５に示すように、抵抗値制御回路３０は、半導体集積回路内のフラッシュメモリ５０に格納されている情報（データ）に従って、可変抵抗回路１２及び／又は２２の抵抗値を制御するようにしても良い。フラッシュメモリ５０は、アドレス入力端子に入力されるアドレス信号に従って、データ入力端子に入力される４ビットのデータＤ０〜Ｄ３を格納する。抵抗値制御回路３０は、フラッシュメモリ５０に格納されているデータＤ０〜Ｄ３に従って、第１及び／又は第２の制御信号を生成する。

次に、本発明の第２の実施形態について説明する。
図６は、本発明の第２の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図６に示すように、この半導体集積回路においては、外部の回路から入出力端子（入出力パッド）を介して信号を入力する入力回路１１と、入出力端子を介して外部の回路に信号を出力する出力ドライバ２３とを含む双方向セル６０が用いられる。出力ドライバ２３は、イネーブル信号Ｅが活性化されているときに動作し、イネーブル信号が非活性化されているときには、出力をハイインピーダンス状態とする。

図７に、第２の実施形態において用いられる出力ドライバの回路例を示す。出力ドライバ２３は、イネーブル信号Ｅを反転するインバータ２４と、入力信号Ｙ及びインバータ２４の出力信号に従って動作するＡＮＤ回路２５及び２６と、出力段のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２０及びＮチャネルＭＯＳトランジスタＱＮ２０とを含んでいる。

出力モードにおいて、負論理のイネーブル信号Ｅがローレベルに活性化されると、入力信号ＹがＡＮＤ回路２５及び２６によって反転され、出力段のインバータから入出力端子を介して外部回路に出力される。一方、入力モードにおいて、負論理のイネーブル信号Ｅがハイレベルに非活性化されると、トランジスタＱＰ２０のゲート電位がハイレベル、トランジスタＱＮ２０のゲート電位がローレベルとなり、出力段のインバータの出力がハイインピーダンス状態となる。

再び図６を参照すると、双方向セル６０は、入出力端子と基準電位（本実施形態においては、接地電位とする）との間に接続された可変抵抗回路１２と、出力ドライバ２３と入出力端子との間に接続された可変抵抗回路２２と、抵抗値制御回路７０とをさらに含んでいる。なお、可変抵抗回路１２を、入力端子と電源電位が印加される配線との間に接続するようにしても良い。抵抗値制御回路７０は、可変抵抗回路１２の抵抗値を制御するための第１の制御信号と、可変抵抗回路２２の抵抗値を制御するための第２の制御信号とを生成する。

出力モードにおいて、負論理のイネーブル信号Ｅがローレベルに活性化されると、抵抗値制御回路７０は、可変抵抗回路１２の抵抗値が無限大（ハイインピーダンス状態）となるように第１の制御信号を生成し、可変抵抗回路２２の抵抗値が設定値となるように第２の制御信号を生成する。

一方、入力モードにおいて、負論理のイネーブル信号Ｅがハイレベルに非活性化されると、抵抗値制御回路７０は、可変抵抗回路１２の抵抗値が設定値となるように第１の制御信号を生成する。なお、抵抗値制御回路７０は、可変抵抗回路２２の抵抗値がゼロ（短絡状態）となるように第２の制御信号を生成しても良い。その他の動作については、図１に示す抵抗値制御回路３０と同様である。

次に、本発明の第３の実施形態について説明する。
図８は、本発明の第３の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図８に示すように、この半導体集積回路は、外部の回路から入力端子を介して信号を入力する入力回路１１を含む入力セル８０と、出力端子を介して外部の回路に信号を出力する出力ドライバ２１を含む出力セル９０とを有している。

本実施形態においては、入力セル８０の入力インピーダンスを制御するために、入力セル８０内に抵抗回路網８１を設け、出力セル９０の出力インピーダンスを制御するために、出力セル９０内に抵抗回路網９１を設けている。あるいは、抵抗回路網８１及び９１の内の一方を設けるようにしても良い。

抵抗回路網８１は、入力端子と基準電位（本実施形態においては、接地電位とする）が印加される配線との間に接続され、複数の抵抗Ｒ１１〜Ｒ１３と、これらの抵抗Ｒ１１〜Ｒ１３の接続状態を設定するヒューズＦ１１〜Ｆ１４とを含んでいる。なお、抵抗回路網８１を、入力端子と電源電位が印加される配線との間に接続するようにしても良い。

抵抗回路網９１は、出力ドライバ２１と出力端子との間に接続され、複数の抵抗Ｒ２１〜Ｒ２３と、これらの抵抗Ｒ２１〜Ｒ２３の接続状態を設定するヒューズＦ２１〜Ｆ２４とを含んでいる。

レーザ等を用いて所望のヒューズを切断し、ヒューズＦ１１〜Ｆ１４の内の少なくとも１つのヒューズと、ヒューズＦ２１〜Ｆ２４の内の少なくとも１つのヒューズとを残すことにより、外付け部品を用いることなく半導体集積回路と外部の回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる。

あるいは、抵抗回路網８１及び９１において、ヒューズの替わりに、半導体集積回路の所定の配線層における配線パターンを用いるようにしても良い。即ち、半導体集積回路の所定の配線層において、ヒューズＦ１１〜Ｆ１４の内の切断されない少なくとも１つのヒューズに相当する配線パターンと、ヒューズＦ２１〜Ｆ２４の内の切断されない少なくとも１つのヒューズに相当する配線パターンとを形成することにより、抵抗回路網８１及び９１における抵抗値を設定することができる。その場合には、不純物拡散層や、絶縁層や、他の配線層における配線パターンを変更する必要がないので、短期間に半導体集積回路の設計・製造を行うことができ、設計変更も容易である。

次に、本発明の第４の実施形態について説明する。
図９は、本発明の第４の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図９に示すように、この半導体集積回路においては、外部の回路から入出力端子を介して信号を入力する入力回路１１と、入出力端子を介して外部の回路に信号を出力する出力ドライバ２３とを含む双方向セル１００が用いられる。出力ドライバ２３は、イネーブル信号Ｅが活性化されているときに動作し、イネーブル信号が非活性化されているときには、出力をハイインピーダンス状態とする。

双方向セル１００は、入出力端子と基準電位（本実施形態においては、接地電位とする）との間に接続されたスイッチ回路１０１及び抵抗回路網８１と、出力ドライバ２３と入出力端子との間に接続された抵抗回路網９１とをさらに含んでいる。なお、スイッチ回路１０１及び抵抗回路網８１を、入力端子と電源電位が印加される配線との間に接続するようにしても良い。抵抗回路網８１及び９１の構成及び動作は、第３の実施形態において説明したものと同様である。

出力モードにおいて、負論理のイネーブル信号Ｅがローレベルに活性化されると、スイッチ回路１０１がオフ状態となり、設定された抵抗値を有する抵抗回路網９１が、出力ドライバ２３と入出力端子との間に接続される。一方、入力モードにおいて、負論理のイネーブル信号Ｅがハイレベルに非活性化されると、スイッチ回路１０１がオン状態となり、設定された抵抗値を有する抵抗回路網８１が、入出力端子と接地電位との間に接続される。これにより、外付け部品を用いることなく、半導体集積回路と外部の回路との間のインピーダンスの整合を図り、反射ノイズを大幅に低減させることができる。

本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。第１の実施形態において用いられる可変抵抗回路の第１の回路例を示す図。第１の実施形態において用いられる可変抵抗回路の第２の回路例を示す図。抵抗値制御回路とシフトレジスタとの接続を示す図。抵抗値制御回路とフラッシュメモリとの接続を示す図。本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図。第２の実施形態において用いられる出力ドライバの回路例を示す図。本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図。本発明の第４の実施形態に係る半導体集積回路の構成を示すブロック図。

符号の説明

１０、８０入力セル、１１入力回路（入力バッファ）、１２、２２可変抵抗回路、２０、９０出力セル、２１、２３出力ドライバ、２４インバータ、２５、２６ＡＮＤ回路、３０、７０抵抗値制御回路、４０シフトレジスタ、５０フラッシュメモリ、６０、１００双方向セル、８１、９１抵抗回路網、１０１スイッチ回路、Ｒ１〜Ｒ２３抵抗、Ｆ１１〜Ｆ２４ヒューズ、ＱＰ１０、ＱＰ２０ＰチャネルＭＯＳトランジスタ、ＱＮ１０、ＱＮ２０ＮチャネルＭＯＳトランジスタ、ＳＷ１１〜ＳＷ３２スイッチ回路、Ｘ１〜Ｘ３インバータ

Claims

外部の回路から入力端子を介して信号を入力する入力回路と、
前記入力端子と基準電位又は電源電位が印加される配線との間に接続され、少なくとも１つの制御信号に従って抵抗値を３段階以上に調節可能な可変抵抗回路と、
前記可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成する制御回路と、
を具備する半導体集積回路。
出力端子を介して外部の回路に信号を出力する出力ドライバと、
前記出力ドライバと前記出力端子との間に接続され、少なくとも１つの制御信号に従って抵抗値を３段階以上に調節可能な可変抵抗回路と、
前記可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成する制御回路と、
を具備する半導体集積回路。
前記可変抵抗回路が、並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含み、前記２つのトランジスタのゲートに印加される１組の制御信号に従って前記２つのトランジスタのソース・ドレイン間の抵抗値を変化させる、請求項１又は２記載の半導体集積回路。
前記可変抵抗回路が、２つの端子間に、少なくとも１つの抵抗と少なくとも１つのスイッチ回路とが直列に接続された回路を複数含む、請求項１又は２記載の半導体集積回路。
前記可変抵抗回路が、前記２つの端子間を短絡するための少なくとも１つのスイッチ回路をさらに含む、請求項４記載の半導体集積回路。
前記スイッチ回路が、並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含み、前記２つのトランジスタのゲートに印加される１組の制御信号に従って前記２つのトランジスタのソース・ドレイン間をオン／オフする、請求項４又は５記載の半導体集積回路。
前記制御回路が、前記半導体集積回路の少なくとも１つのピンに印加される電位、又は、前記半導体集積回路内に格納されている情報に従って、前記可変抵抗回路の抵抗値を制御するための少なくとも１つの制御信号を生成する、請求項１又は２記載の半導体集積回路。
外部の回路から入出力端子を介して信号を入力する入力回路と、
前記入出力端子と基準電位又は電源電位が印加される配線との間に接続され、少なくとも１つの第１の制御信号に従って抵抗値を３段階以上に調節可能な第１の可変抵抗回路と、
前記入出力端子を介して外部の回路に信号を出力する出力ドライバと、
前記出力ドライバと前記入出力端子との間に接続され、少なくとも１つの第２の制御信号に従って抵抗値を３段階以上に調節可能な第２の可変抵抗回路と、
前記第１の可変抵抗回路の抵抗値を制御するための少なくとも１つの第１の制御信号と前記第２の可変抵抗回路の抵抗値を制御するための少なくとも１つの第２の制御信号とを生成する制御回路と、
を具備する半導体集積回路。
外部の回路から入力端子を介して信号を入力する入力回路と、
前記入力端子と基準電位又は電源電位が印加される配線との間に接続され、複数の抵抗と、前記複数の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む抵抗回路網と、
を具備する半導体集積回路。
出力端子を介して外部の回路に信号を出力する出力ドライバと、
前記出力ドライバと前記出力端子との間に接続され、複数の抵抗と、前記複数の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む抵抗回路網と、
を具備する半導体集積回路。
外部の回路から入出力端子を介して信号を入力する入力回路と、
前記入出力端子と基準電位又は電源電位が印加される配線との間にスイッチ回路を介して接続され、第１群の抵抗と、前記第１群の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む第１の抵抗回路網と、
前記入出力端子を介して外部の回路に信号を出力する出力ドライバと、
前記出力ドライバと前記入出力端子との間に接続され、第２群の抵抗と、前記第２群の抵抗の接続状態を設定する少なくとも１つのヒューズ又は配線パターンとを含む第２の抵抗回路網と、
を具備する半導体集積回路。