TW508521B - Interface circuit - Google Patents

Description

508521 五、發明說明（1) [技術之領域] 本發明與一種半導體電路之界面電路有關，詳言之，即 一般所稱之電壓寬容電路，可從外部接受與電路内部電源 電位不同、更高電位之電位之輸出入電路。 [先前之技藝] 近年來、半導體電路（1C)，使用超過數百萬問之電晶體 數、及超過5 0 0之半導體實裝梢數，以邏輯、記憶體、 CPU、類比單元等、迄今以個別之晶粒構成者，即能以一 個晶粒構成糸統。 又、半導體之處理技術，亦從O.Sem、0.65/zm之亞微 米處理'轉換為能應付更面集成、南速度、低消耗電力需求 之0. 3 5 // m、0. 2 5 # m之深亞微米處理。更有多家公司正開 #0.18 β m、0.15 //m 及 0.13 之更細處理。 如此、隨著處理加工尺寸之細微化，閘極絕緣膜厚亦細 微化。由此、隨著可高速化換來閘極絕緣膜耐壓之界限電 壓降低。即再亦無法保證對先前一般I C之電源電壓5 V之品 質。又、因降低電源電壓對低消耗電力最為有效，故I C之 電源電壓從亞微米處理止之5 V至深亞微米處理以3. 3 V為主 體。 · 但、在I C之周邊機器無法全部轉換為3 . 3 V之現狀下，需 要5V與3. 3V之雙方電壓之界面。例如個人電腦同PC I卡或 SCSI卡之1C本身為3. 3V單一電源，惟連接其卡之連在匯流 排線之其他卡之電源電壓可考慮3. 3 V與5 V雙方。此種情形 時勢必需要輸入3. 3V訊號與5V訊號之任何訊號時對3. 3 V單

508521 五、發明說明（2) 一電源之1C均不引起問題之界面電路。 一 ί i0厂心m以下之處s時3.3 v之電壓保證亦趨困難， 笔源$壓勢必降至2· 5V或2V甚至2V以下。 、·下用圖la及圖lb說明先前之界面電路之輸出入電路 將5V施加於電源電壓3· 3 V2K時究將發生何問題。 圖1 a係輸出入電路之臨私立 弘格之驅動部鉼面圖，圖1 b係其等效電路 圖。在‘作於N井103上之p^；]帝曰；a^irn 生兒日日肢1 〇 1汲極與基片N井1 0 3 間形成二極體丨〇 2。在製作於ρ Λ ^ a u η ^ 衣作方、Ρ井1 0 8上之Ν型電晶體1 〇 6汲 極，、/片Ρ井108間形成二極體107。因為此等二極體1〇2及. 1 07係由於如此構成電晶體必然產生之寄生二極體，故益馨 法僅製·作電晶體而不製作二極體1〇2及1〇7。 口日日體101源極與^井1〇3連接於電源（VDD) 1〇4， 而N型電晶體1〇6源極與p井1〇8連接於主電源（vss) 1〇9， 故二極體102構成在墊105與VDD1〇4間而二極體1〇了構成在 墊1 〇 5與\ SS 1 0 9間。以圖丨b表示此等效電路。輸出入電路 為輸入狀態時，由於將p型電晶體1〇1閘極為VDD電位，而 2 N型電晶體1 〇 6閘極為v ss電位，俾使各電晶體為斷開狀 二，因此、把防止與輸入墊1 0 5之訊號之短路。但、若大 方、' D D之汛唬％加於墊1 〇 5時，墊1 〇 5與v D D將成短路狀態。 即將5 \輸入3· 3V之ic時5 V訊號與3· 3V電源將短路。此將弓P 起I C之錯誤工作或甚至丨c之損壞。 、又、因提升電阻器亦在墊與VDD間連接p型電晶體構成電 2亞’故71等產生同樣問題。即如前述同匯流棑線連接多種 各功邊電路’為防止該匯流排線之匯流排浮動，需裝下拉

H11

508521 五、發明說明（3) 電阻器或提升電阻器。但、可從 ^ ^~ 電源之電源之寬容带 由 邛輸入咼於電硌内部 僅此具現用下拉電阻器之電路。 ”且 上述主要為解決電流洩漏之問題，Usps彳彳q 號）及USP5,721，5 0 8記載：浮動N井上(日本特二千二79 232 型電晶體中幾個電晶體，而_構=界面㈣之 254749 1號）及_4 963 太144，165 (曰本專利第 載：連接於5v-://51 L 開平3-116316號）記 中幾個“辦 之N井上構成形成界面電路之P型電晶μ 號) 635記載：為防止干* ^本特開平8~8715號）及USP5, 5?6’ [發明欲解決之課題] 1网弘路。 而 上述先前之技藝，可妒從冰A 與高於内料源、電壓之電壓 。"包加内㉛冑源電壓 以態及任何輪出 =轉換狀…有無法防止實質 帝卩日。。先刖之技蟄，無法實現由Ρ型電曰财姐^ 2 屯阻益之電壓寬容電路之界 兒日日體構成之附提升· 故、本申請之發明之目的、\曰 電源電壓與高於内部+ % +為.提供可能從外部施加内部 路，訊號輪出入時在可考:壓壓寬容電路之界面電 考慮之任何電壓轉換狀態，所有情 508521 五、發明說明（4) 形下能防止問題之電流洩漏、更高品質、高附加價值之界 面電路3 又、本申請之發明之目的為：提供可能從外部施加内部 電源電壓與高於内部電源電壓之電壓寬容電路之界面電 ' 路，訊號輸出入時在可考慮之任何電壓轉換狀態，所有情. 形下能防止問題之電流洩漏、更高品質、高附加價值之附 提升電阻器之界面電路。 [解決課題之方法] 本申請發明之界面電路，其特徵為包含例如： (1 )供給第1電源（Vdd )之端子，該電源由第1電位而成；® (2) 供給第2電源（V s s )之端子，該電源由低於第1電位之 第2電位而成； (3) 第1驅動電路（P8、N2)，將資料訊號做為輸入接受； (4) 第2驅動電路（PI、N1)，將來自前述第1驅動電路 (P 8、N 2 )之輸出訊號介以第1節點（節點a )做為輸入接受； (5 )輸出入墊，與前述第2驅動電路（P 1、N 1 )之輸出部作 電氣連接； (6)第2節點（節點b)，與前述第1電源（Vdd)及前述第2電 源（Vss)電氣連接； (7 )保護電路（N 3 )，從外部將與前述第2電源（Y s s )相等胃 或大致相寺之電位施加於&述輸出入塾時’使片彳述弟2師 點（節點b )作為前述第2電位以控制前述第1黯動電路（P 8、 N2)之狀態。 如此、本申請之發明，可從外部施加例如3. 3 Y之内部電

508521 五、發明說明（5) 源電壓與高於電路之内部電源電壓之例如5 V之電壓之電壓 見容電路之界面電路’無論任何模式、即如訊號輸出模式 及訊號輸入模式之訊號輸出入時，又在可考慮之任何電壓 轉換狀態，即0V與3. 3V與5V之任何順序組合之輸入，所有 / 情形下由於消除内部電路之浮動狀態，以防止實質問題之 ^ 電流〉曳漏。 [實施形態] 首先、依圖2說明。圖2係將本申請發明之基本特徵、尤 與圖4之比較說明圖。 墊係使用於從外部之訊號輸出入。埠A表示資料訊號。_ 埠E表示致能訊號，低（「0」）狀態表示輸出模式，高 (「1」）狀態表示輸入模式。埠X係輸入模式時將塾電位 (輸入訊號）傳給内部電路之輸出埠。VDD係電源電壓（正確 為供給VDD電位之端子）、例如表示3. 3V，VSS係主電源電 壓（正確為供給VSS電位之端子）、例如表示0V，VDSUB2表 示浮動N丼之電位（正確為供給浮動N井電位之端子）。R 1係 電阻器，L 1〜L 7係邏輯電路。其中、L 1、L 2、L 3、L 5及L 7 係反相器，L6係非或閘，L4係非且閘。P卜P8係P型電晶 體，其中P卜P7之電晶體係形成在浮動N井上。Ml、N2及 N4〜N8係\型電晶體。節點（Node) a形成在P1閘極與P5汲極_ 之連接部，而節點（Node ) b形成在P6閘極與P7汲極與N 7汲 極與N 7汲極與N 8汲極之連接部。又、P 1及N 1稱謂驅動電路 (Driver)，P8及N2稱謂預置驅動電路（Pre-driver)。 其次說明構成圖2之各電晶體之作用。

第8頁 508521 五、發明說明（6) 〈圖2 -說明1 : P1〜P 7 > 將PI ~P7之7個P型電晶體形成在浮動N井上。 如此、將P1〜P7之7個P型電晶體形成在浮動N井上。由 此、如圖3之等效電路所示，即在p型電晶體之源極與汲極 間構成以VDSUB2 (浮動N井）為中心對抗之2個二極體。 ’故、即使將高於源極電位之5V施加於汲極，惟因有 \ DSUB2與源極間之二極體，故能遮斷從汲極流至源極之電 "IL路從。即能防止茂漏電流之發生。 〈圖2 -說明2 ·· P 2 > 用P2之P型電晶體將VDSU]B2充電至5V。 _ 以P之連接墊與VDSUB2間。又、由於P2之閘極連在VDD， 故即使將0V或3· 3V施加於墊，惟p2為斷開狀態。但、”,輸 入墊時’因汲極與閘極間有vtp (表示p型電晶體之間電 壓，一般約0.8V)以上之電位差，故p2成接通狀態。 如此由於P2之存在，故可將VDSUB2充電至與輸入墊之 同電位。然该P2時，VDSUB2祗能充電至比藉P1之？型電晶 體生二：體輸入之5'，僅低其二極體之VF (二極體之閾 值電壓）之電位。 〈圖2 -說明3 : P 5 > ιΡ 以P5之P型電晶體確保ρι之？型電晶體（又稱驅 開狀態。 以Ρ5連接Ρ1之閘極與VDSUB2。因ρ5之閘極連在_，致 5V輸圓為5V時，即、將VDD亦即3^施加於問 極欣”、、3 ^加灰源極之狀態，閘極與源極之電位差成為

第9頁 508521

私日a社之閾值電壓（一般約〇 · 8 v )以上之值，故此種狀況時 P5成為接通狀態。因此、節點&成為5v，而可使？1之閘極 為=。如此、由於P5之存在，使P1之閘極為5V，可謂P5達 成又向輪出入電路之輸出驅動器即p丨之？型電晶體成斷開 狀態之角色。 恭Γ ί、雙向輸出入電路之輸入模式時，將3 · 3 V供給P型 屯日日、粗（又稱驅動器）P1之閘極，而將〇v供給N型電晶體 (又^驅動器）N 1之閘極，兩電晶體均成斷開狀態。輸入 Ws然因屬輸入模式故ρι及…之電晶體應成斷開狀態。 但、5 V輪入墊時，因P1之閘極為3 · 3 V而沒極為5 V，致P 1成馨 接通狀.態。因此、雖不至成短路狀.態，惟墊與VDD間連 接，喪失以浮動N井藉二極體遮斷電流路徑之效果。 圖2、例中、由於P 5之存在，如上述5 V輸入墊時因使p 1之 閘，為，故即使P1之沒極成為5V，仍可碟實使ρι為斷開 狀態，而可防止電流之汽漏。 〈圖2-說明4 : P6及P7> 州r d汉r ί 、 — > ,立·他切邱〈m流茂漏。 通¥ 、由P8及N2構成之反相器（置 毹⑽加 am, σ、頂置驷動态）控制P1之 動益。仁、由方;如前述以?5將節點a提升至5 動部P8亦產生與Pi同样获泰曰顺 义預且 對μ &入替之+? 日之電流茂漏路徑。如此、 封5\輸入墊之兒流洩漏路徑之遮 預置驅動部’隨時向其前段 如厂驅動部命 施此種糊漏路徑對[二對各=晶體實 間，而無法對應高速運作。 長^至塾之傳#延遲時

苐10頁 (8) ' "-------- 遮斷對„此事，將P6插入P8與節點a間，即可將電流洩漏 成之電朿路ί移出埠A至墊之傳播延遲路徑。即P8與N2構 渴對】路之丽段電路L5之反相器無需實施輸入5V之電流洩 置廢動^於设置對1"6實施與P5同樣工作之P7，即可遮斷預， 時，1 (節點a )之電流洩漏路徑。即、有從外部輸入5 V 電位、，於如前述P 5因施加於閘極之電壓與加於源極電壓之 開狀^致1"7成接通狀態而節點b提升至5V，使P6確實成斷 〜因此、預置驅動部之電流洩漏路徑確實被遮斷。 、圖 2 —說明 5 : n 1、N 2 及 N 4 〜N 7 > · = 、N2及N4〜N7之N型電晶體削減不穩定狀態。 為j叫不穩定狀態即指例如節點b成為浮動狀態。節點b成 之ί ^狀態即為不知P6為接通狀態或斷開狀態之任何狀態 徑^態二此對1C為不穩定狀態，即可謂易產生電流洩漏路 狀態。茲從節點b開始說明。

P R 以 之p型兒晶體，為保證I C之穩定工作，即理想上需為 下狀態。 ^

••輪入模式’輸入5V時：P6為斷開狀態—節點b ·· 5V 伯其他模式 ：P6為接通狀態—節點b : 0V 、圖2之情形為如下狀態。 ’ 由2入模式（埠E為高狀態），5V輸入墊時P7成接通狀態。 装 因P 6之㈤極電位之節點b為5 ，故p 6成斷開狀態。 〜他模式中、節點b為以下狀態。 崎出模式（埠E為低狀態）：因N 8之N型電晶體接通，故

508521 五、發明說明（9) 節點b為0 \。 •輸入模式，輸入0 \時·依輸入0 \前之輸入電位狀態分 為以下3種情形。 (1) 輸入電位做〇V —3.3 V —0V轉換時：因N4〜N7為接通 狀態及P7為斷開狀態，故節點b成3.3V—4xVtn (N型電晶 體之閾值電壓，一般約0 . 7 V )。 (2 )輸入電位做5V — 3. 3 V — 0 V轉換時：因N8為斷開狀 態而N7仍為斷開狀態（依輸入5V，詳情參考後述記載），故 節點b成浮動狀態。 (3)輸入電位做5V — 0V轉換時：與上述（2)之情形同 I 樣，’節‘點b成浮動狀態。 •輸入模式，輸入3. 3 V時：依輸入3 . 3 V前之輸入電位狀 態分為以下2種情形。 (1 )輸入電位做0V — 3· 3V轉換時：因N8及N7為斷開狀 態而N4〜N7為接通狀態，故節點b成3. 3V — 4 X Vtn (N型電 晶體之閾值電壓，一般約0 . 7 V )之狀態。 (2) 輸入電位做5V —3· 3V轉換時：因N8為斷開狀態而 N 7仍為斷開狀態（依輸入5 V，詳情參考後述記載），故節點 b成浮動狀態。 ^ 以上之輸入模式3. 3 V時，上述（1 )之情形若其前之輸入 電位狀態為5V，則與上述（2)同樣節點b成浮動狀態。 I C之電晶體之閘極電位成浮動狀態，即指發生無法保證 工作情形之意。故、輸入模式之輸入電壓從高電位至〇 V或 3 . 3 V 時、即成為 5 \ — 3 . 3 V 時、成為 5 ~^ 0 \ 時、成 5 Y ^ 3 . 3'

第Γ2頁

W 之3J重情形時’對成為圖2之界面電路之輸出入電路可 =不穩疋狀態。此乃由節點b之浮動狀態引起之不穩定 又但、其他狀態表示極穩定之運作。 即d 成i為不穩定，即指不知p 6為接通狀態或斷開狀態 ^任何，狀之意。故、輸入3· 3V時若p6成斷開狀態時，節 j b亦成子動狀態。由此、P 1之P型電晶體（驅動器）可能成 為接通狀態。即、墊與VDD可能相連接。 故、N4〜N 7之4個N型電晶體係為削減節點b之不穩定（浮 動）狀態所構成之電路。 由方、\ DD連接n型電晶體之N4，故N4之汲極電位僅能充電H ^僅·比VDD低Vtn (N型電晶體之閾值電壓，一般約〇 . 7V)之 兒位此兒位雖不成為〇 V，惟為對P 6識別為低電位之十分 低之電位。故、由N4〜N7之N型電晶體之接通，可使P6為接 通狀態並將節點a固定在3. 3 V。 炫因N型電晶體之閡值電壓一般約為0 · 7 V，故相當於 N 4机N 7之電晶體段數以2段以上及4段以下為宜。圖2係採用 。此乃為了確實使P6為接通狀態，換言之、為了使節 ”’、占b更接近〇 \’而採用4段。段數比此更多時使節點匕接近〇 v 之速度將變慢。又、若此段數過少時p6之控制、甚至節點 b之控制將更困難。 ”鲁 又、圖2之電路係由u之反相器控制N4之間極，而由淳£ 之2號控制L3。故、N8為接通狀態時，N4為斷開狀態，短 路電流不致從VDD流至VSS。更若AC運作時發生爭用時，亦 由N 4〜N 7之4段連接而電晶體之能力極降低，致短路電流僅

第13頁 、發3月說明（11) 流約10 ^。 此j —人、5~’輸入墊時，因P7成接通狀態使節點b成為5V。 兩ί Λ由於N4〜N6之3個丨、型電晶體為接通狀態惟N7之汲極 2 (郎點b)為高於閘極電位之5 v，故N7成斷開狀離。因 丄可遮斷從VDSUB2至VDD之茂漏路徑^此即為5V 為輸 =，輸入，然後輸入〇 v、3 . 3V時由於該”成斷開狀態， 之N7即點^成洋動狀態之原因。如此、由一旦成斷開狀態 ^，使節點b再度輸入5 V、或祗要不成為輸出模式仍為 〉于動狀態。 里如此、N7之N型電晶體，在一旦成為斷開狀態時，若節· 部不成為0 \ (貫際上、比N 7之閘極電位低閾值電壓v ^ 〇分 之兒位）即不回復至接通狀態。此乃指Ν4〜Ν7之電路如前沭 在輪入模式如以下工作之意。 < « 0〜成為3 · 3 \時··保持節點b於低電位。 乂 5 \成為3 · 3 V時：節點b為浮動狀態。 故、N4〜N7之電路可謂是節點b之2種不穩定狀態中解決 個條件之電路。 ' 〈圖2 —說明6 : P3及P4> 由P3及P4 ；!字VDSUB2固定在3· 3V 。 口在^出模式時媒需，考慮一切訊號輸入，故V D S U B 2以3 定在與\ D D同電位為佳。此「無需考慮一切訊號輸入」之 思即逍¥如圖2之界面電路之輸出入電路之墊在其前被連 接於貧料®流棑。其資料匯流排亦連接其他各種電路，惟 一次僅接通1個電路之概念之故。

I圓國盡__ 苐14頁 508521

^\DSLB2 E]疋在與VDD同電位 晶達成。由PI Ml m、 艾工1卞係由P3及P4之P型電 墊之任何一方必成0V。故、節f τ M式町，即點3从 將VDSUB2充電為VDD電位。·…時P3成接通狀態並 茲因P 3之間極從 被損壞。故、與L1 器連接墊與P3之問 之損壞。 塾直接接受訊號， 之反相器之輪入同 極’使其不易引起 故靜電施加於墊時易 樣’藉R 1之保護電阻 因靜電之閘極絕緣膜 又、P3亦達成在輸入模式 V D D電位之工作。 將上.述圖2電路之各模式、 電位狀態整理於下表1。 表1 輪入墊時將VDSUB2充電至^ 各條件之浮動N井、節點b之 模式 輸出入電位 轉換狀態 VDSUB2 之臺^ 輸入模式 0V 3.3W0V 3.3V 5V ->〇V 3.3V ^^ 3.3V 〇V ->3.3V 浮動 (3.3V —V ⑻ 5V->3.3V 浮動~ (3.3 V-VtP) 5V 〇V 5V 5V ^' 丨 3·3νΤ^Ϋ~ 5V ^— 輸出模式 ------- 一 0V 3.3V-> 〇V 3.3V 3.3V 〇V 3.3V 3.3V ^^ 節點b之 浮動 (5 —> 3.3 —> 〇) 3.3V — 4xVtn (0 —> 3.3 〇) 3.3 V —4x Vtn 其次、依圖4說明 浮動

5 V 5V~ow ov 步改良圖2更防止洩漏電 圖4係進一

第15頁

508521 五、發明說明（13) 流之界面電路。尤其圖4之特徵係與圖2比較’確貫防止輸 入模式之輸入電位0 \狀悲之）¾漏電流。 圖4中表示與圖2同樣構造者，如以下說明附予相同之圖 號。墊係使用於從外部之訊號輸出入。埠A表示資料訊 號。埠E表示致能訊號，低（「0」）狀態表示輸出模式，高 (「1」）狀態表示輸入模式。i皐X係輸入模式時將塾電位 (輸入訊號）傳給内部電路之輸出埠。VDD係電源電壓（正確 為供給VDD電位之端子）、例如表示3.3V，VSS係主電源電 壓（正確為供給VSS電位之端子）、例如表示OV，VDSUB2表 示浮動N井之電位（正確為供給浮動N井電位之端子）。R 1係_ 電阻·器·，L卜L7係邏輯電路。其中、LI、L2、L5及L7係反 相器，L3及L6係非或閘，L4係非且閘。P1〜P8係P型電晶 體，其中P卜P 7之電晶體係形成在浮動N井上。N卜N 8係N型 電晶體。節點（N 〇 d e ) a形成在P 1閘極與P 5沒極之連接部， 而節點（Node ) b形成在P6閘極與P7汲極與N3汲極與N7汲極 與N8汲極之連接部。又、P1及N1稱謂驅動電路（Dri ver)， P8及N2稱謂預置驅動電路（Pre_driver)。以上、圖2與圖4 之差異即N3之N型電晶體之有無。 其次說明構成圖4之各電晶體之作用。 _ 〈圖4 -說明1 ·· P 1〜P 7 > 將P1〜P7之7個P型電晶體形成在浮動N井上。 如此、將P1〜P7之7個:P型電晶體形成在浮動N井上=甴 此、如圖3之等效電路所示，即在P型電晶體之源極與汲極 間構成以VDSUB2 (浮動N井）為中心對抗之2個二極體。

第16頁 508521 五、發明說明（14) 故、即將南於源極電位之5V施加於汲極，惟因有vdSUB2 與源極間之二極體，故能遮斷從汲極流至源極之電流路 徑。即能防止洩漏電流之發生。 〈圖4 -說明2 : p 2 > 用P2之P型電晶體將VDSUB2充電至5V。 以P2連接墊與VDSUB2間。又、由於p2之閘極連在㈣， 故即使將0V或3. 3 V施加於塾，惟P2為斷開狀够。但、5 v輸 二墊時’因:及極與閘極間有vtp (表示？型電晶體之閾電 壓，一般约0.8V)以上之電位差，故p2成接通狀態。 如此由於P2之存在，故可*VDSUB2充電至與輸入整之# 同電位·。無該P2時，V0SUB2 + r 了 抵把充電至比藉Ρ1之Ρ型電晶 體之可生一極體輸入之5V僅低盆-技細 J V惶低其一極體之VF (二極體之閾 值電壓）之電位。 〈圖4 -說明3 : P 5 > 以P5之P型電晶體確保P1 p 财 開狀態。 之^…(又稱驅動器)之斷 以卩5連接ίΜ之問極與VDSUB2。因p 5V輸入墊而VDSUB2為5?時’ 、在~DD致 極，成為5V施加於源極^狀:二亦即3.3V施加於閘 +曰_夕卩彳+ 怨，問極與源極之電位差成為 電晶體之閭值電壓（一般約(3 8 y Χ (§ Ρ5成為接通狀態。因此、節二二故此種狀況時 為5'「。如此、由於Ρ5之存：二厂;V而可使P1之間極 . 使P 之極為5 \，，可謂p 5逵 成雙向輸出入黾路之輪出哭 〇r 一 狀態之角色。 動σσ PP 1型電晶體成斷開

第17頁 508521 五、發明說明（15) + :股、雙向輸出入電路之輸入模式時，將3· 3V供給p型 電晶體（又稱驅動器）P 1之閘極，而將0 V供給N型電晶體^ y又稱驅動器）N丨之閘極，兩電晶體均成斷開狀態。 〇二Vi因屬ί入模式故㈧及旧之電晶體應成斷開狀態。 ㈣入塾k ’因ρ 1之閘極為3 · 3 ν而汲極為5 ν ,致ρ 艾失以汙動N井藉二極體遮斷電流路徑 圖4例中、由於P ^又果 間極為5/，二Si，存九、述⑼輸入塾時因使P1之 m·，而可防止電流之" 4^ 〈圖4 -說明4 : P6及P7> 用P6及P7之P型電晶體遮斷預置驅動部之 通常、由P8及N2構成之；5如哭广辟翠 凍属 私t ^ κ 成之反相态（預置驅動器）控制Ρ1之驅 動為。但、由於如前述以ρ 5 Ιθ …， 一 動部PS介洋斗命P1 A ，“ 5 71夺點a促升至bv，致預置驅 / ，、 /、同樣藉電晶體之電流洩漏路徑。如此、 封5\輪入墊之電流洩漏 _ ^ 七 ^之遮辦對朿，正如從驅動部向 '且驅動部，卩边時向其前段電路推 施此種電流沒漏路徑對策，gp &具A f "Ba ^ Λ 間，而無法對應高速運:。即延長4Α至墊之傳播延遲時 為防止此事，將Ρ6插入g | 埔斷蚪一,々π私山$ ，、即·，.，占a間’即可將電流洩漏’ 心鉼对朿路位移出埠A至墊之值嫱％、尸 成之兩改β + we 傳 遲路徑。即⑺與⑽構 风·^兒路之刚&電路L5之反相哭益兩余 ^ ^ ^ 漏對策。 相。。热而貫施輸入5\之電流洩 又、由於設置對P6實施與p5同樣卫作⑼，即可遮斷預 508521 五、發明說明（16) — '^—------

2 2 4 (,即、』a)之電流漏路徑3即、有從外部輸入5V 兩位差致P7 = "^Ρ5因鈀加於閘極之電壓與加於源極電壓之 雖因成接通狀態而節點b提升至5V，使Ρ6確實成斷 動4之電流^漏路後確實被遮斷。 N7^N型電晶體削減不穩定狀態。 ^不t疋狀態即指例如 Μ Ψ1； h Λ 為淨動狀態即為不知PR U 欣為子。即點b成 之狀態。此二為接通狀態或斷開狀態之任何狀態 徑之狀態…上ί不穩定狀態，即可謂易產生電流茂漏路, 故k郎點b開始說明。 讀 P 6之p型電曰娜 达7口” τ 以下狀態。日日处'，為保奋1 C之穩定工作，即理想上需為 •輪入槿4、 ^ ττ •其他桓工、’輪入5 V時：Ρ 6為斷開狀態—節點b : 5 v 但、圖4、式 ：Ρ6為接通狀態—節點b:〇v :"之情形為如下狀態。

才莫 -V 由I、(埠E為高狀態），5V輸入墊時？7成接通狀態。 其他r *之間極電位之節點b為^ ’故P6成斷開狀態。 /吴式中、節點b為以下狀態。 •輸出穆：4、, β ΤΛ 1 節點b為^、式（埠Ε為低狀態）：因Ν8之Ν型電晶體接通 •輸入楦★ , 點13為(^，。、式，輪入〇V時··因N3之N型電晶體接通，故節 . °此情形為與圖2比較時之圖4之特徵。 故節點b，、、、式，輪入3 ♦ 3 V時：因N 3、N 8及P 7為斷開狀態’ "”枚為浮動狀態。

第19頁 508521 五、發明說明（π) I C之電晶體之閘極電位成浮動狀態’即指發生無法保證 工作情形之意。故、輸入模式之輸入電壓成為3. 3V時，對 成為圖4之界面電路之輸出入電路可謂不穩定狀態。此乃 由節點b之浮動狀態引起之不穩定度。但、其他狀態與圖2 比較表示極穩定之運作。這是因N型電晶體之N 3之存在， 圖4之電路能比圖2電路穩定運作之故。

節點b成為不穩定，即指不知P 6為接通狀態或斷開狀態 之任何狀態之意。故、輸入3. 3V時若P6成斷開狀態時，節 點a亦成浮動狀態。由此、P 1之P型電晶體（驅動器）可能成 為接通狀態。即、墊與VDD可能相連接。 I 但·、·與圖2比較，在I C實用上可認為圖4之電路並無太大 問題。因為圖4中成為此問題時之VD D與墊之電位、兩電位 均為3 . 3 V之故。即、因浮動致P 1不穩定化之現象係由I C之 VDD (此時為3.3V)與從外部輸入之VDD (此時為3.3V)之差 分成為電動勢之故，此次因其差等於幾乎零，故洩漏電流 亦不易發生。但、對I C而言確為不佳之狀態。 故、N4〜N7之4個N型電晶體係為更削減節點b之不穩定 (浮動）狀態所構成之電路。 由於VDD連接N型電晶體之N4，故N4之汲極電位僅能充$ 至僅比V D丨）低V t n ( N型電晶體之閾值電壓，一般約0 . 7 V ) Θ 電位。Ν 5至Ν 7之3段Ν型電晶體亦因將各閘極連在源極電 位，故各〉及極電位成為比源極電位僅低\ t η之電壓。因 此、節點b成為比V D D低V t η 4段分之電位。此電位雖不成為 0 V，惟為對Ρ 6識別為低電位之十分低之電位。故、由

苐20頁

N 4 N 7之N型電晶禮之接通，可使p 6為接通狀態並 固定在3.3V。 兀4即點a r兹因N型電晶體之閾值電壓一般約為0· 7V，故相當於 N4〜N7之電晶體段數以2段以上及4段以下為宜。苐&圖伏二 用4段。此乃為了確實使P6為接通狀態，換言之、57 τ' ^ 卜卜 了 {吏^ 卽點b更接近〇 \而採用4段。段數比此更多時使節點匕接、斤 0 之速度將變慢。又、若此段數過少時p 6之控制、甚至μ 點b之控市彳將更困難。 … 又、圖4之電路係由L3之非或閘控制N4之問極，而由塾 與埠E之訊號控制l 3。故、N 3或N 8為接通狀態時，n 4為斷_ 開狀·態·，短路電流不致從VDD流至VSS。更若AC運作時發生 爭用時，亦由N4〜N 7之4段連接而電晶體之能力極降低，致 短路電流僅流約1 0 // A。 其次、5V輸入墊時，因P7成接通狀態使節點b成為5V。 此時、由於N4〜N6之3個^型電晶體為接通狀態惟N7之汲極 電位（節點b )為高於閘極電位之5 V，故N 7成斷開狀態。因 此、可遮斷從VDSUB2至VDD之洩漏路徑。此即為5V做為輪 入電位輸入，然後輸入〇 V、3 · 3 V時由於該N 7成斷開狀態， 致使節點b成浮動狀態之原因。如此、由一旦成斷開狀，能 之N7，使節點b其次輸入〇V、再度輸入5V、或祗要不成為錢 輸出模式仍為浮動狀態。此點、可謂圖4優於圖2。… ,丁 ^ 1 惟 4、不問前輸入電位如何，能以輸入電位〇 v使節％匕 (〇V)，而圖2在前輸入電位為5V時，雖輪入電位為〇v\ SS 節點b仍為浮動狀態。 .....

第21頁 五 發明說明（19) 如此、N 7之n型兩曰蝴 點b不成為〇v (=二=租，在一旦成為斷開狀態時，若節 之電位）即不二二 ' 比N7之閘極電位低閾值電壓Vtn分 在輸入模式如二Λ^1。。此乃鲁N7之電路如前述 乂 〇〜成為3 · 3 V時：伴持ρ •從5¥成；^ 保持即點b於低電位。 故、節點b為浮動狀態。 醉決1個條件之】：可謂是節點b之2種不穩定狀態中 〈圖4-說明6 :p3及p4> 由P3及P4將VDSUB2固定在3. 3V。 φ a ^在輪出梃式時無需考慮一切訊號輸入，故VDSUB2以周 2與同電位為佳。此「無需考慮〆切訊號輸入」之 :pjg如圖4之界面電路之輸出入電路之墊在其前被 接於貧料匯流棑。其資料匯流排亦連接其他各種電路， 一次僅接通1個電路之概念之故。 嘴 a彐 4\’DSUB2固定在與”!）同電位之工作係由p3及以之？型帝 達成。由P 1及N 1構成之驅動器在輪出模式時，節點&或兒 墊之任何一方必成0V。故、節點a為〇\,時P4成接通狀態# 將VDSUB2充電為VDD電位。又、墊為〇v時”成接通狀^ 將VDSUB2充電為VDD電位。 〜亚, 兹因P3之間極從塾直接接受訊號，故靜電施加於塾 ，損壞。故、與L1之反相器之輸入同樣，藉R1之保護 范連接塾與P3之閘極，使其不易引起因靜電之閘極 之損壞。，、不胰

第22頁 508521 _ 案號 88111181 年 且 a 五、發明說明（20) 又、P3亦達成在輸入模式、〇 VDD電位之工作。 由上$圖4電路可構成：於輸出模式時可輸出3. 3V，且 於輸入杈式時失誤輸入5 V亦無問題，且實質上亦無電流 漏問題之雙向輸出入電路等之界面電路。將圖4之各模 式、各條件之浮動N井、節點b之電位狀態整理於次表2。 表2 ?。年％%修正’ V輸入墊^_VDSUB2充電至

模式 輸入模式 waj入電位 δν^~ _轉換狀態 VDSUB2之電位 節點 3.3 V — OV 3.3V ον 5V — 0V 3.3V ον ^ 3.3V ——--- OV-> 3.3V 浮動 (3.3 V—VF) 5V~>3.3V 浮動 (3.3V-VF) 5V 0V-^5V 5V 5V' 3.3 V-^5V 5V 5V ^ 輸出模式 3.3V 4 OV 3.3V OV ^^ 3.3V 0V-^3.3V 3.3V ’ OV " > iSl R ^ on ^ r- ,ν. . . . . J 以消 除圖4發生之某狀態時之VDSUB2之浮動狀態之 J 其他特徵及性能同圖4。 |曲電路 圖5中表示與圖4同樣構造者，如以下說明附 。墊係使用於從外部之訊號輸出入。埠A表示資料^之圖 號 號 埠E表示致能訊號，低（「 0」）狀態表示輪屮握斗、 (「1」）狀態表示輸入模式。埠χ係輸入模式時.ς，高 (輸入訊號）傳給内部電路之輸出埠。VDD係電呢雷茂^位 為供給VDD電位之端子）、例如表示3. 3V，VSS ’係主^(、正確 '、 电源電

O:\58\58811.ptc 第23頁 2001 肩· 26· 023 508521 五、發明說明（21) 壓（正確為供給\ S S電位之端子）、例如表示〇 V，v d $ u b 9 士 示浮動N井之電位（正確為供給浮動N井電位之端子）。& 二 v 。κ i 係 電阻器，L卜L7係邏輯電路。其中、Li、L2、L5及L7侍反 相器，L3及L6係非或閘，L4係非且閘。P卜P8及ρ! !係^刑 電晶體，其中P1〜P7及Pi 1之電晶體係形成在浮動N井上： Μ〜N8係N型電晶體。節點（Node) a形成在P1閘極鱼pr 之連接部，而節點（Node)b形成在P6閘極與P7汲極與” 極與N7汲極與N8汲極與p 1丨之閘極之連接部。又、p丨^ 稱謂驅動電路（Dri ver)，P8及N2稱謂預置驅動電路 ^ 曰曰 (Pre —driver)。以上、圖5與圖4之差異即Pn之p型 之有·無。 ^ 〈圖5 -說明1 : P 1 1 > 構成圖5之各電晶體之作用，除p u 曰 ^ ^ ^ ® 4 ^ „P11 . ^ " 其他各電晶體之作用，tt參考圖4之說明用…月。關於 、圖4所示界面電路之輪出入電路，如 電位3 · 3 時，表示下列特性。 洲 琴式輪入 • 電位3.3V時，前輸入電位_時· 為；干動（3· 3V - VF)， 節點b之電位為3 3v — 4xvtn。 輪入模式、輸入電位3 ，么 VDSUB2為浮動（3. 3v_ vf),⑴伸入電位為“時： 節點b之電位為浮動。 此時、PI 1之p哥带曰4 兒日日體形成在浮動N井上，其閘極連接

第24頁 508521 五、發明說明（22) ' 於郎點b，而其源極及汲極分別連接在VDD電位及VDSUB2電 位。該PI 1之P型電晶體之作用與P3及P4之p型電晶體同-包 樣，將VDSUB2電位固定在VDD電位。 圖5之輸出入電路，與圖4之電路同樣，在輸入模式、輸 入電位0V時，無論其前電位之值如何，節點b之電位必成 為0 ~ °故、上述說明之輸入模式、輸入電位3 · 3 V時，而其 削輸入電位為0 V時，節點b之電位成為3 · 3 V - 4 X V t η，成 為接通Ρ型黾晶體足夠之值。由此、pi〗之ρ型電晶體在輸 入模式、輸入電位3· 3V時，而其前輸入電位為0V時，可將 VDSUB2電位固定在VDD電位、即3. 3V。 < 因此·、圖5之輸出入電路，與圖4之電路比較，具有減少 1 C内部之浮動狀態之功能。 71字圖5之各模式、各條件之浮動N井、節點b之電位狀熊 整理於次表3。 〜 表3

模式 輪出入電位 轉換狀態 VDSUB2之電位 節點b之電位 0V 3.3V^〇V ； Ϊ3Υ OV ------ 5V->0V 3.3V OV 3.3V 〇V-> 3.3V 3.3V 3.3V-4xVtn 5V — 3.3V 浮動 浮動 (3.3V-VF) 5V 0V-> 5V 5V 5V i/v ,Li 1**· _L· ---- 3.3V->5V 5V 5V 輸出^式 ‘ 0V 3.3V — 0V 3.3V OV 3.3V ---- 0V--^3.3V 3.3V OV

? 依圖6說明。圖6係由附提升電阻器之輸出入電路 構成之介157電路。圖6係圖4追加提升電阻器，以消除圖4

508521 五、發明說明（23) 發生之某狀態時之浮動狀態之界面電路。其他特徵及性能 同圖4 。 圖6中表示與圖4同樣構造者，如以下說明附予相同之圖 號。墊係使用於從外部之訊號輸出入。埠A表示資料訊 號。埠E表示致能訊號，低（「0」）狀態表示輸出模式，高 (「1」）狀怨表不輸入模式。璋X係輸入模式時將塾電位 (輸入訊號）傳給内部電路之輸出埠。V D D係電源電壓（正確 為供給VDD電位之端子）、例如表示3.3V，VSS係主電源電 壓（正確為供給VSS電位之端子）、例如表示OV，VDSUB2表 不〉午動N井之電位（正確為供給浮動N井電位之端子）。R 1 電阻·器，L1〜L7係邏輯電路。其中、LI、L2、L5及L7係反 相器，L3及L6係非或閘，L4係非且閘。P卜P1 0係P型電晶 體，其中P卜P7、P9及P1 0之電晶體係形成在浮動N井上。 N1〜N12係N型電晶體。節點（Node) a形成在P1閘極與P5汲 極之連接部，而節點（N 〇 d e ) b形成在P 6閘極與P 7汲極與N 3 汲極與N 7汲極與N 8汲極與P 1 0閘極之連接部。又、P 1及N1 稱謂驅動電路（Dri ver)，P8及N2稱謂預置驅動電路 (Pre-driver)。以上、圖6與圖4之差異即P9及P10之P型電 晶體之有無，以及N 9〜N 1 2之N型電晶體之有無。 一般、將如附提升電阻器之輸出入電路構成之界面電 路，做為對應電壓寬容電路之電路、即做為此次圖6之電 路，比將P型電晶體做為對應電壓寬容電路之電路、即做 為圖2、圖4及圖5之電路更含困難之問題。 因為、做為驅動器之P型電晶體在輸入模式時經常為斷

第26頁 508521 五、發明說明 88111181 nir 開狀態，而提升電阻器則需對應下i狀益為 •輸入電位為0V〜3.3V :提升電阻器為接通狀離 •輸入電位為3· 3V〜5V :提井雷阳哭=f ^狀：: 圖6中所示之界面電路，包人傲炎;二斷開狀悲 λ ^ . 甘姑L 做為電壓寬容電路之輸出 入電路，其解決了此一問題。 又、構成圖6之各電晶體之作用，除p9及？1〇之p型電晶 體之作用、以及N9〜N1 2之N型電晶體之作用外，與前述圖4 相同。故茲僅就P9及P10之P型電晶體之作用、以及N9~Nl2 之N型電晶體之作用加以說明。關於其他各電晶體之作 用，請參考圖4之說明。 〈圖6-說明1 : P9及P1 〇> 將P9及P 10之P型電晶體形成在浮動N井上。 將附提升電阻器用P型電晶體P 9與電流洩漏路徑遮斷用p 型電晶體P 1 0 —同形成在浮動N井上。因此、將p型電晶體 之汲極直接連接在墊，亦可遮斷因二極體之，電流洩漏路 徑。 . P 9之P型電晶體由預置驅動部之電路L 6之輸出控制成與 通常之提升電阻器同樣，在輸出模式時成斷開狀態而在輸 入模式時成接通狀態。 輸入模式時P9成接通狀態，惟為防止輸入”時墊與vdd 之短路電流，在P9與VDD間設置P1 〇之p型電晶體。即、、在 輸入模式而輸入電位為5 v時，節點b為5 V。P 1 〇之p型電晶 體之閘極因連接在節點b，故輸入5 V時P 1 0之p型電晶體即 成斷開狀態。因此、能確實防止墊與V D D間之短路電流。

O:\58\58811.ptc Η

第27頁 2001.06. 26. 027 508521

苐28頁 k έ 备正 7--案—88111181--了°年b丨月干I 、：絛正1 五、發明朗（26) Τ .. . .. . . ::::7 又、為了將節點b接近〇V，可減少M9〜N12之N型電晶體。 〇此做對使P1 0之P型電晶體為接通狀態為一良好之條件。 〜但、、由於N9〜N1 2之N型電晶體在輸入5V時亦為接通狀 並因该N 9〜N1 2之N型電晶體之存在，藉μ之p型電晶體 ^藉VDSUB2之節點b使短路電流流sVSS。此時、因由輸入 之5V訊號充電VDSUB2，故該充電電流照舊成為輸入電流 漏。 為減小此種輸入電流洩漏，需要如N 9〜N丨2之多數段N型 ，晶體。黹該N型電晶體之段數增加至多於4段之5段、6 奴’即使將各電晶體設定為小閾值電壓，惟將增高節點b 之電位’甚至無法確保從輸入5 V轉換為輸入3 · 3V時^ 〇之p 型電晶體之接通狀態。 治圖6之做為電壓寬容電路之輸出入電路，考慮將輸入電 机戌漏值之規格為數μ A單位，構成4段之n型電晶體構 流件模 且式a。 電條 入 模」路 漏、 輸 V何1¾電 洩式 在 3任h、面 該模 除 3論、j界 。出 成 准他 消 、無卜之 ，其 有W Μ於；:等 流在 具Η由卜路 電， ，之1且5電 I L 乏態式，、 之济争狀模，態入 12電Λ S狀出 Ν ^ 4 t a ^ ~ 圖一手輸 動 9曳 S、>幸 W 之/ Η亦ί雙 為時跆點幹卩之之 >日 電黑當5 b爻 漏5V節 入點器 茂入iBA之洛輸節阻 流輸 險時電誤除電 f ^ J3vj失消升 之3之 入模。6 3 6時均提 輸入流圖位圖式件附 此輸電、電述模條、 、在此此入上入何題 又僅無因輸由輸任問 係並 式 於及漏

O:\58\58811.ptc 第29頁 2001.06. 26.029 刈8521

案號88111H ‘發明說明（27) _____ 將圖6之各模式、各條件之浮動N井、 整理於次表4。 即點13之電位狀態 表4 輸出入電位 轉換狀態

[發明之效果] ^ ^述、依本發明，因可從外部施 電位之電&，做$電壓寬容電路之=内#電源電壓 ，二於輸出模式時可輸出3. 3V， 人電路等界面 =亦，，且無論任何模式 匕模式時失誤輸 之净動狀態，故可構成實質上無電户條件均實際消除節 輸出入電路等之界面電路。、 义洩漏問題之雙向 等提升電阻器之做為電壓寬容 =::'亦於輸出模式時可輸出3.3 V之輸出入電路 P、、肖^ Ϊ入亦無問題，且無論任何模式$且於輸入模式 ϊ i ϊ郎點b之浮動狀態，故可構成益雷\及任何條件均實 向輸出入電路等之界面電 、電 < 洩漏問題之雙 [圖式之簡單說明] 。 圖a係輸出入電路之驅動部斷面圖。

O:\58\58811.ptc 第30頁 2001.06.26. 030 508521

O:\58\58811.ptc 第30a頁 2001.06.26.031 508521 五、發明說明（28) 圖3係形成在洋動N井上之P型電晶體圖。 圖4係進一步改良2圖更防止洩漏電流之界面電路。 圖5係圖4追加一個中間電晶體，消除圖4發生之某狀態 時之VDSUB2之浮動狀態之界面電路。 圖6係由附提升電阻器之輸出入電路構成之界面電路。 [圖號說明] 101... ...P型電晶 體 102... ...二極體 103... • . J井 104... …VDD 105.·.. …墊 106... ...N型電晶 體 107... ...二極體 108... • · . P 井 109... …VSS L..... ...反相器 N........N型電晶體 P........P型電晶體

第31頁

Claims (1)

1. 508521 々、申請專利範圍 1. 一種界面電路’其特徵為包含： (1)供給第1電源（Vdd)之端子，該電源由第1電位而 成， (2 )供給第2電源（Vs s )之端子，該電源由低於第1電 位之第2電位而成； (3 )弟1驅動電路（P 8、N 2 ) ’將貧料訊號做為輸入接 受； (4 )第2驅動電路（P 1、N 1 )，將來自前述第1驅動電 路（P 8、N 2 )之輸出訊號介以第1節點（節點a )做為輸入接 受； · • (5)輸出入墊，與前述第2驅動電路（PI、N1)之輸出 部作電氣連接； (6) 第1保護電路（P2、P5)，從外部將高於前述第1 電源（V d d )之第1電位之電位施加於前述輸出入墊時，將前 述第1節點（節點a )設為高於第1電位之電位，藉而使前述 第2驅動電路（P 1 、N 1 )為斷開狀態； (7) 第2保護電路（P2、P6、P7)，具有第2節點（節點 b )電連接於供給前述第1電源（Vd d)之端子及供給前述第2 電源（V s s )之端子，從外部將高於前述第1電源（Vdd )之 電位之電位施加於前述輸出入墊時，將前述第2節點（節 b)設為面於第1電位之電位’藉而使前述第1驅動電路 (P 8、N 2 )為斷開狀態；及 (8 )第3保護電路（N3 )，從外部將與前述第2電源 (V s s )相等或大致相等之電位施加於前述輸出入墊時，將

   第32頁 508521 ——_ 六、申請專利範圍 I ; :2二广（節點b)設為前述第2電位 " 电路（P 8 、N 2 )之狀態。 二it請專利範圍第1項之界面電路 】P 2、N 5 )及第2保護電路（p 2 ir、存在於浮動井上。 3 ·如申請專利範圍第2項之界面電路 (1 )如述第1驅動電路（P 8、N 2 ) (P8)及第1N型電晶體（N2)構成； (2 )前述第2驅動電路（p工 (P 1 )及第2 N型電晶體（N丨）構成； (3) 前述第！保護電路（p2 ^ 〇 1 -¾ -, (f2)，從外部將高於前述第1電源（Vdd)之第1電位之電位 施加於前述輸出入墊時，將浮動N井之電位充電至高於发 弟1電位之電位；及第4P型電晶體（P5)，使前述第”型雷 晶體（P 1)為斷開狀態之上述二件構成； (4) 4述第2保護電路（P2、P6、P7)，由：第5p型電 晶體（P6)，配置在前述第1P型電晶體（p8)與前述第1節點a (節點a )間而其閘極與前述第2節點（節點b)電氣連接；第 3P型電晶體（P2);及第6P型電晶體（p7)，從外部將高於於 述第1電源（Vdd )之第1電位之電位施加於前述輪出入墊時_ 使前述第5P型電晶體（P6)為斷開狀態之上述三件構成；^ (5 )剞述第3保護電路（N 3 )，由：第3 N型電晶體 (N3)’其閘極與前述輸出入墊電氣連接，其源極連接於供 給如述第2電源（V s s )之端子，其汲極介以前述第2節點（節 ，藉以控制前述第1 1其中構成前述第1P 6、P 7 )之電晶體 其中 由第1 P型電晶體 N1 )，由第2P型電晶體 P5 由：第3P型電 體

   第33頁 六、申請專利範圍 點b )連接於供給前述第1電 4·如申請專利範圍第3項= 之端子所構成 電晶體群（N4、N5、N6、N?)，丨呈电路，更包含：多數丨\型 前述輸出入墊之電位做為轸了有閘極，以從外部施加於 (vdd)之端子與前述第2節點 =在供給前述第1電源 接。 A即點b)間構成，以串聯連 5 ·如申請專利範圍第4項 電晶體群為2個以上4個以下 ㈣，其中前述多㈣型 6 ·如申凊專利範圍第4項 兩 電晶體群具有：因應從外部扩加$ ^路’其中前述多數N 使前·述第2節點（節點b)電位机A迷輪出入墊之電位’ !電位減去構成前述多㈣型電又第1電源（刚）之第 計值之電位，使前述第5P刑二Γ肢鮮各電晶體閾值電壓合 t黾曰曰體(p 6 )兔齡門业台t ,, 前述第1節點（節點a)固定 b)為斷開狀怨，亚將 之作用。 疋表刖述弟1電源（Vdd)之第i電位 7 ·如申清專利範圍第1 + 電晶體群（P11)，呈有門朽^面@路’更包含：第7P型 b)，並在供’给前述第^源’ ^接於前述第2節點（節點 井電位之端子間構成二Vdd)”子與供給前述糊 8.如申請專利範圍第3且么成以^ 電晶體群（P9)盎第qP刑干 命兒路更包3 ·弟8P型 輸出入塾與供給前述^/曰體（P10)，以串聯構成在前述 型電晶體群（p9)盘1、+. /源（Vdd)之端子間，且前述第8P 浮動N井上，$、,，、則述弟卯型電晶體（P1〇)均形成在前述 /于動1井上又所述第卟型電晶體群（P9)之問極與前述第

   508521

   (1)供給第1電源（Vdd)之端子 電晶體 2N型電晶體群（j\fl)之問極相連 (P1 0 )之閘極連接於前述第2節 9 · 一種界面電路，其特徵為 成； 接，另前述第9P型 點（節點b )。 包含： 該電源由第1電位而 子，該電源由低於第1電 將資料訊號做為輸入接 (2)供給第2電源（VSS)之端 位之弟2電位而成； (3 )苐1驅動電路（p 8、n 2 )， 受； (4)第2驅動電路⑺、N1)，將來自前述第丨驅動電 ☆ . 、N2之輸出訊號介以第1節點（節點a)做為輸入接 受； (5) 輸出入墊，與前述第2驅動電路（ρι、ni)之輸出 部作電氣連接； (6) 第2節點（節點b)，與前述第1電源（Vdd)及前述 第2電源（V s s )作電氣連接； 々、（7)保護電路（N3)，從外部將與前述第2電源（VsS) 相~專或大致相專之電位施加於前述輸出入墊時，將前述第 2節點（節點b )設為前述第2電位以控制前述第i驅動電路 (P8、N2)之狀態。 1〇·如申請專利範圍第9項之界面電路，其中前述保護電 路U3)，由：第3N型電晶體（^}3)，其閘極與前述輸出入墊 電氣連接，且其源極連接於供給前述第2電源（Vss)之端 子，其汲極介以前述第2節點（節點b)連接於供給前述第i

   ^8521 六、申請專利範圍 電源（V d d )之端子所構成。 1 1 ·如申請專利範圍第1 〇項之界面電路，其中 ’由第1 P型電晶體 ’由第2 P型電晶體 又包 第3P型電晶體 (1 )前述第1驅動電路(P 8、n 2 ) (P8)及第1N型電晶體U2 )構成； (2 )前述第2驅動電路（p 1 m (P 1 )及第2N型電晶體（N 1 )構成；以外， (3) 第1保護電路（P2、P5 )，由 π电日日.拉 (Ρ2 )，從外部將高於前述第丨電源（v dd )之第1電位之電位 施加於前述輸出入墊時，將浮動N井之電位 $ 於苴 ^電位之電位；及第4P型電晶體（P5)，使前^^2?型電# 晶體（P 1 )為斷開狀怨之上述二件構成； (4) 第2保護電路（P2、P6、P7)，由·〜 + 體（P6)，配置在前述第1P型電晶體（p8)與前^3Pf電晶 點a)間而其閘極與前述第2節點（節） =弟1郎點（節 3P型電晶體⑽；及第6?型電晶體(·ρ7)υ^前述第 述第1電源、（V’d d)之第丨電位之電位施加於前述輸「出將入南於前 時，使丽述第5P梨電晶體（P6)為斷開狀態之上啼_ 成。 --1千構 1 2·如申請專利範圍第U項之界面電路，其 2晶體群（P1)、前述第3P型電晶體群（p2)、前^ 體鮮（P5)、前述第5P型電晶體群（p6)、菌述g6p刑二 晶體群（p 7 )係存在於前述浮動N井上。 不i 土兒 1 3·如申請專利範圍第丨丨項之界面 型電晶體群（N4、N5、N6 、Nh , 更匕己·多數Μ ，具有閘極，以從外部施加 I

   I麵 第36頁 六、申請專利範圍 於前述輸出入墊之電、 電源（Vdd)之端子邀立做為翰入，並構成在供給前述第1 接。 /、別返第2節點（節點b)間，以串聯連 14·如申請專利範 型電晶體群為2個，v 乐1 d項之界面電路，其中前述多數N ,,,^ 乂上4個以下。 15·如申凊專利範 型電晶體群具有··因隹，項之界面電路，其中前述多數N 位，使前述第2節點（從外部施加於前述翰出入墊之電 之第1電位減去構成” b )黾位设為從前述第1電源（V d d ) 壓合計值之電位，倍則二述多數1^型電晶體群各電晶體閾值電^ 並將.前.述⑴糾型電晶體（P6)為斷開狀態，1 電位之作用。 』a)固定於前述第1電源（Vdd)之第1 16·如申請專利範圍第9項之界面 電晶體群（P1 1)，呈右門代 ^ 丈匕。·弟m b ) > It t U iK - V ，連接於前述第2節點（節點 =亚在供給河述W電源（Vdd)之端 井電位之端子間構成，且形成在前述浮動N井上。〜子動 丄7如申請專利範圍第u項之界面電路，更包含：第δρ =曰3體群（Ρ9)與第，電晶體（ρι〇)，以串聯構成在前 述说出入墊與供給珂述第1電源（Vdd )之端子間，且前述 δΡ型電晶體群（P9)與前述第9P型電晶體（ρι〇)均形成在〜前 述浮動ιΝ井上，又前述第8P型電晶體群（p9)之閘極與前述 第2N型電晶體群(N1)之閘極相連帛’另前述苐9p型電晶〜體 (P 1 0 )之閘極連接於如逆苐2節點（節點匕）。 18· —種界面電路，其特徵為包含：

   第37頁 、申清專利範圍 (1)供給第1曾、、店,v」」、 , 而成； 兒源〇 d d )之知子，該電源由第i電位 電位之第(;)電供位給而：電源(Vss)之端子，該電源由低於第1 接受並山(3丄第。1驅動電路(P8 ' N2 ) ’將資料訊號做為輸入 生電晶體（P8 )及第1 n型電晶體（N2 )構成； 路（P8第^動電路（P1、N1)，將來自前述第1驅動電 .、，士 輸出訊號介以第1節點（節點a)做為輸入接 又亚由弟2P型電晶體⑺）及第2N型電晶體⑻）構成； 輸出入塾，與前述第2驅動電彳馨 出部·電·氣連接； 兒格m )之輸 (6)第3P型電晶體（P2),存在於浮動n 部將高於前述第1電源（v dd )之第丨帝 攸外 扒屮入舦3士竹，斤八之弟1兒位之電位施加於前述 卞削出入墊枯，將前述浮動N井之電位 之電位： 凡兒至尚於其第1電位 八,”.;7丄第乂型！晶體(P5) ’存在於浮動N井上，呈有 "以刖述弟1即點（郎點a )以電連接前 ” 之問極與前述浮動w之作用，並心4/2p型二電晶體⑺） (Vdd )之瑞子電氣連接之閘極；從外部二=給=迷，1電源 (Vdd )之第1電位之電位施加於前述嘹'回&刖述第1電1· 2P型電晶體（PI )為斷開狀態·， 上时便則述弟 (8)第5P型電晶體（P6) ’存在於“ 在前述第1P型電晶體（P8)與前述第1節井上並配置 閘極與第2節點（節點b)電氣連接；P ^ (郎點a )間’且其

   苐38頁

   508521 六、申請專利範圍 (9 )第6 P型電晶體（P 7 )，存在於浮動N井上，具有 電氣連接前述第5P型電晶體（P6)之閘極與前述浮動N井之 作用，並包含與供給前述第1電源（Vdd)之端子電氣連接之 閘極，從外部將高於前述第1電源（V dd )之第1電位之電位 施加於前述輸出入墊時，使前述第5 P型電晶體（P6 )為斷開 狀癌， (10)第3N型電晶體（N3)，具有閘極，將從外部施 加於前述輸出入墊之電位做為輸入，並從外部將與前述第 2電源（V s s)相等或大致相等之電位施加於前述輸出入墊時 使前述第2節點（節點b)作為前述第2電位； ® • · (11)多數N型電晶體群（N4、N5、N6、N7)，具有閘 極，以從外部施加於前述輸出入墊之電位做為輸入，並構 成在供給前述第1電源（V dd )之端子與前述第2節點（節點b ) 間，串聯連接。 1 9.如申請專利範圍第1 8項之界面電路，其中前述多數N 型電晶體群為2個以上4個以下。 2 0.如申請專利範圍第1 8項之界面電路，其中前述多數N 型電晶體群具有：因應從外部施加於前述輸出入墊之電 位，使前述第2節點（節點b )電位作為從前述第1電源（Vdd ^ 之第1電位減去構成前述多數N型電晶體群各電晶體閾值電_ 壓合計值之電位，藉而使前述第5P型電晶體（P6)為斷開狀 態，並將前述第1節點（節點a)固定於前述第1電源（Vdd)之 第1電位之作用。 2 1.如申請專利範圍第1 8項之界面電路，更包含：第7P

   第39頁 508521 六 、申請專利範圍 二包H : ( P1 1 )’二具有閑極’連接於前述第2節點（節點 ίΗ # + & β /共?給則述第1電源（Vdd )之端子與供給前述浮 子f，且形成在前述謂井上。 Z…如申清專利|色園莖1 型電晶體群（P9)與第9?刑〜之/面電路’更包含：第δΡ 述輪出入塾與供給以串料成在前 8Ρ型雷曰辦^rpQWl? 兒源〇化）之端子間，且前述第 述‘二(）與前述第9P型電晶體⑻〇)均形成在前 ΐ二V體二述第㈣電晶⑽ 體（ρ丨0)之門 之閘極相連接，另，前述第9Ρ型電晶 0)之閘極連接於前述第2節點（節點㈨。 •一種界面電路，其特徵為包含·· 而成；（1)供給第1電源（Vdd)之端子，該電源由第1電位 (2 )供給第2電源（V s ς 1_ 電位之第2電位而成 而子，遠電源由低於第1 义？驅動電路(ρδ、N2)，將資料訊號做為輪入 又亚m型電晶體（P8)及第1N型電晶體（N2)構成： 路(P8、 It驅屮動電路⑺、N1) ’將來自前述第1驅動電 並由n訊號介以第1節點（節點a)做為輸入接受 弟 土私日3肢（P丨）及第2 N型電晶體（N丨）構成· *部電出入墊’與前述第2驅動電路(二"之輸 部將二)们"電晶體(P2)，存在於浮動N井上益從外 U、Μ述弟i電源(Vdd)之第i電位之電位施加於前述

   輪出入墊時，將前述浮動N井之電位充 之電位： 王辱於其第1電位 (7) 第4P型電晶體（P5)，存在於浮 介以前述第1節點（節點a)以電連接前述第^井上’具有 之閘極與前述浮動N井之作用，並包含間極土笔日日體（P1 ) 第1電源（Vdd )之端子電氣連接，從外部將古與供給前述 源（Vdd)之第1電位之電位施加於前述輪出:於前述第1、電 第2 P型電晶體（p丨）為斷開狀態； 藝k，使别述 (8) 第5P型電晶體（P6),存在於浮 置在前述第1P型電晶體（P8)與前述第}節點1井上，並配 其閘極.與第2節點（節點b)電氣連接；郎點a)間，且聲 (9) 第6P型電晶體（P7)，存在於浮 €連接前述第5P型雷曰托.、， 具有 用，巧八M ,私日日肢（P6)之閘極與丽述浮動N井之作 亚b。3極，與供給前述第1電源（Vdd)之端子帝々、 接，f外部將高於前述第丨電源（Vdd)之第丨電位之電n連 t於刖述輪出入墊時，使前述第5P型電晶體（P6)為斷開匕狀 (1 0 /第3 N型電晶體（M3 )，具有閘極，將從外邛扩 加於前述輸出入墊之電位做為輸入，並從外部將與前°述1 \電源〇 S S )相等或大致相等之電位施加於前述輸出入墊巧 時’使前述第2節點（節點b)作為前述第2電位； (1 1 )多數Ντ型電晶體群（N4、N5、N6、N7 )，具 極’以從2部施加於前述輪出入墊之電位做為輸入，益橋 成在供給前述第1電源（Vdd)之端子與前述第2節點（節點b)

   六、申請專利範圍 間’以串聯連接。 (12)第8P型雷a娜 型電晶體⑻）之閘極相連\電日之閘極與前述第2N 連接於前述第電晶體（P1〇)之閉極 叙粃Ρ ί ί )，以串聯構成在前述輸出入墊 與供給刖述第1電源（Vdd)之端子間。 24.如申請專利範圍第23項之界面電路，更包含： 型電晶體群（p 11 )，具有閘極，連接於前述第2節點（r f b ) ’並構成在供給前述第1電源（v ^ ^ )之端子與供給前、/、、、占 動N井電位之端子間，且形成在前述浮動N井上。則述浮

   o:\58\58811.PTD 第42頁