JPH0832076A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0832076A JPH0832076A JP16707594A JP16707594A JPH0832076A JP H0832076 A JPH0832076 A JP H0832076A JP 16707594 A JP16707594 A JP 16707594A JP 16707594 A JP16707594 A JP 16707594A JP H0832076 A JPH0832076 A JP H0832076A
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- thin film
- film transistor
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Abstract
(57)【要約】
【目的】 入力保護回路の設計的自由度を拡大させるこ
とで、入力特性、入力保護回路の性能を向上させる。 【構成】 入力保護回路のうち入力端子１と入力保護用
素子５の間の経路上に薄膜トランジスタ（ＴＦＴ）１２
を挿入し、動作時と非動作時でその抵抗値を変えるよう
にした。
とで、入力特性、入力保護回路の性能を向上させる。 【構成】 入力保護回路のうち入力端子１と入力保護用
素子５の間の経路上に薄膜トランジスタ（ＴＦＴ）１２
を挿入し、動作時と非動作時でその抵抗値を変えるよう
にした。
Description
【０００１】
【産業上の利用分野】この発明は、入力端子から内部回
路までの経路に設けた入力保護回路を有する半導体装置
に関するものである。
路までの経路に設けた入力保護回路を有する半導体装置
に関するものである。
【０００２】
【従来の技術】従来の入力保護回路を有する半導体装置
の構成について図８を参照しながら説明する。図８は、
従来のこの種の半導体装置における入力保護回路を示す
回路図である。
の構成について図８を参照しながら説明する。図８は、
従来のこの種の半導体装置における入力保護回路を示す
回路図である。
【０００３】図８において、１は入力端子、２は内部回
路、３は電源（ＶCC）、４はＧＮＤ、５は電源３とＧＮ
Ｄ４の間に接続された入力保護用素子、６は入力抵抗
（Ｒ１）、７は抵抗（Ｒ２）である。
路、３は電源（ＶCC）、４はＧＮＤ、５は電源３とＧＮ
Ｄ４の間に接続された入力保護用素子、６は入力抵抗
（Ｒ１）、７は抵抗（Ｒ２）である。
【０００４】つぎに、従来の入力保護回路の動作につい
て図９及び図１０を参照しながら説明する。図９は、従
来の入力保護回路の入力抵抗６の値がＲａとＲｂの場合
（Ｒａ＜Ｒｂ）の入力パルス特性を示す図である。図９
において、８は入力抵抗６がＲａの場合のパルス、９は
入力抵抗６がＲｂの場合のパルスをそれぞれ示す。
て図９及び図１０を参照しながら説明する。図９は、従
来の入力保護回路の入力抵抗６の値がＲａとＲｂの場合
（Ｒａ＜Ｒｂ）の入力パルス特性を示す図である。図９
において、８は入力抵抗６がＲａの場合のパルス、９は
入力抵抗６がＲｂの場合のパルスをそれぞれ示す。
【０００５】図１０は、従来の入力保護回路における静
電気パルスの時間変化を示す図である。図１０におい
て、１０は速いパルス、１１は遅いパルスをそれぞれ示
す。
電気パルスの時間変化を示す図である。図１０におい
て、１０は速いパルス、１１は遅いパルスをそれぞれ示
す。
【０００６】半導体装置は、通常、入力端子１から伝達
される信号以外の電気成分であるノイズ、静電気、サー
ジ等から内部回路２を保護するために、入力保護回路を
有する。この入力保護回路は、電源（ＶCC）３またはＧ
ＮＤ４に信号以外の電気成分を逃がすための入力保護用
素子５を備え、入力端子１から入力保護用素子５までの
経路に挿入された入力抵抗６と、入力保護用素子５から
内部回路２までの経路に挿入された抵抗７とを有する。
なお、入力抵抗６と抵抗７を合わせた抵抗値は、例えば
５００Ω程度であり、入力抵抗６と抵抗７の比は１／３
〜１／２０程度である。これは、入力抵抗６と抵抗７を
合わせた全入力抵抗の値が１０2〜１０3Ω程度であり、
代表値として５００Ωとしたものである。また、入力抵
抗６は数十Ω〜数百Ω、抵抗７は数百Ω〜１ｋΩであ
る。
される信号以外の電気成分であるノイズ、静電気、サー
ジ等から内部回路２を保護するために、入力保護回路を
有する。この入力保護回路は、電源（ＶCC）３またはＧ
ＮＤ４に信号以外の電気成分を逃がすための入力保護用
素子５を備え、入力端子１から入力保護用素子５までの
経路に挿入された入力抵抗６と、入力保護用素子５から
内部回路２までの経路に挿入された抵抗７とを有する。
なお、入力抵抗６と抵抗７を合わせた抵抗値は、例えば
５００Ω程度であり、入力抵抗６と抵抗７の比は１／３
〜１／２０程度である。これは、入力抵抗６と抵抗７を
合わせた全入力抵抗の値が１０2〜１０3Ω程度であり、
代表値として５００Ωとしたものである。また、入力抵
抗６は数十Ω〜数百Ω、抵抗７は数百Ω〜１ｋΩであ
る。
【０００７】なお、図８では入力保護用素子５の具体例
としてｐチャンネルＭＯＳトランジスタＴｒ１とｎチャ
ンネルＭＯＳトランジスタＴｒ２で構成した場合を示し
ているが、ｐチャンネルまたはｎチャンネルの片側の極
性だけで構成した場合やダイオードで構成した場合もあ
り、また、図８では電源３とＧＮＤ４の両側に信号以外
の電気成分を逃がせる回路を示したが、電源３またはＧ
ＮＤ４の片側だけに信号以外の電気成分を逃せる回路も
ある。
としてｐチャンネルＭＯＳトランジスタＴｒ１とｎチャ
ンネルＭＯＳトランジスタＴｒ２で構成した場合を示し
ているが、ｐチャンネルまたはｎチャンネルの片側の極
性だけで構成した場合やダイオードで構成した場合もあ
り、また、図８では電源３とＧＮＤ４の両側に信号以外
の電気成分を逃がせる回路を示したが、電源３またはＧ
ＮＤ４の片側だけに信号以外の電気成分を逃せる回路も
ある。
【０００８】
【発明が解決しようとする課題】上述したような従来の
半導体装置では、入力抵抗６が小さければ図９のパルス
８のように不整合によるオーバーシュートやアンダーシ
ュートやリンギングが発生し易くなるため、入力抵抗６
をある程度以上小さくできない。一方、入力抵抗６が大
きくなると、信号以外の電気成分の静電気やサージ等が
入力保護用素子５で電源３に吸収される前に入力抵抗６
で電力を消費してその発熱により入力抵抗６自身が溶断
する場合があり、入力抵抗６の設計的自由度がなく入力
保護回路の性能を制限するという問題点があった。
半導体装置では、入力抵抗６が小さければ図９のパルス
８のように不整合によるオーバーシュートやアンダーシ
ュートやリンギングが発生し易くなるため、入力抵抗６
をある程度以上小さくできない。一方、入力抵抗６が大
きくなると、信号以外の電気成分の静電気やサージ等が
入力保護用素子５で電源３に吸収される前に入力抵抗６
で電力を消費してその発熱により入力抵抗６自身が溶断
する場合があり、入力抵抗６の設計的自由度がなく入力
保護回路の性能を制限するという問題点があった。
【０００９】また、入力保護用素子５が電源３に信号以
外の電気成分を逃がすまでに有限のスイッチング時間が
かかるため、図１０に示したように静電気パルスには速
いパルス１０と遅いパルス１１ある時に、遅いパルス１
１は入力保護用素子５で電源３に逃がせても、速いパル
ス１０は内部回路２に直接伝達されてしまうので、抵抗
７は大きい方が内部回路２を保護する観点からはよい。
一方、半導体装置としての動作速度の観点からは小さい
方がよいので、抵抗７の設計的自由度がなく入力保護回
路の性能を制限するという問題点があった。
外の電気成分を逃がすまでに有限のスイッチング時間が
かかるため、図１０に示したように静電気パルスには速
いパルス１０と遅いパルス１１ある時に、遅いパルス１
１は入力保護用素子５で電源３に逃がせても、速いパル
ス１０は内部回路２に直接伝達されてしまうので、抵抗
７は大きい方が内部回路２を保護する観点からはよい。
一方、半導体装置としての動作速度の観点からは小さい
方がよいので、抵抗７の設計的自由度がなく入力保護回
路の性能を制限するという問題点があった。
【００１０】この発明は、前述した問題点を解決するた
めになされたもので、設計的自由度を拡大し、入力特性
を劣化させずに入力保護回路の性能を向上でき、また
は、入力保護回路の性能を劣化させずに入力特性の向上
を図ることができる半導体装置を得ることを目的とす
る。
めになされたもので、設計的自由度を拡大し、入力特性
を劣化させずに入力保護回路の性能を向上でき、また
は、入力保護回路の性能を劣化させずに入力特性の向上
を図ることができる半導体装置を得ることを目的とす
る。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、入力端子から伝達される信号以外の電
気成分から内部回路を保護するための入力保護回路を備
えた半導体装置において、前記入力端子から前記内部回
路までの前記入力保護回路として働く経路に直列に動作
時と非動作時の抵抗値が制御できる薄膜トランジスタを
挿入したものである。
る半導体装置は、入力端子から伝達される信号以外の電
気成分から内部回路を保護するための入力保護回路を備
えた半導体装置において、前記入力端子から前記内部回
路までの前記入力保護回路として働く経路に直列に動作
時と非動作時の抵抗値が制御できる薄膜トランジスタを
挿入したものである。
【００１２】この発明の請求項２に係る半導体装置は、
前記薄膜トランジスタを、前記入力端子から外部に信号
以外の電気成分を逃がすための入力保護用素子までの経
路に挿入したものである。
前記薄膜トランジスタを、前記入力端子から外部に信号
以外の電気成分を逃がすための入力保護用素子までの経
路に挿入したものである。
【００１３】この発明の請求項３に係る半導体装置は、
前記薄膜トランジスタを、外部に信号以外の電気成分を
逃がすための入力保護用素子から前記内部回路までの経
路に挿入したものである。
前記薄膜トランジスタを、外部に信号以外の電気成分を
逃がすための入力保護用素子から前記内部回路までの経
路に挿入したものである。
【００１４】この発明の請求項４に係る半導体装置は、
前記薄膜トランジスタを、ＣＭＯＳ薄膜トランジスタと
したものである。
前記薄膜トランジスタを、ＣＭＯＳ薄膜トランジスタと
したものである。
【００１５】
【作用】この発明の請求項１に係る半導体装置において
は、入力端子から伝達される信号以外の電気成分から内
部回路を保護するための入力保護回路を備えた半導体装
置において、前記入力端子から前記内部回路までの前記
入力保護回路として働く経路に直列に動作時と非動作時
の抵抗値が制御できる薄膜トランジスタを挿入したの
で、設計的自由度が拡大し、入力特性と入力保護回路の
性能を向上できる。また、積層構造が可能になり、薄膜
トランジスタの下層にも回路配置ができるのでチップ面
積の増加なく形成できる。さらに、薄膜トランジスタで
可変抵抗を形成した場合、膜厚や不純物の注入量等制御
できるパラメータが多いので、目的のオン抵抗とオフ抵
抗を同時に得ることが容易にできる。
は、入力端子から伝達される信号以外の電気成分から内
部回路を保護するための入力保護回路を備えた半導体装
置において、前記入力端子から前記内部回路までの前記
入力保護回路として働く経路に直列に動作時と非動作時
の抵抗値が制御できる薄膜トランジスタを挿入したの
で、設計的自由度が拡大し、入力特性と入力保護回路の
性能を向上できる。また、積層構造が可能になり、薄膜
トランジスタの下層にも回路配置ができるのでチップ面
積の増加なく形成できる。さらに、薄膜トランジスタで
可変抵抗を形成した場合、膜厚や不純物の注入量等制御
できるパラメータが多いので、目的のオン抵抗とオフ抵
抗を同時に得ることが容易にできる。
【００１６】この発明の請求項２に係る半導体装置にお
いては、前記薄膜トランジスタを、前記入力端子から外
部に信号以外の電気成分を逃がすための入力保護用素子
までの経路に挿入したので、非動作時にはオンすること
で抵抗値が下がって信号以外の電気成分によって発熱に
よる溶断を防ぐとともに、動作時にはオフになって抵抗
値が上がって不整合によるリンギング等を防ぐことがで
き、設計的自由度が拡大し、入力特性と入力保護回路の
性能を向上できる。
いては、前記薄膜トランジスタを、前記入力端子から外
部に信号以外の電気成分を逃がすための入力保護用素子
までの経路に挿入したので、非動作時にはオンすること
で抵抗値が下がって信号以外の電気成分によって発熱に
よる溶断を防ぐとともに、動作時にはオフになって抵抗
値が上がって不整合によるリンギング等を防ぐことがで
き、設計的自由度が拡大し、入力特性と入力保護回路の
性能を向上できる。
【００１７】この発明の請求項３に係る半導体装置にお
いては、前記薄膜トランジスタを、外部に信号以外の電
気成分を逃がすための入力保護用素子から前記内部回路
までの経路に挿入したので、非動作時にはオフすること
で抵抗値が上がって信号以外の電気成分の内の速いパル
スが内部回路へ伝達されることを防ぐとともに、動作時
にはオンになって抵抗値が下がって動作速度の低下を防
ぐことができ、設計的自由度が拡大し、入力特性と入力
保護回路の性能を向上できる。
いては、前記薄膜トランジスタを、外部に信号以外の電
気成分を逃がすための入力保護用素子から前記内部回路
までの経路に挿入したので、非動作時にはオフすること
で抵抗値が上がって信号以外の電気成分の内の速いパル
スが内部回路へ伝達されることを防ぐとともに、動作時
にはオンになって抵抗値が下がって動作速度の低下を防
ぐことができ、設計的自由度が拡大し、入力特性と入力
保護回路の性能を向上できる。
【００１８】この発明の請求項４に係る半導体装置にお
いては、前記薄膜トランジスタを、ＣＭＯＳ薄膜トラン
ジスタとしたので、例えばＣＭＯＳ薄膜トランジスタを
ｐチャンネル薄膜トランジスタとｎチャンネル薄膜トラ
ンジスタとで構成した場合、非動作時にはオフすること
で入力端子から入力保護用素子までのｐチャンネル薄膜
トランジスタの抵抗値が下がって信号以外の電気成分に
よる発熱による入力保護用素子までの抵抗部の溶断を防
ぎ、かつｎチャンネル薄膜トランジスタの抵抗値が上が
って信号以外の電気成分の内の速いパルスが内部回路へ
伝達されることを防ぐ。一方、動作時にはオンになって
ｎチャンネル薄膜トランジスタの抵抗値が下がって動作
速度の低下を防ぐことができ、かつｐチャンネル薄膜ト
ランジスタの抵抗値が上がって不整合によるリンギング
等を防ぐことができる。
いては、前記薄膜トランジスタを、ＣＭＯＳ薄膜トラン
ジスタとしたので、例えばＣＭＯＳ薄膜トランジスタを
ｐチャンネル薄膜トランジスタとｎチャンネル薄膜トラ
ンジスタとで構成した場合、非動作時にはオフすること
で入力端子から入力保護用素子までのｐチャンネル薄膜
トランジスタの抵抗値が下がって信号以外の電気成分に
よる発熱による入力保護用素子までの抵抗部の溶断を防
ぎ、かつｎチャンネル薄膜トランジスタの抵抗値が上が
って信号以外の電気成分の内の速いパルスが内部回路へ
伝達されることを防ぐ。一方、動作時にはオンになって
ｎチャンネル薄膜トランジスタの抵抗値が下がって動作
速度の低下を防ぐことができ、かつｐチャンネル薄膜ト
ランジスタの抵抗値が上がって不整合によるリンギング
等を防ぐことができる。
【００１９】
実施例１．この発明の一実施例について図１を参照しな
がら説明する。図１は、この発明の実施例１の構成を示
す図であり、入力端子１乃至入力保護用素子５、抵抗７
は上述した従来回路のものと同様である。なお、各図
中、同一符号は同一又は相当部分を示す。
がら説明する。図１は、この発明の実施例１の構成を示
す図であり、入力端子１乃至入力保護用素子５、抵抗７
は上述した従来回路のものと同様である。なお、各図
中、同一符号は同一又は相当部分を示す。
【００２０】図１において、１２はｐチャンネル薄膜ト
ランジスタ（ｐ−ｃｈＴＦＴ、ＴＦＴ：Thin Film Tran
sistor）、１３はそのゲート電極である。
ランジスタ（ｐ−ｃｈＴＦＴ、ＴＦＴ：Thin Film Tran
sistor）、１３はそのゲート電極である。
【００２１】つぎに、この実施例１の動作について説明
する。この場合、ｐチャンネル薄膜トランジスタ１２が
オンする電圧を調整し、非動作時にゲート電極１３にオ
ンになる電圧を印加するように設定しておけば、非動作
時にはオンすることで抵抗値が下がって信号以外の電気
成分によって発熱による溶断を防ぐとともに、動作時に
はオフになって抵抗値が上がって不整合によるリンギン
グ等を防ぐことができるようになる。なお、オン抵抗値
は例えばオフ抵抗値の１／１００程度である。ＴＦＴの
オン抵抗とオフ抵抗の比は３桁〜８桁にすることができ
る。もちろん、２桁も可能である。
する。この場合、ｐチャンネル薄膜トランジスタ１２が
オンする電圧を調整し、非動作時にゲート電極１３にオ
ンになる電圧を印加するように設定しておけば、非動作
時にはオンすることで抵抗値が下がって信号以外の電気
成分によって発熱による溶断を防ぐとともに、動作時に
はオフになって抵抗値が上がって不整合によるリンギン
グ等を防ぐことができるようになる。なお、オン抵抗値
は例えばオフ抵抗値の１／１００程度である。ＴＦＴの
オン抵抗とオフ抵抗の比は３桁〜８桁にすることができ
る。もちろん、２桁も可能である。
【００２２】この実施例１によれば、入力保護回路部分
の抵抗を薄膜トランジスタ１２で形成した可変抵抗に置
き換えることで、設計的自由度を拡大し、入力特性と入
力保護回路の性能を従来よりよくすることができる。ま
た、可変抵抗を薄膜トランジスタ１２で形成すること
で、積層構造が可能になり、薄膜トランジスタ１２の下
層にも回路配置ができるのでチップ面積の増加なく形成
できる。さらに、薄膜トランジスタ１２で可変抵抗を形
成した場合、膜厚や不純物の注入量等制御できるパラメ
ータが多いので、目的のオン抵抗とオフ抵抗を同時に得
ることが容易にできる。
の抵抗を薄膜トランジスタ１２で形成した可変抵抗に置
き換えることで、設計的自由度を拡大し、入力特性と入
力保護回路の性能を従来よりよくすることができる。ま
た、可変抵抗を薄膜トランジスタ１２で形成すること
で、積層構造が可能になり、薄膜トランジスタ１２の下
層にも回路配置ができるのでチップ面積の増加なく形成
できる。さらに、薄膜トランジスタ１２で可変抵抗を形
成した場合、膜厚や不純物の注入量等制御できるパラメ
ータが多いので、目的のオン抵抗とオフ抵抗を同時に得
ることが容易にできる。
【００２３】この実施例１ではｐチャンネル薄膜トラン
ジスタ１２を示したが、ｎチャンネル薄膜トランジスタ
でもロジックを変えれば同様の半導体装置の入力保護回
路を得ることができる。但し、この場合は非動作時でも
外部からの電源供給が必要となる。
ジスタ１２を示したが、ｎチャンネル薄膜トランジスタ
でもロジックを変えれば同様の半導体装置の入力保護回
路を得ることができる。但し、この場合は非動作時でも
外部からの電源供給が必要となる。
【００２４】図２は、上記のｐチャンネル薄膜トランジ
スタ１２Ａの構造の一実施例でボトムゲートタイプの断
面図である。薄膜トランジスタ（ＴＦＴ）の場合、ゲー
ト電極１３をチャンネル部分の下側に配置したものをボ
トムゲートタイプと呼び、ゲート電極１３をチャンネル
部分の上側に配置したものをトップゲートタイプと呼
び、製造の容易さや特性上の違いがあるのでこの２種類
を区別している。図３は、上記のｐチャンネル薄膜トラ
ンジスタ１２Ｂの構造のトップゲートタイプの断面図で
ある。
スタ１２Ａの構造の一実施例でボトムゲートタイプの断
面図である。薄膜トランジスタ（ＴＦＴ）の場合、ゲー
ト電極１３をチャンネル部分の下側に配置したものをボ
トムゲートタイプと呼び、ゲート電極１３をチャンネル
部分の上側に配置したものをトップゲートタイプと呼
び、製造の容易さや特性上の違いがあるのでこの２種類
を区別している。図３は、上記のｐチャンネル薄膜トラ
ンジスタ１２Ｂの構造のトップゲートタイプの断面図で
ある。
【００２５】実施例２．この発明の実施例２について図
４を参照しながら説明する。図４は、この発明の実施例
２の構成を示す図であり、入力端子１乃至入力抵抗６は
上述した従来回路のものと同様である。
４を参照しながら説明する。図４は、この発明の実施例
２の構成を示す図であり、入力端子１乃至入力抵抗６は
上述した従来回路のものと同様である。
【００２６】図４において、１４はｎチャンネル薄膜ト
ランジスタ（ｎ−ｃｈＴＦＴ）、１５はそのゲート電極
である。
ランジスタ（ｎ−ｃｈＴＦＴ）、１５はそのゲート電極
である。
【００２７】つぎに、この実施例２の動作について説明
する。この場合、ｎチャンネル薄膜トランジスタ１４が
オンする電圧を調整し、非動作時にゲート電極１５にオ
フになる電圧を印加するように設定しておけば、非動作
時にはオフすることで抵抗値が上がって信号以外の電気
成分の内の速いパルスが内部回路２へ伝達されることを
防ぐとともに、動作時にはオンになって抵抗値が下がっ
て動作速度の低下を防ぐことができるようになる。
する。この場合、ｎチャンネル薄膜トランジスタ１４が
オンする電圧を調整し、非動作時にゲート電極１５にオ
フになる電圧を印加するように設定しておけば、非動作
時にはオフすることで抵抗値が上がって信号以外の電気
成分の内の速いパルスが内部回路２へ伝達されることを
防ぐとともに、動作時にはオンになって抵抗値が下がっ
て動作速度の低下を防ぐことができるようになる。
【００２８】この実施例２によれば、入力保護回路部分
の抵抗を薄膜トランジスタ１４で形成した可変抵抗に置
き換えることで、設計的自由度を拡大し、入力特性と入
力保護回路の性能を従来よりよくすることができる。ま
た、可変抵抗を薄膜トランジスタ１４で形成すること
で、積層構造が可能になり、薄膜トランジスタ１４の下
層にも回路配置ができるのでチップ面積の増加なく形成
できる。さらに、薄膜トランジスタ１４で可変抵抗を形
成した場合、膜厚や不純物の注入量等制御できるパラメ
ータが多いので、目的のオン抵抗とオフ抵抗を同時に得
ることが容易にできる。
の抵抗を薄膜トランジスタ１４で形成した可変抵抗に置
き換えることで、設計的自由度を拡大し、入力特性と入
力保護回路の性能を従来よりよくすることができる。ま
た、可変抵抗を薄膜トランジスタ１４で形成すること
で、積層構造が可能になり、薄膜トランジスタ１４の下
層にも回路配置ができるのでチップ面積の増加なく形成
できる。さらに、薄膜トランジスタ１４で可変抵抗を形
成した場合、膜厚や不純物の注入量等制御できるパラメ
ータが多いので、目的のオン抵抗とオフ抵抗を同時に得
ることが容易にできる。
【００２９】この実施例２ではｎチャンネル薄膜トラン
ジスタ１４を示したが、ｐチャンネル薄膜トランジスタ
でもロジックを変えれば同様の半導体装置を得ることが
できる。但し、この場合は非動作時でも外部からの電源
供給が必要となる。なお、この実施例２と前述した実施
例１を組み合わせてもよい。
ジスタ１４を示したが、ｐチャンネル薄膜トランジスタ
でもロジックを変えれば同様の半導体装置を得ることが
できる。但し、この場合は非動作時でも外部からの電源
供給が必要となる。なお、この実施例２と前述した実施
例１を組み合わせてもよい。
【００３０】図５は、上記のｎチャンネル薄膜トランジ
スタ１４Ａの構造の一実施例でボトムゲートタイプの断
面図である。また、図６は、上記のｎチャンネル薄膜ト
ランジスタ１４Ｂの構造のトップゲートタイプの断面図
である。
スタ１４Ａの構造の一実施例でボトムゲートタイプの断
面図である。また、図６は、上記のｎチャンネル薄膜ト
ランジスタ１４Ｂの構造のトップゲートタイプの断面図
である。
【００３１】実施例３．この発明の実施例３について図
７を参照しながら説明する。図７は、この発明の実施例
３の構成を示す図であり、入力端子１〜入力保護用素子
５は上述した従来回路のものと同様である。
７を参照しながら説明する。図７は、この発明の実施例
３の構成を示す図であり、入力端子１〜入力保護用素子
５は上述した従来回路のものと同様である。
【００３２】図７において、１６はＣＭＯＳ薄膜トラン
ジスタ（ＣＭＯＳＴＦＴ）、１７はそのゲート電極であ
る。
ジスタ（ＣＭＯＳＴＦＴ）、１７はそのゲート電極であ
る。
【００３３】この場合、ＣＭＯＳ薄膜トランジスタ１６
がオンする電圧を調整し、非動作時にゲート電極１７に
オフになる電圧を印加するように設定しておけば、非動
作時にはオフすることで入力端子１から入力保護用素子
５までのｐチャンネル薄膜トランジスタの抵抗値が下が
って信号以外の電気成分による発熱による入力保護用素
子５までの抵抗部の溶断を防ぎ、かつｎチャンネル薄膜
トランジスタの抵抗値が上がって信号以外の電気成分の
内の速いパルスが内部回路２へ伝達されることを防ぐ。
がオンする電圧を調整し、非動作時にゲート電極１７に
オフになる電圧を印加するように設定しておけば、非動
作時にはオフすることで入力端子１から入力保護用素子
５までのｐチャンネル薄膜トランジスタの抵抗値が下が
って信号以外の電気成分による発熱による入力保護用素
子５までの抵抗部の溶断を防ぎ、かつｎチャンネル薄膜
トランジスタの抵抗値が上がって信号以外の電気成分の
内の速いパルスが内部回路２へ伝達されることを防ぐ。
【００３４】一方、動作時にはオンになってｎチャンネ
ル薄膜トランジスタの抵抗値が下がって動作速度の低下
を防ぐことができ、かつｐチャンネル薄膜トランジスタ
の抵抗値が上がって不整合によるリンギング等を防ぐこ
とができるようになる。
ル薄膜トランジスタの抵抗値が下がって動作速度の低下
を防ぐことができ、かつｐチャンネル薄膜トランジスタ
の抵抗値が上がって不整合によるリンギング等を防ぐこ
とができるようになる。
【００３５】この実施例３ではＣＭＯＳ薄膜トランジス
タ１６のｐチャンネル薄膜トランジスタを入力端子１に
近い側にした例を示したが、ロジックを変えればｎチャ
ンネル薄膜トランジスタを入力端子１に近い側にして同
様の半導体装置の入力保護回路を得ることができる。但
し、この場合、非動作時でも電源の供給が必要になる。
タ１６のｐチャンネル薄膜トランジスタを入力端子１に
近い側にした例を示したが、ロジックを変えればｎチャ
ンネル薄膜トランジスタを入力端子１に近い側にして同
様の半導体装置の入力保護回路を得ることができる。但
し、この場合、非動作時でも電源の供給が必要になる。
【００３６】
【発明の効果】この発明の請求項１に係る半導体装置
は、以上説明したとおり、入力端子から伝達される信号
以外の電気成分から内部回路を保護するための入力保護
回路を備えた半導体装置において、前記入力端子から前
記内部回路までの前記入力保護回路として働く経路に直
列に動作時と非動作時の抵抗値が制御できる薄膜トラン
ジスタを挿入したので、設計的自由度が拡大し、入力特
性と入力保護回路の性能を向上できる。また、積層構造
が可能になり、薄膜トランジスタの下層にも回路配置が
できるのでチップ面積の増加なく形成できる。さらに、
薄膜トランジスタで可変抵抗を形成した場合、膜厚や不
純物の注入量等制御できるパラメータが多いので、目的
のオン抵抗とオフ抵抗を同時に得ることが容易にできる
という効果を奏する。
は、以上説明したとおり、入力端子から伝達される信号
以外の電気成分から内部回路を保護するための入力保護
回路を備えた半導体装置において、前記入力端子から前
記内部回路までの前記入力保護回路として働く経路に直
列に動作時と非動作時の抵抗値が制御できる薄膜トラン
ジスタを挿入したので、設計的自由度が拡大し、入力特
性と入力保護回路の性能を向上できる。また、積層構造
が可能になり、薄膜トランジスタの下層にも回路配置が
できるのでチップ面積の増加なく形成できる。さらに、
薄膜トランジスタで可変抵抗を形成した場合、膜厚や不
純物の注入量等制御できるパラメータが多いので、目的
のオン抵抗とオフ抵抗を同時に得ることが容易にできる
という効果を奏する。
【００３７】この発明の請求項２に係る半導体装置は、
以上説明したとおり、前記薄膜トランジスタを、前記入
力端子から外部に信号以外の電気成分を逃がすための入
力保護用素子までの経路に挿入したので、非動作時には
オンすることで抵抗値が下がって信号以外の電気成分に
よって発熱による溶断を防ぐとともに、動作時にはオフ
になって抵抗値が上がって不整合によるリンギング等を
防ぐことができ、設計的自由度が拡大し、入力特性と入
力保護回路の性能を向上できるという効果を奏する。
以上説明したとおり、前記薄膜トランジスタを、前記入
力端子から外部に信号以外の電気成分を逃がすための入
力保護用素子までの経路に挿入したので、非動作時には
オンすることで抵抗値が下がって信号以外の電気成分に
よって発熱による溶断を防ぐとともに、動作時にはオフ
になって抵抗値が上がって不整合によるリンギング等を
防ぐことができ、設計的自由度が拡大し、入力特性と入
力保護回路の性能を向上できるという効果を奏する。
【００３８】この発明の請求項３に係る半導体装置は、
以上説明したとおり、前記薄膜トランジスタを、外部に
信号以外の電気成分を逃がすための入力保護用素子から
前記内部回路までの経路に挿入したので、非動作時には
オフすることで抵抗値が上がって信号以外の電気成分の
内の速いパルスが内部回路へ伝達されることを防ぐとと
もに、動作時にはオンになって抵抗値が下がって動作速
度の低下を防ぐことができ、設計的自由度が拡大し、入
力特性と入力保護回路の性能を向上できるという効果を
奏する。
以上説明したとおり、前記薄膜トランジスタを、外部に
信号以外の電気成分を逃がすための入力保護用素子から
前記内部回路までの経路に挿入したので、非動作時には
オフすることで抵抗値が上がって信号以外の電気成分の
内の速いパルスが内部回路へ伝達されることを防ぐとと
もに、動作時にはオンになって抵抗値が下がって動作速
度の低下を防ぐことができ、設計的自由度が拡大し、入
力特性と入力保護回路の性能を向上できるという効果を
奏する。
【００３９】この発明の請求項４に係る半導体装置は、
前記薄膜トランジスタを、ＣＭＯＳ薄膜トランジスタと
したので、例えばＣＭＯＳ薄膜トランジスタをｐチャン
ネル薄膜トランジスタとｎチャンネル薄膜トランジスタ
とで構成した場合、非動作時にはオフすることで入力端
子から入力保護用素子までのｐチャンネル薄膜トランジ
スタの抵抗値が下がって信号以外の電気成分による発熱
による入力保護用素子までの抵抗部の溶断を防ぎ、かつ
ｎチャンネル薄膜トランジスタの抵抗値が上がって信号
以外の電気成分の内の速いパルスが内部回路へ伝達され
ることを防ぎ、一方、動作時にはオンになってｎチャン
ネル薄膜トランジスタの抵抗値が下がって動作速度の低
下を防ぐことができ、かつｐチャンネル薄膜トランジス
タの抵抗値が上がって不整合によるリンギング等を防ぐ
ことができるという効果を奏する。
前記薄膜トランジスタを、ＣＭＯＳ薄膜トランジスタと
したので、例えばＣＭＯＳ薄膜トランジスタをｐチャン
ネル薄膜トランジスタとｎチャンネル薄膜トランジスタ
とで構成した場合、非動作時にはオフすることで入力端
子から入力保護用素子までのｐチャンネル薄膜トランジ
スタの抵抗値が下がって信号以外の電気成分による発熱
による入力保護用素子までの抵抗部の溶断を防ぎ、かつ
ｎチャンネル薄膜トランジスタの抵抗値が上がって信号
以外の電気成分の内の速いパルスが内部回路へ伝達され
ることを防ぎ、一方、動作時にはオンになってｎチャン
ネル薄膜トランジスタの抵抗値が下がって動作速度の低
下を防ぐことができ、かつｐチャンネル薄膜トランジス
タの抵抗値が上がって不整合によるリンギング等を防ぐ
ことができるという効果を奏する。
【図１】 この発明の実施例１を示す回路図である。
【図２】 この発明の実施例１のｐチャンネルＴＦＴの
ボトムゲートタイプの構造を示す断面図である。
ボトムゲートタイプの構造を示す断面図である。
【図３】 この発明の実施例１のｐチャンネルＴＦＴの
トップゲートタイプの構造を示す断面図である。
トップゲートタイプの構造を示す断面図である。
【図４】 この発明の実施例２を示す回路図である。
【図５】 この発明の実施例２のｎチャンネルＴＦＴの
ボトムゲートタイプの構造を示す断面図である。
ボトムゲートタイプの構造を示す断面図である。
【図６】 この発明の実施例２のｎチャンネルＴＦＴの
トップゲートタイプの構造を示す断面図である。
トップゲートタイプの構造を示す断面図である。
【図７】 この発明の実施例３を示す回路図である。
【図８】 従来の半導体装置の入力保護回路を示す回路
図である。
図である。
【図９】 従来の半導体装置の入力保護回路における入
力パルスの入力抵抗依存性を示す入力特性図である。
力パルスの入力抵抗依存性を示す入力特性図である。
【図１０】 従来の半導体装置の入力保護回路における
静電気パルスの時間変化を示す図である。
静電気パルスの時間変化を示す図である。
１ 入力端子、２ 内部回路、３ 電源（ＶCC）、４
ＧＮＤ、５ 入力保護用素子、１２ ｐチャンネルＴＦ
Ｔ、１３ ゲート電極、１４ ｎチャンネルＴＦＴ、１
５ ゲート電極、１６ ＣＭＯＳＴＦＴ。
ＧＮＤ、５ 入力保護用素子、１２ ｐチャンネルＴＦ
Ｔ、１３ ゲート電極、１４ ｎチャンネルＴＦＴ、１
５ ゲート電極、１６ ＣＭＯＳＴＦＴ。
Claims (4)
- 【請求項１】 入力端子から伝達される信号以外の電気
成分から内部回路を保護するための入力保護回路を備え
た半導体装置において、前記入力端子から前記内部回路
までの前記入力保護回路として働く経路に直列に動作時
と非動作時の抵抗値が制御できる薄膜トランジスタを挿
入したことを特徴とする半導体装置。 - 【請求項２】 前記薄膜トランジスタは、前記入力端子
から外部に信号以外の電気成分を逃がすための入力保護
用素子までの経路に挿入したことを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記薄膜トランジスタは、外部に信号以
外の電気成分を逃がすための入力保護用素子から前記内
部回路までの経路に挿入したことを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 前記薄膜トランジスタは、ＣＭＯＳ薄膜
トランジスタであることを特徴とする請求項１〜３のい
ずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16707594A JP3319879B2 (ja) | 1994-07-19 | 1994-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16707594A JP3319879B2 (ja) | 1994-07-19 | 1994-07-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832076A true JPH0832076A (ja) | 1996-02-02 |
| JP3319879B2 JP3319879B2 (ja) | 2002-09-03 |
Family
ID=15842947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16707594A Expired - Fee Related JP3319879B2 (ja) | 1994-07-19 | 1994-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319879B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252089A (ja) * | 1996-03-16 | 1997-09-22 | Kaho Denshi Kofun Yugenkoshi | Ｃｍｏｓ集積回路の内部保護回路 |
| JP2005142279A (ja) * | 2003-11-05 | 2005-06-02 | Ricoh Co Ltd | 抵抗体素子およびそれを用いた温度検出回路 |
| JP2013258413A (ja) * | 2006-12-18 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
| JP2016518700A (ja) * | 2013-03-14 | 2016-06-23 | クアルコム，インコーポレイテッド | 誘電体基板上への複製回路および変成器の統合 |
| US9906318B2 (en) | 2014-04-18 | 2018-02-27 | Qualcomm Incorporated | Frequency multiplexer |
| US10002700B2 (en) | 2013-02-27 | 2018-06-19 | Qualcomm Incorporated | Vertical-coupling transformer with an air-gap structure |
| US10354795B2 (en) | 2013-08-30 | 2019-07-16 | Qualcomm Incorporated | Varying thickness inductor |
-
1994
- 1994-07-19 JP JP16707594A patent/JP3319879B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252089A (ja) * | 1996-03-16 | 1997-09-22 | Kaho Denshi Kofun Yugenkoshi | Ｃｍｏｓ集積回路の内部保護回路 |
| JP2005142279A (ja) * | 2003-11-05 | 2005-06-02 | Ricoh Co Ltd | 抵抗体素子およびそれを用いた温度検出回路 |
| JP2013258413A (ja) * | 2006-12-18 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10002700B2 (en) | 2013-02-27 | 2018-06-19 | Qualcomm Incorporated | Vertical-coupling transformer with an air-gap structure |
| JP2016518700A (ja) * | 2013-03-14 | 2016-06-23 | クアルコム，インコーポレイテッド | 誘電体基板上への複製回路および変成器の統合 |
| US10116285B2 (en) | 2013-03-14 | 2018-10-30 | Qualcomm Incorporated | Integration of a replica circuit and a transformer above a dielectric substrate |
| US10354795B2 (en) | 2013-08-30 | 2019-07-16 | Qualcomm Incorporated | Varying thickness inductor |
| US9906318B2 (en) | 2014-04-18 | 2018-02-27 | Qualcomm Incorporated | Frequency multiplexer |
| JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3319879B2 (ja) | 2002-09-03 |
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