CN107424989A - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够提高ESD耐压的半导体装置。实施方式的半导体装置包含：第1及第2配线(22)，连接于端子(10)；第3及第4配线，连接于接地电压配线(20)；第1NMOS晶体管(12)，连接于第1配线(22)及第3配线(21a)；第2NMOS晶体管(12)，连接于第1配线(22)及第4配线(21b)；及第3NMOS晶体管(12)，连接于第2配线(22)及第4配线(21b)。从第1配线(22)经由第1NMOS晶体管(12)及第3配线(21a)到达接地电压配线(20)的第1电流路径的电阻值，高于从第1配线(22)经由第2NMOS晶体管(12)及第4配线(21b)到达接地电压配线(20)的第2电流路径的电阻值。

Description

半导体装置
[相关申请案]
本申请享有将日本专利申请2016-103546号(申请日：2016年5月24日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
在半导体装置中，为了保护内部电路不受由静电放电(ESD：electro staticdischarge)产生的高电压脉冲(电涌)影响，而组入ESD保护电路。
发明内容
本发明的实施方式提供一种能够提高ESD耐压的半导体装置。
实施方式的半导体装置包含：第1及第2配线，连接于与外部机器连接的端子；第3及第4配线，连接于接地电压配线；第1NMOS晶体管，源极及漏极中的一个连接于第1配线，源极及漏极中的另一个连接于第3配线，栅极连接于接地电压配线；第2NMOS晶体管，源极及漏极中的一个连接于第1配线，源极及漏极中的另一个连接于第4配线，栅极连接于接地电压配线；及第3NMOS晶体管，源极及漏极中的一个连接于第2配线，所述源极及漏极中的另一个连接于第4配线，栅极连接于接地电压配线。由ESD产生的放电电流从端子流向接地电压配线时，从第1配线经由第1NMOS晶体管及第3配线到达接地电压配线的第1电流路径的电阻值高于从第1配线经由第2NMOS晶体管及第4配线到达接地电压配线的第2电流路径的电阻值。
附图说明
图1是第1实施方式的半导体装置所具备的ESD保护电路的电路图。
图2是第1实施方式的半导体装置所具备的电极垫与VSS配线的布局图。
图3是图2中的区域AR1的布局图。
图4是沿图3中的F3a-F3b线的剖视图。
图5是第2实施方式的半导体装置所具备的电极垫与VSS配线的布局图。
图6是图5中的区域AR2的布局图。
图7是沿图6中的F6a-F6b线的剖视图。
图8是第3实施方式的半导体装置所具备的电极垫与VSS配线的布局图。
图9是图8中的区域AR3的布局图。
图10是沿图9中的F9a-F9b线的剖视图。
图11是第4实施方式的半导体装置所具备的ODT电路、OCD电路、及ESD保护电路的电路图。
图12是第4实施方式的半导体装置所具备的电极垫、VSS配线、及VCC2配线的布局图。
图13是图12中的区域AR4的布局图。
图14是图12中的区域AR5的布局图。
图15是沿图13中的F13a-F13b线与图14中的F14a-F14b线的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。进行该说明时，在所有图中对共通的部分标注共通的参照符号。
1.第1实施方式
对第1实施方式的半导体装置进行说明。
1.1关于半导体装置所具备的ESD保护电路的构成
首先，对半导体装置所具备的ESD保护电路的构成进行说明。图1是本实施方式的半导体装置所具备的ESD保护电路的电路图。
如图1所示，半导体装置1具备电极垫10、ESD保护电路11、及输入缓冲器16。此外，图1中，作为例子，示有1个电极垫10与连接于该电极垫10的ESD保护电路11及输入缓冲器16，其他电极垫10也具有相同的构成。
电极垫10例如为与外部机器电连接的输入端子。半导体装置1经由电极垫10进行各种输入信号的撷取。此外，电极垫10的个数及配置为任意。
输入缓冲器16将例如来自外部机器的输入信号转换为用来通过内部电路(未图示)进行处理的适当的电压电平、时钟等，传输到半导体装置1的内部电路。输入缓冲器16的输入端子经由ESD保护电路11连接于电极垫10，输出端子连接于未图示的内部电路(例如控制电路等)。
ESD保护电路11抑制由ESD产生的高电压脉冲(电涌)施加于内部电路。具体来说，ESD保护电路11经由接地电压配线(以下称为“VSS配线”)、及未图示的接地电压端子(以下称为“VSS垫”)向半导体装置1的外部释放(放电)电涌。ESD保护电路11具备N通道MOS晶体管(NMOS晶体管)12及13、以及电阻元件14及15。以下，将NMOS晶体管12称为“第1晶体管12”，将NMOS晶体管13称为“第2晶体管13”。
第1晶体管12主要将由HBM(human body model，人体模型)产生的电涌(以下称为“HBM电涌”)向半导体装置1的外部放电，抑制HBM电涌施加于内部电路。HBM是产生ESD的带静电物体为操作半导体装置1或连接于半导体装置1的外部机器的人体时的ESD的模型。第1晶体管12的源极或漏极中的任一个连接于电极垫10，源极或漏极中的任意另一个连接于VSS配线(接地)。VSS配线连接于VSS垫。第1晶体管12的栅极经由电阻元件14连接于VSS配线(接地)。另外，第1晶体管12的背栅极连接于VSS配线(接地)。即，第1晶体管12为GGNMOS(gate grounded NMOS，栅极接地NMOS)晶体管。此外，第1晶体管12的个数并不限定于1个，也可并联连接多个第1晶体管12。
第2晶体管13主要将由CDM(charged device model，带电器件模型)产生的电涌(以下称为“CDM电涌”)向半导体装置1的外部放电，抑制CDM电涌施加于内部电路。CDM是半导体装置1直接或间接地带静电，向外部机器放电时的ESD模型。通过电阻元件15与第2晶体管13的组合，构成应对CDM电涌的ESD保护电路。
第2晶体管13的源极或漏极中的任一个经由电阻元件15连接于电极垫10。第2晶体管13的源极或漏极中的任意另一个、栅极、及背栅极连接于VSS配线(接地)。即，第2晶体管13与第1晶体管12同样地为GGNMOS(gate grounded NMOS)晶体管。此外，第2晶体管13的个数并不限定于1个，也可并联连接多个第2晶体管13。而且，第2晶体管13也可废弃。
1.2关于第1晶体管的布局
接着，使用图2及图3对第1晶体管12的布局进行说明。在以下说明中，对第1晶体管12的漏极连接于电极垫10，源极连接于VSS配线20的情况进行说明，但也可替换第1晶体管12的源极与漏极。
图2是本实施方式的半导体装置所具备的电极垫10及VSS配线20的布局图。图3是将图2中的区域AR1放大的布局图。
如图2所示，电极垫10与VSS配线20以沿与半导体衬底平行的第1方向D1的1边邻接的方式配置。在电极垫10的与VSS配线20邻接的1边，连接着6条漏极配线22。漏极配线22将电极垫10与第1晶体管12的漏极连接。6条漏极配线22沿第1方向D1排列配置，且分别在与半导体衬底平行且与第1方向D1垂直的第2方向D2上延伸。6条漏极配线22沿第1方向D1大致等间隔地配置。6条漏极配线22的配线长大致相同。
在VSS配线20的与电极垫10邻接的1边，连接着7条源极配线21(21a及21b)。源极配线21(21a及21b)将VSS配线20与第1晶体管12的源极连接。7条源极配线21(21a及21b)沿第1方向D1排列配置，分别在第2方向D2上延伸。源极配线21(21a及21b)沿第1方向D1与漏极配线22交替地配置。更具体来说，在2条源极配线21(21a及21b)之间配置1条漏极配线22。由此，源极配线21(21a及21b)的条数比漏极配线22的条数多1条。此外，源极配线21(21a及21b)及漏极配线22的条数分别为任意。但是，源极配线21(21a及21b)的条数比漏极配线的条数多1条。
以下，在区分在第1方向D1上配置在两端的源极配线与其他源极配线的情况下，将位于两端的源极配线设为21a，将其他源极配线设为21b。在本实施方式中，7条源极配线21(21a及21b)沿第1方向D1大致等间隔地配置，且以与漏极配线22的配线间隔也分别成为大致等间隔的方式配置。另外，源极配线21a的配线长比源极配线21b的配线长更长。
在图2的例子中，在沿第1方向D1交替地配置源极配线21(21a及21b)与漏极配线22的区域设置着12个第1晶体管12。更具体来说，在第1方向D1上，在源极配线21(21a及21b)与漏极配线22之间设置着第1晶体管12的栅极(未图示)。而且，第1晶体管12的漏极连接于漏极配线22，源极连接于源极配线21(21a及21b)。
以下，将沿第1方向D1，包含源极配线21a及2条源极配线21b与配置在它们之间的2条漏极配线22的区域设为AR1。
接着，使用图3对源极配线21(21a及21b)、漏极配线22、及第1晶体管12的布局的详细情况进行说明。
如图3所示，在源极配线21(21a及21b)与漏极配线22之间，设置着沿第2方向D2延伸的栅极配线23。栅极配线23经由电阻元件14而将第1晶体管12的栅极与VSS配线20连接。在沿第1方向D1配置着多个源极配线21(21a及21b)及漏极配线22的区域，沿第1方向D1，在半导体衬底上设置着多个第1晶体管12。以下，将在半导体衬底的表面附近由元件分离区域包围且设置着多个第1晶体管的区域称为活化区域A1。第1晶体管12的源极经由沿与半导体衬底垂直的第3方向D3延伸的接触插塞112s而连接于源极配线21(21a及21b)。同样地，第1晶体管12的漏极经由沿第3方向D3延伸的接触插塞112d而连接于漏极配线22，栅极经由沿第3方向D3延伸的接触插塞112g而分别连接于栅极配线23。以下，在不特别区分接触插塞112s、112d、及112g的情况下，表述为接触插塞112。
更具体来说，第1晶体管12是以与邻接的第1晶体管12共有源极区域或漏极区域的方式配置。由此，1个漏极配线22连接着邻接的2个第1晶体管12的漏极。同样地，1个源极配线21b连接着邻接的2个第1晶体管12的源极。相对于此，由于源极配线21a在第1方向D1上位于端部，因此在源极配线21a连接1个第1晶体管12的源极。另外，12个第1晶体管12的栅极共通地连接于栅极配线23。
在本实施方式中，连接于源极配线21a的接触插塞112s的个数与连接于源极配线21b的接触插塞112s的个数相同。即，由连接于源极配线21a的多个接触插塞112s产生的合成电阻值与由连接于源极配线21b的多个接触插塞112s产生的合成电阻值大致相同。在图3的例子中，源极配线21a经由沿第2方向D2配置为2列的12个接触插塞112s而连接于1个第1晶体管12的源极。源极配线21b经由沿第2方向D2配置为2列的12个接触插塞112s而连接于2个第1晶体管12共有的源极。
漏极配线22经由沿第2方向D2配置为2列的12个接触插塞112d而连接于2个第1晶体管12共有的源极。另外，栅极配线23经由沿第2方向D2配置为1列的6个接触插塞112g而连接于1个第1晶体管12的栅极。此外，分别连接于源极配线21(21a及21b)、漏极配线22、及栅极配线23的接触插塞112d及112g的个数为任意。例如，连接于源极配线21(21a及21b)的接触插塞112s的个数与连接于漏极配线22的接触插塞112d的个数也可不同。另外，例如分别连接于源极配线21(21a及21b)、漏极配线22、及栅极配线23的接触插塞112s、112d、及112g的个数也可相同。
另外，本实施方式中的源极配线21a比源极配线21b长。更具体来说，在源极配线21a中，将从源极配线21a与VSS配线20的连接位置(源极配线21a的端部)到源极配线21a与第1晶体管12的源极(接触插塞112s)的连接位置为止的配线长设为L1。同样地，将源极配线21b中的配线长设为L2。于是，配线长L1与L2成为L1≒2(L2)的关系。即，源极配线21a的配线长L1成为源极配线21b的配线长L2的大致2倍。
1.3关于第1晶体管的剖面构成
接着，对第1晶体管12的剖面构成进行说明。
图4是沿图3中的F3a-F3b线的剖视图。此外，在图4中，省略层间绝缘膜。
如图4所示，在P型半导体衬底100的表面区域，沿第1方向D1设置着沿第2方向D2延伸的多个N+扩散层101(101d及101s)。N+扩散层101(101d及101s)作为第1晶体管12的源极或漏极发挥功能。以下，在区分N+扩散层101(101d及101s)的情况下，将作为第1晶体管12的源极发挥功能的N+扩散层设为101s，将作为漏极发挥功能的N+扩散层设为101d。此外，也可在P型半导体衬底100的表面区域设置P型阱，在P型阱内设置N+扩散层101(101d及101s)。或者，也可在P型半导体衬底100的表面区域设置N型阱，在N型阱的表面区域设置P型阱。
在半导体衬底100上，沿第1方向D1设置着沿第2方向D2延伸的多个栅极绝缘膜110，且在该栅极绝缘膜110的上表面设置着栅极电极111。栅极绝缘膜110及其上表面的栅极电极111作为第1晶体管12的栅极发挥功能。而且，N+扩散层101s经由接触插塞112s而与配线层113s电连接。同样地，N+扩散层101d经由接触插塞112d而与配线层113d电连接。另外，栅极电极111经由接触插塞112g而与配线层113g电连接。连接于栅极电极111的配线层113g作为例如栅极配线23发挥功能。以下，在不特别区分配线层113s、113d、及113g的情况下，表述为配线层113。接触插塞112是使用例如W(钨)、Cu(铜)、Al(铝)、或半导体等导电性材料而形成。配线层113是使用例如W、Cu、或Al等而形成。
配线层113s经由接触插塞114s而与配线层115s电连接。同样地，配线层113d经由接触插塞114d而与配线层115d电连接。配线层115s作为例如源极配线21a及21b发挥功能，配线层115d作为例如漏极配线22发挥功能。以下，在不特别区分接触插塞114s及114d的情况下，表述为接触插塞114，在不特别区分配线层115s及115d的情况下，表述为配线层115。接触插塞114及配线层115是使用例如W、Cu、或Al等而形成。本实施方式中，作为源极配线21a发挥功能的配线层115s的配线宽度及配线高度与作为源极配线21b发挥功能的配线层115s的配线宽度及配线高度大致相同。
本实施方式中，从各第1晶体管12的源极到源极配线21(21a及21b)的电阻值大致相同。更具体来说，与接触插塞112s同样地，连接于源极配线21a的接触插塞114s的个数与连接于21b的接触插塞114s的个数相同。即，连接于源极配线21a的多个接触插塞114s的合成电阻值与连接于源极配线21b的多个接触插塞114s的合成电阻值大致相同。由此，从第1晶体管12的源极与接触插塞112s的连接位置到源极配线21a与接触插塞114s的连接位置为止的电流路径的电阻值，和从第1晶体管12的源极与接触插塞112s的连接位置到源极配线21b与接触插塞114s的连接位置为止的电流路径的电阻值大致相同。
另外，本实施方式中，各第1晶体管12的导通电阻大致相同。更具体来说，连接于源极配线21a的第1晶体管12的导通电阻与连接于源极配线21b的第1晶体管12的导通电阻大致相同。即，各第1晶体管12的栅极尺寸(栅极宽、栅极长)大致相同。另外，从各第1晶体管12的N+扩散层101s的栅极端到接触插塞112s的距离大致相同。同样地，从各第1晶体管12的N+扩散层101d的栅极端到接触插塞112d的距离大致相同。
此外，连接于1个N+扩散层101(101d及101s)的接触插塞112(112d及112s)的个数与接触插塞114(114d及114s)的个数可相同，也可不同。另外，接触插塞112(112d及112s)与接触插塞114(114d及114s)的接触尺寸(插塞的直径)可相同，也可不同。
而且，在图4的例子中，对源极配线21(21a及21b)及漏极配线22与栅极配线23形成在不同的配线层的情况进行了说明，但也可形成在相同的配线层。而且，源极配线21(21a及21b)与漏极配线22也可形成在不同的配线层。
而且，在图4的例子中，对配线层115(115d及115s)作为源极配线21(21a及21b)及漏极配线22发挥功能的情况进行了说明，但作为源极配线21(21a及21b)及漏极配线22发挥功能的配线层并无特别限定。例如也可在配线层113设置源极配线21(21a及21b)及漏极配线22。另外，例如也可在配线层115的上层设置配线层，在该配线层设置源极配线21(21a及21b)及漏极配线22。即，介置于源极配线21(21a及21b)及漏极配线22与N+扩散层101(101d及101s)之间的配线层的数量并无特别限定。
1.4关于由HBM电涌产生的放电电流的电流路径
接着，返回到图3，对由HBM电涌产生的放电电流的电流路径进行说明。
如图3所示，将从漏极配线22经由第1晶体管12流向源极配线21a的放电电流设为I1，将流向源极配线21b的放电电流设为I2。于是，由于在源极配线21a连接着1个第1晶体管12，因此电流I1从源极配线21a流向VSS配线20。相对于此，由于在源极配线21b连接着2个第1晶体管12，因此电流I2的大致2倍的电流从源极配线21b流向VSS配线20。
在源极配线21a及21b中，将配线长L1及L2的配线电阻值分别设为R1及R2。于是，具有L1≒2(L2)的关系，因此配线电阻值R1及R2成为R1≒2(R2)的关系。
另外，如果在源极配线21a及21b中，将因流动放电电流引起的电位上升设为ΔV1及ΔV2，则分别如以下所示。
ΔV1＝(I1)·(R1)≒(I1)·2(R2)
ΔV2＝2(I2)·(R2)
此处，源极配线21a及21b共通地连接于VSS配线20，因此ΔV1＝ΔV2。因此，I1≒I2。即，在各第1晶体管12中流动电流值大致相同的放电电流。此时，在源极配线21b中流动源极配线21a的大致2倍的电流。
1.5关于本实施方式的效果
只要为本实施方式的构成，则可提供能够提高ESD耐受性的半导体装置。以下对本效果进行说明。
在使用GGNMOS晶体管作为ESD保护元件的情况下，为了抑制因电涌(放电电流)而导致GGNMOS晶体管被破坏，多数情况下将多个GGNMOS晶体管并联连接来减少施加在1个GGNMOS晶体管的负载(电流)。这种情况下，必须以放电电流均匀地流动到所有的GGNMOS晶体管的方式布局GGNMOS晶体管，使电荷(电流)不会集中在1个GGNMOS晶体管。
因此，在本实施方式的构成中，在电极垫10与VSS配线20之间，沿电极垫10与VSS配线20相互对向之方向(第1方向D1)设置着多个第1晶体管12(GGNMOS晶体管)。第1晶体管12以与邻接的第1晶体管12共有源极或漏极的方式配置。将VSS配线20与第1晶体管12的源极连接的源极配线21(21a及21b)和将电极垫10与第1晶体管12的漏极连接的漏极配线22是以1个漏极配线22位于2个源极配线21(21a及21b)之间的方式沿第1方向D1交替地配置。而且，在第1方向D1上，在位于两端的源极配线21a连接1个第1晶体管12的源极，在另一个源极配线21b连接2个第1晶体管12的源极。
此时，连接于源极配线21a的第1晶体管12、以及多个接触插塞112s及114s的配置是以与连接于源极配线21b的第1晶体管12、以及多个接触插塞112s及114s的配置变成大致相同的方式布局。而且，以源极配线21a的配线长L1，更具体来说，是源极配线21a的从源极配线21a与VSS配线20的连接位置到源极配线21a与第1晶体管12的源极的连接位置为止的配线长L1变成源极配线21b的配线长L2的大致2倍的方式布局。
由此，在由HBM电涌产生的放电电流从电极垫10流向VSS配线20的情况下，从漏极配线22经由第1晶体管12及源极配线21a到达VSS配线20的电流路径的电阻值高于从漏极配线22经由第1晶体管12及源极配线21b到达VSS配线20的电流路径的电阻值。更具体来说，从漏极配线22经由第1晶体管12到达源极配线21a的电流路径的电阻值是与从漏极配线22经由第1晶体管12到达源极配线21b的电流路径的电阻值大致相同。而且，源极配线21a的配线长L1的配线电阻值R1成为源极配线21b的配线长L2的配线电阻值R2的大致2倍的电阻值。
结果，以源极配线21a中的由放电电流产生的电位上升与源极配线21b中的由放电电流产生的电位上升大致相同的方式，流经源极配线21a的放电电流的电流值成为流经源极配线21b的放电电流的电流值的大致1/2。即，连接于源极配线21a的1个第1晶体管12中流动的放电电流I1与连接于源极配线21b的2个第1晶体管12中分别流动的放电电流I2成为大致相同的电流值。由此，所有的第1晶体管12中流动的电流值变得大致相等，能够抑制电荷(电流)集中于1个第1晶体管12而破坏第1晶体管。因此，能够提高半导体装置的ESD耐受性。
而且，由于ESD耐受性提高，因此能够削减并联连接的第1晶体管12的个数。由此，能够缩小芯片面积。
此外，在本实施方式中，对配线长L1及L2不同的情况进行了说明，但并不限定于此。配线电阻值R1为配线电阻值R2的大致2倍即可。例如，也可将配线长L1及L2设为大致相同长度，将源极配线21b的配线宽度(或配线高度)设为源极配线21a的配线宽度(或配线高度)的大致2倍。
2.第2实施方式
接着，对第2实施方式的半导体装置进行说明。第2实施方式中，在第1晶体管12的N+扩散层101s中，从第1晶体管12的栅极到连接于源极配线21a的接触插塞112s的距离与从第1晶体管12的栅极到连接于源极配线21b的接触插塞112s的距离不同。即，对第1晶体管12的源极的电阻值不同的情况进行说明。以下，仅对与第1实施方式不同的方面进行说明。
2.1关于第1晶体管的布局
首先，使用图5及图6对第1晶体管12的布局进行说明。图5是本实施方式的半导体装置所具备的电极垫10及VSS配线20的布局图。图6是将图5中的区域AR2放大的布局图。
如图5所示，在本实施方式中，源极配线21a及源极配线21b的配线长为大致相同长度。另外，第1方向D1上的源极配线21a与漏极配线22的配线间隔大于源极配线21b与漏极配线22的配线间隔。以下，在图5中，将沿第1方向D1，包含源极配线21a及2条源极配线21b与配置在它们之间的2条漏极配线22的区域设为AR2。
接着，使用图6对区域AR2的布局的详细情况进行说明。
如图6所示，本实施方式中的源极配线21a与栅极配线23之间的距离长于源极配线21b与栅极配线23之间的距离。更具体来说，在第1晶体管12的N+扩散层101s中，将从第1晶体管12的栅极端到连接于源极配线21a的接触插塞112s的距离(以下称为“扩散层距离”)设为L3，将到连接于源极配线21b的接触插塞112s的扩散层距离设为L4。而且，以扩散层距离L3及L4成为L3≒2(L4)的关系的方式布局。即，连接于源极配线21a的源极的扩散层距离L3为连接于源极配线21b的源极的扩散层距离L4的大致2倍。
另外，各第1晶体管12的N+扩散层101d的从栅极端到接触插塞112d的距离大致相同。
2.2关于第1晶体管的剖面构成
接着，对第1晶体管12的剖面构成进行说明。
图7是沿图6中的F6a-F6b线的剖视图。此外，在图7中省略层间绝缘膜。
如图7所示，将N+扩散层101s的扩散层距离L3的扩散层电阻值(以下称为“源极电阻值”)设为R3，将扩散层距离L4的源极电阻值设为R4。于是，扩散层距离L3与L4具有L3≒2(L4)的关系，因此源极电阻值R3与R4具有R3≒2(R4)的关系。即，源极电阻值R3为源极电阻值R4的大致2倍。
此外，本实施方式中，与第1实施方式同样地，连接于源极配线21a及21b的接触插塞112s或接触插塞114s的数量分别相同。
2.3关于由HBM电涌产生的放电电流的电流路径
接着，返回到图6，对由HBM电涌产生的放电电流的电流路径进行说明。
如图6所示，如果将连接于源极配线21a的第1晶体管12的源极的电位上升设为ΔV3，将连接于源极配线21b的第1晶体管12的源极的电位上升设为ΔV4，则分别如以下所示。
ΔV3＝(I1)·(R3)≒(I1)·2(R4)
ΔV4＝2(I2)·(R4)
本实施方式中，从第1晶体管12的源极经由源极配线21a到达VSS配线20的电流路径的电阻值与从第1晶体管12的源极经由源极配线21b到达VSS配线20的电流路径的电阻值大致相同。即，源极配线21a与源极配线21b的配线电阻值大致相同，连接于源极配线21a的多个接触插塞112s的合成电阻值及多个接触插塞114s的合成电阻值与连接于源极配线21b的多个接触插塞112s的合成电阻值及多个接触插塞114s的合成电阻值大致相同。这种情况下，ΔV3＝ΔV4。因此，I1≒I2。即，在各第1晶体管12中流动电流值大致相同的放电电流。
2.4关于本实施方式的效果
只要为本实施方式的构成，则能获得与第1实施方式相同的效果。
此外，本实施方式中，对源极电阻值R3为源极电阻值R4的大致2倍的情况进行了说明，但并不限定于此。只要连接于源极配线21a的第1晶体管12的导通电阻为连接于源极配线21b的第1晶体管12的导通电阻的大致2倍即可。例如，在连接于源极配线21a的第1晶体管12与连接于源极配线21b的第1晶体管12中，在N+扩散层101d中从第1晶体管12的栅极端到漏极配线22的距离也可不同。即，连接于源极配线21a的第1晶体管12的漏极的电阻值与连接于源极配线21b的第1晶体管12的漏极的电阻值也可不同。
3.第3实施方式
接着，对第3实施方式的半导体装置进行说明。第3实施方式中，连接于源极配线21a的接触插塞112s的个数与连接于源极配线21b的接触插塞112s的个数不同。即，对连接于源极配线21a的多个接触插塞112s的合成电阻值与连接于源极配线21b的多个接触插塞112s的合成电阻值不同的情况进行说明。以下，仅对与第1及第2实施方式不同的方面进行说明。
3.1关于第1晶体管的布局
首先，使用图8及图9对第1晶体管12的布局进行说明。图8是本实施方式的半导体装置所具备的电极垫10及VSS配线20的布局图。图9是将图8中的区域AR3放大的布局图。
如图8所示，本实施方式中，源极配线21a及源极配线21b的配线长大致相同。另外，第1方向D1上的源极配线21a与漏极配线22的配线间隔和源极配线21b与漏极配线22的配线间隔大致相同。以下，在图8中，将沿第1方向D1，包含源极配线21a及2条源极配线21b与配置于它们之间的2条漏极配线22的区域设为AR3。
接着，使用图9对区域AR3的布局的详细情况进行说明。
如图9所示，本实施方式中，将连接于源极配线21a的接触插塞112s的个数设为N(N为1以上的自然数)，将连接于源极配线21b的接触插塞112s的个数设为2N。即，将连接于源极配线21b的接触插塞112s的个数设为连接于源极配线21a的接触插塞112s的个数的2倍。在图9的例子中，源极配线21a经由沿第2方向D2配置为1列的6个(N＝6)接触插塞112s而连接于第1晶体管12的源极。源极配线21b经由沿第2方向D2配置为2列的12个(2N＝12)接触插塞112s而连接于第1晶体管12的源极。
3.2关于第1晶体管的剖面构成
接着，对第1晶体管12的剖面构成进行说明。
图10是沿图9中的F9a-F9b线的剖视图。此外，在图10中省略层间绝缘膜。
如图10所示，在将连接于源极配线21(21a及21b)的配线层113s与N+扩散层101s连接的接触插塞112s中，将接触插塞112s与N+扩散层101s界面的接触电阻、及接触插塞112s的电阻合并所得的电阻值设为接触电阻值Rc。于是，连接于源极配线21a的N个接触插塞112s的合成电阻值R5成为R5＝(Rc)/N。另外，连接于源极配线21b的2N个接触插塞112s的合成电阻值R6成为R6＝(Rc)/2N。即，合成电阻值R5为合成电阻值R6的大致2倍。
另外，与第1实施方式同样地，各第1晶体管12的扩散层距离大致相同。
3.3关于由HBM电涌产生的放电电流的电流路径
接着，返回到图9，对由HBM电涌产生的放电电流的电流路径进行说明。
如图9所示，如果将连接于源极配线21a的N个接触插塞112s中的电位上升设为ΔV5，将连接于源极配线21b的2N个接触插塞112s中的电位上升设为ΔV6，则分别如以下所示。
ΔV5＝(I1)·(R5)＝(I1)·(Rc)/N
ΔV6＝2(I2)·(R6)＝(I2)·(Rc)/N
本实施方式中，源极配线21a与源极配线21b的配线电阻值大致相同，连接于源极配线21a的第1晶体管12的扩散层距离与连接于源极配线21b的第1晶体管的扩散层距离大致相同。这种情况下，ΔV5＝ΔV6。因此，I1≒I2。即，在各第1晶体管12中流动电流值大致相同的放电电流。
3.4关于本实施方式的效果
只要为本实施方式的构成，则能获得与第1及第2实施方式相同的效果。
此外，本实施方式中，对连接于源极配线21a及21b的接触插塞112s的个数分别不同的情况进行了说明，但并不限定于此。只要连接于源极配线21a的多个接触插塞112s的合成电阻值R5为连接于源极配线21b的多个接触插塞112s的合成电阻值R6的大致2倍即可。例如也可连接于源极配线21a及21b的接触插塞112s的个数相同，连接于源极配线21a的接触插塞112s的接触电阻值Rc1与连接于源极配线21b的接触插塞112s的接触电阻值Rc2不同。该情况下，以成为Rc1≒2(Rc2)的关系的方式设定接触电阻值Rc1及Rc2。更具体来说，例如使连接于源极配线21a的接触插塞112s的接触尺寸小于连接于源极配线21b的接触插塞112s的接触尺寸。
而且，也可以连接于源极配线21a及21b的接触插塞112s的个数及接触电阻值Rc大致相同，连接于源极配线21a的多个接触插塞114s的合成电阻成为连接于源极配线21b的多个接触插塞114s的合成电阻值的2倍的方式，设置接触插塞114s。
4.第4实施方式
接着，对第4实施方式的半导体装置进行说明。第4实施方式中，对输入输出端子中的ESD保护电路的布局进行说明。以下，仅对与第1至第3实施方式不同之方面进行说明。
4.1关于半导体装置中的ESD保护电路的构成
首先，对半导体装置中的ESD保护电路的构成进行说明。图11是本实施方式的半导体装置所具备的ODT电路、OCD电路、及ESD保护电路的电路图。
如图11所示，半导体装置1具备电极垫30、ODT(on die termination，片内终结器)电路31、OCD(off chip driver，片外驱动器)电路32、预驱动器电路45、ESD保护电路33、及输入缓冲器16。此外，图11中，作为例子，示有1个电极垫30及连接于该电极垫30的电路构成，其他电极垫30也具有相同的构成。
电极垫30是例如与外部机器电连接的输入输出端子。半导体装置1经由电极垫30进行各种信号(例如数据、地址信号、命令等)的输入输出。此外，电极垫30的个数及配置为任意。
ODT电路31是在与外部机器的信号的输入输出中使与外部机器之间产生的信号的反射终结的电路。ODT电路31设置在电极垫30与输入缓冲器16之间。ODT电路31包含NMOS晶体管35、P通道MOS晶体管(PMOS晶体管)36、以及电阻元件43及44。
NMOS晶体管35是在栅极被输入信号DT1，源极或漏极中的任一个连接于电阻元件43的一端，源极或漏极中的任意另一个连接于VSS配线(接地)。NMOS晶体管35作为用来对应于信号DT1而连接VSS配线与电阻元件43的第1开关元件发挥功能。
电阻元件43的另一端连接于将电极垫30与输入缓冲器16连接的配线、及电阻元件44的一端。
就PMOS晶体管36而言，栅极被输入信号DT2，源极或漏极中的任一个连接于电源电压VCC1的电源电压配线(被施加电源电压VCC1)、源极或漏极中的任意另一个连接于电阻元件44的另一端。电源电压VCC1的电源电压配线连接于电源电压VCC1用电源端子。PMOS晶体管36作为用来对应于信号DT2而连接施加了电源电压VCC1的电压配线(电源电压配线)与电阻元件44的第2开关元件发挥功能。
在使ODT电路31导通的情况下，将信号DT1设为“H”电平，将信号DT2设为“L”电平。
OCD电路32作为输出信号时的驱动器发挥功能。另外，本实施方式中的OCD电路32主要具有作为针对HBM电涌的ESD保护电路的功能。OCD电路32包含NMOS晶体管37及PMOS晶体管40。
NMOS晶体管37的源极或漏极中的任一个连接于将电极垫30与输入缓冲器16连接的配线，源极或漏极中的任意另一个连接于VSS配线(接地)。NMOS晶体管37的栅极连接于预驱动器电路45。NMOS晶体管37在从预驱动器电路45对栅极施加’"H"电平的信号时成为导通状态。该情况下，OCD电路32对电极垫30施加接地电压VSS。
PMOS晶体管40的源极或漏极中的任一个连接于将电极垫30与输入缓冲器16连接的配线，源极或漏极中的任意另一个连接于VCC2配线。PMOS晶体管40的栅极连接于预驱动器电路45。PMOS晶体管40在从预驱动器电路45对栅极施加“L”电平的信号时成为导通状态。该情况下，OCD电路32对电极垫30施加电压VCC2。
OCD电路32的NMOS晶体管37及PMOS晶体管40作为ESD保护元件发挥功能。具体来说，例如在信号CD1处于“H”电平的情况下，NMOS晶体管37的栅极经由NMOS晶体管38而连接于VSS配线。因此，NMOS晶体管37成为与GGNMOS晶体管相同的状态。因此，HBM电涌经由NMOS晶体管37放电。另外，HBM电涌主要经由NMOS晶体管37放电，但一部分也经由PMOS晶体管40放电。该情况下，HBM电涌经由PMOS晶体管40、VCC2配线、及连接于VCC2配线(或VCC2垫)的稳定化电容(未图示)而向VSS配线放电。
以下，将OCD电路32的NMOS晶体管37称为第3晶体管37，将PMOS晶体管40称为第4晶体管40。
预驱动器电路45对OCD电路32供给必需的电压。预驱动器电路45包含NMOS晶体管38及39、以及PMOS晶体管41及42。
NMOS晶体管38的源极或漏极中的任一个连接于NMOS晶体管37的栅极及PMOS晶体管41的源极或漏极中的任一个。NMOS晶体管38的源极或漏极中的任意另一个连接于VSS配线，且栅极被输入信号CD1。
PMOS晶体管41的源极或漏极中的任意另一个连接于电源电压VCC2的电源电压配线(以下称为“VCC2配线”)，即被施加电源电压VCC2，栅极被输入信号CD1。VCC2配线连接于电源电压VCC2用电源端子(以下称为“VCC2垫”)，从外部机器供给电源电压VCC2。NMOS晶体管38及PMOS晶体管41作为OCD电路32中的第1预驱动器电路发挥功能。在信号CD1为“L”电平的情况下，PMOS晶体管41成为导通状态，NMOS晶体管38成为断开状态。结果，NMOS晶体管37的栅极被施加“H”电平，NMOS晶体管37成为导通状态。
NMOS晶体管39的源极或漏极中的任一个连接于PMOS晶体管40的栅极及PMOS晶体管42的源极或漏极中的任一个。NMOS晶体管39的源极或漏极中的任意另一个连接于VSS配线，栅极被输入信号CD2。
PMOS晶体管42的源极或漏极中的任意另一个连接于VCC2配线，栅极被输入信号CD2。NMOS晶体管39及PMOS晶体管42作为OCD电路32中的第2预驱动器电路发挥功能。在信号CD2为“H”电平的情况下，PMOS晶体管42成为断开状态，NMOS晶体管39成为导通状态。结果，PMOS晶体管40的栅极被施加“L”电平，PMOS晶体管40成为导通状态。
在从电极垫30对外部机器输出“L”电平的情况下，将信号CD1及信号CD2设为“L”电平，在输出“H”电平的情况下，将信号CD1及信号CD2设为“H”电平。另外，在不输出信号的情况下，将信号CD1设为“H”电平，将信号CD2设为“L”电平。
ESD保护电路33包含NMOS晶体管13及电阻元件15。ESD保护电路33主要作为CDM电涌应对用ESD保护电路发挥功能。
4.2关于第3及第4晶体管的布局
接着，使用图12至图14对第3晶体管37及第4晶体管40的布局进行说明。在以下说明中，对第3晶体管37及第4晶体管40的漏极连接于电极垫30，第3晶体管37的源极连接于VSS配线50，第4晶体管40的源极连接于VCC2配线51的情况进行说明。此外，第3晶体管37或第4晶体管40中的源极与漏极也可替换。
图12是本实施方式的半导体装置所具备的电极垫30、VSS配线50、及VCC2配线51的布局图。图13及图14是分别将图12中的区域AR4及区域AR5放大的布局图。
如图12所示，电极垫30与VSS配线50以沿第1方向D1的1边邻接的方式配置。同样地，VCC2配线51以沿第1方向D1，与电极垫30的另一边邻接的方式配置。即，沿第2方向D2，在VSS配线50与VCC2配线51之间配置着电极垫30。
本实施方式中的电极垫30是在与VSS配线50邻接的1边连接着6条第1漏极配线53，在与VCC2配线51邻接的1边连接着6条第2漏极配线56。
第1漏极配线53将电极垫30与第3晶体管37的漏极连接。6条第1漏极配线53沿第1方向D1排列配置，且分别沿第2方向D2延伸。6条第1漏极配线53沿第1方向D1大致等间隔地配置。6条第1漏极配线53的配线长大致相同。
第2漏极配线56将电极垫30与第4晶体管40的漏极连接。6条第2漏极配线56沿第1方向D1排列配置，且分别沿第2方向D2延伸。6条第2漏极配线56沿第1方向D1大致等间隔地配置。6条第2漏极配线56的配线长大致相同。
VSS配线50是与第1实施方式同样地，在与电极垫30邻接的1边连接着7条第1源极配线52(52a及52b)。第1源极配线52(52a及52b)将VSS配线50与第3晶体管37的源极连接。7条第1源极配线52(52a及52b)沿第1方向D1排列配置，且分别沿第2方向D2延伸。第1漏极配线53与第1源极配线52(52a及52b)沿第1方向D1交替地配置。以下，在区分在第1方向D1上配置在两端的第1源极配线与其他第1源极配线的情况下，将位于两端的第1源极配线设为52a，将其他第1源极配线设为52b。本实施方式中，与第1实施方式同样地，7条第1源极配线52(52a及52b)沿第1方向D1大致等间隔地配置，且以与第1漏极配线53的配线间隔也分别成为大致等间隔的方式配置。另外，第1源极配线52a的配线长比第1源极配线52b长。
在VCC2配线51的与电极垫30邻接的1边，连接着7条第2源极配线55(55a及55b)。第2源极配线55(55a及55b)将VCC2配线51与第4晶体管40的源极连接。7条第2源极配线55(55a及55b)沿第1方向D1排列配置，且分别沿第2方向D2延伸。第2漏极配线56与第2源极配线55(55a及55b)沿第1方向D1交替地配置。以下，在区分在第1方向D1上配置在两端的第2源极配线与其他第2源极配线的情况下，将位于两端的第2源极配线设为55a，将其他第2源极配线设为55b。本实施方式中，7条第2源极配线55(55a及55b)沿第1方向D1大致等间隔地配置，且以与第2漏极配线56的配线间隔也分别成为大致等间隔的方式配置。另外，第2源极配线55a的配线长比第2源极配线55b长。
此外，第1源极配线52(52a及52b)、第2源极配线55(55a及55b)、第1漏极配线53、及第2漏极配线56的条数分别为任意。例如第1漏极配线53的条数与第2漏极配线56的条数也可不同。但是，第1源极配线52(52a及52b)的条数比第1漏极配线53的条数多1条，第2源极配线55(55a及55b)的条数比第2漏极配线56的条数多1条。
在图12的例子中，在沿第1方向D1交替地配置第1源极配线52(52a及52b)与第1漏极配线53的区域设置着12个第3晶体管37。另外，在交替地配置第2源极配线55(55a及55b)与第2漏极配线56的区域设置着12个第4晶体管40。
以下，将沿第1方向D1，包含第1源极配线52a、2条第1源极配线52b及配置在它们之间的2条第1漏极配线53的区域设为AR4。另外，将包含第2源极配线55a、2条第2源极配线55b、及配置在它们之间的2条第2漏极配线56的区域设为AR5。
接着，使用图13对区域AR4的布局的详细情况进行说明。
如图13所示，本实施方式中的第1源极配线52(52a及52b)、第1漏极配线53、第1栅极配线54、及第3晶体管37的配置与第1实施方式的图3相同。即，只要将源极配线21(21a及21b)替换为第1源极配线52(52a及52b)，将漏极配线22替换为第1漏极配线53，将栅极配线23替换为第1栅极配线54，将第1晶体管12替换为第3晶体管37即可。第1栅极配线54将第3晶体管37的栅极与NMOS晶体管38及PMOS晶体管41的漏极连接。
与第1实施方式同样地，本实施方式中的第1源极配线52a比第1源极配线52b长。更具体来说，在第1源极配线52a中，将从第1源极配线52a与VSS配线50的连接位置(第1源极配线52a的端部)到第1源极配线52a与第3晶体管37的源极(接触插塞112s)的连接位置为止的配线长设为L7。同样地，将第1源极配线52b的配线长设为L8。而且，以配线长L7与L8成为L7≒2(L8)的关系的方式布局。即，第1源极配线52a的配线长L7成为第1源极配线52b的配线长L8的大致2倍。
接着，使用图14对区域AR5的布局的详细情况进行说明。
如图14所示，本实施方式中的第2源极配线55(55a及55b)、第2漏极配线56、第2栅极配线57、及第4晶体管40是与图13中的第1源极配线52(52a及52b)、第1漏极配线53、第1栅极配线54、及第3晶体管37在第2方向D2上左右对称地配置。第2栅极配线57将第4晶体管40的栅极与NMOS晶体管39及PMOS晶体管42的漏极连接。在沿第1方向D1配置着多个第2源极配线55(55a及55b)及第2漏极配线56的区域，沿第1方向D1，在半导体衬底上设置着多个第4晶体管40。以下，将在半导体衬底的表面附近由元件分离区域包围且设置着多个第4晶体管的区域称为活化区域A2。
与第1源极配线52(52a及52b)的情况同样地，第2源极配线55a比第2源极配线55b长。更具体来说，在第2源极配线55a中，将从第2源极配线55a与VCC2配线51的连接位置(第2源极配线55a的端部)到第2源极配线55a与第4晶体管40的源极(接触插塞112s)的连接位置为止的配线长设为L9。同样地，将第2源极配线55b的配线长设为L10。而且，以配线长L9与L10成为L9≒2(L10)的关系的方式布局。即，第2源极配线55a的配线长L9成为第2源极配线55b的配线长L10的大致2倍。
4.3关于第3及第4晶体管的剖面构成
接着，对第1晶体管12的剖面构成进行说明。
图15是沿图13及图14中的F13a-F13b线及F14a-F14b的剖视图。此外，在图15中省略层间绝缘膜。另外，在图15中，为了简化说明，将沿F13a-F13b的剖面与沿F14a-F14b的剖面沿第1方向D1并列表示，但在实际的布局中，第3晶体管37及第4晶体管40也可不沿第1方向D1配置。
如图15所示，活化区域A1中的第3晶体管37的剖面构成与第1实施方式的图4相同。经由接触插塞112g连接于栅极电极111的配线层113g作为例如第1栅极配线54发挥功能。经由接触插塞112s、配线层113s、及接触插塞114s连接于N+扩散层101s的配线层115s作为例如第1源极配线52a发挥功能。同样地，经由接触插塞112d、配线层113d、及接触插塞114d连接于N+扩散层101d的配线层115d作为例如第1漏极配线53发挥功能。
在活化区域A1，在半导体衬底100的表面区域设置P+扩散层区域102pw，且经由接触插塞112pw、配线层113pw、及接触插塞114pw连接于配线层115pw。连接于P+扩散层区域102pw的配线层115pw作为用来对半导体衬底100(活化区域A1)赋予电位的阱配线发挥功能。
另外，在活化区域A2设置着N型阱103。在N型阱103的表面区域，设置着作为第4晶体管40的源极发挥功能的多个P+扩散层102s、及作为漏极发挥功能的多个P+扩散层102d。在N型阱103上，沿第1方向D1设置着沿第2方向D2延伸的多个栅极绝缘膜110，且在该栅极绝缘膜110的上表面设置着栅极电极111。栅极绝缘膜110及栅极电极111作为第4晶体管40的栅极发挥功能。经由接触插塞112g连接于栅极电极111的配线层113g作为例如第2栅极配线57发挥功能。经由接触插塞112s、配线层113s、及接触插塞114s连接于P+扩散层102s的配线层115s作为例如第2源极配线55(55a及55b)发挥功能。同样地，经由接触插塞112d、配线层113d、及接触插塞114d连接于P+扩散层102d的配线层115d作为例如第2漏极配线56发挥功能。
在N型阱103的表面区域设置N+扩散层区域101nw，且经由接触插塞112nw、配线层113nw、及接触插塞114nw连接于配线层115nw。连接于N+扩散层区域101nw的配线层115nw作为用来对N型阱103赋予电位的阱配线发挥功能。
本实施方式中，与第1实施方式同样地，连接于第1源极配线52a的接触插塞112s及接触插塞114s的个数与连接于第1源极配线52b的接触插塞112s及接触插塞114s的个数相同。另外，连接于第1源极配线52a的接触插塞112s及接触插塞114s的接触尺寸与连接于第1源极配线52b的接触插塞112s及接触插塞114s的接触尺寸大致相同。即，连接于第1源极配线52a的多个接触插塞112s及114s的合成电阻值与连接于第1源极配线52b的多个接触插塞112s及114s的合成电阻值大致相同。分别连接于第2源极配线55a及55b的接触插塞112s及114s也同样。
另外，连接于第1源极配线52a的第3晶体管37的导通电阻与连接于52b的第3晶体管37的导通电阻大致相同。连接于第2源极配线55a及55b的第4晶体管40的导通电阻也同样。
另外，作为第1源极配线52a发挥功能的配线层115s的配线宽度及配线高度与作为第1源极配线52b发挥功能的配线层115s的配线宽度及配线高度大致相同。同样地，作为第2源极配线55a发挥功能的配线层115s的配线宽度及配线高度与作为第2源极配线55b发挥功能的配线层115s的配线宽度及配线高度大致相同。
此外，第3晶体管37与第4晶体管40的个数也可不同。另外，第3晶体管37与第4晶体管40的导通电阻也可不同。而且，第3晶体管37的源极与第1源极配线52(52a及52b)之间的源极电阻值也可和第4晶体管40的源极与第2源极配线55(55a及55b)之间的源极电阻值不同。另外，第1源极配线52(52a及52b)的配线宽度及配线高度与第2源极配线55(55a及55b)的配线宽度及配线高度也可不同。
而且，第1源极配线52(52a及52b)、第1漏极配线53、第1栅极配线54、第2源极配线55(55a及55b)、第2漏极配线56、及第2栅极配线57也可分别形成在不同的配线层。
4.4关于由HBM电涌产生的放电电流的电流路径
接着，返回到图13及图14，对由HBM电涌产生的放电电流的电流路径进行说明。
首先，对放电电流流经成为主要放电电流的电流路径的第3晶体管37的情况进行说明。
如图13所示，将从第1漏极配线53经由第3晶体管37流向第1源极配线52a的放电电流设为I3，将第1源极配线52b中流动的放电电流设为I4。于是，与第1实施方式的图3同样地，由于在第1源极配线52a连接着1个第3晶体管37，因此在第1源极配线52a中流动电流I3。相对于此，由于在第1源极配线52b连接着2个第3晶体管37，因此在第1源极配线52b中流动电流I4的大致2倍的电流。
在第1源极配线52a及52b中，将配线长L7及L8的配线电阻值分别设为R7及R8。于是，由于具有L7≒2(L8)的关系，因此配线电阻值R7及R8成为R7≒2(R8)的关系。
另外，如果在第1源极配线52a及52b中，将因流动放电电流所产生的电位上升设为ΔV7及ΔV8，则分别如以下所示。
ΔV7＝(I3)·(R7)≒(I3)·2(R8)
ΔV8＝2(I4)·(R8)
此处，由于ΔV7＝ΔV8，因此I3≒I4。即，在各第3晶体管37中流动电流值大致相同的放电电流。此时，在第1源极配线52b中流动第1源极配线52a的大致2倍的电流。
接着，对放电电流流经第4晶体管40的情况进行说明。
如图14所示，将从第2漏极配线56经由第4晶体管40流向第2源极配线55a的放电电流设为I5，将第2源极配线55b中流动的放电电流设为I6。于是，与第3晶体管37的情况同样地，由于在第2源极配线55a连接着1个第4晶体管40，因此在第2源极配线55a中流动电流I5。相对于此，由于在第2源极配线55b连接着2个第4晶体管40，因此在第2源极配线55b中流动电流I6的大致2倍的电流。
在第2源极配线55a及55b中，将配线长L9及L10的配线电阻值分别设为R9及R10。于是，由于具有L9≒2(L10)的关系，因此配线电阻值R9及R10成为R9≒2(R10)的关系。
另外，如果在第2源极配线55a及55b中，将因流动放电电流所产生的电位上升设为ΔV9及ΔV10，则分别如以下所示。
ΔV9＝(I5)·(R9)≒(I5)·2(R10)
ΔV10＝2(I6)·(R10)
此处，由于ΔV9＝ΔV10，因此I5≒I6。即，在各第4晶体管40中流动电流值大致相同的放电电流。此时，在第2源极配线55b中流动第2源极配线55a的大致2倍的电流。
4.5关于本实施方式的效果
只要为本实施方式的构成，则能获得与第1实施方式相同的效果。
此外，本实施方式中，对第1源极配线52a的配线长与第1源极配线52b的配线长不同，第2源极配线55a的配线长与第2源极配线55b的配线长不同的情况进行了说明，但并不限定于此。例如也可组合第4实施方式与第2或第3实施方式。更具体来说，使第1源极配线52a的配线长与第1源极配线52b的配线长相同，使第2源极配线55a的配线长与第2源极配线55b的配线长相同。而且，将连接于第1源极配线52a的第3晶体管37的扩散层距离设为连接于第1源极配线52b的第3晶体管37的扩散层距离的大致2倍。同样地，将连接于第2源极配线55a的第4晶体管40的扩散层距离设为连接于第2源极配线55b的第4晶体管40的扩散层距离的大致2倍。另外，例如，将连接于第1源极配线52a的第1接触插塞112s的个数设为N，将连接于第1源极配线52b的第1接触插塞112s的个数设为2N。同样地，将连接于第2源极配线55a的第1接触插塞112s的个数设为N，将连接于第1源极配线55b的第1接触插塞112s的个数设为2N。
5.变化例等
所述实施方式的半导体装置包含：第1及第2配线(22@图3)，连接于与外部机器连接的端子(10@图3)；第3及第4配线(21a、21b@图3)，连接于接地电压配线(20@图3)；第1NMOS晶体管(12@图3)，源极及漏极中的一个连接于第1配线，源极及漏极中的另一个连接于第3配线，栅极连接于接地电压配线；第2NMOS晶体管(12@图3)，源极及漏极中的一个连接于第1配线，源极及漏极中的另一个连接于第4配线，栅极连接于接地电压配线；及第3NMOS晶体管(12@图3)，源极及漏极中的一个连接于第2配线，所述源极及漏极中的另一个连接于第4配线，栅极连接于接地电压配线。由ESD产生的放电电流从端子流向接地电压配线时，从第1配线经由第1NMOS晶体管及第3配线到达接地电压配线的第1电流路径的电阻值，高于从第1配线经由第2NMOS晶体管及第4配线到达接地电压配线的第2电流路径的电阻值。
通过应用所述实施方式，可提供能提高ESD耐压的半导体装置。此外，实施方式并不限定于所述说明的方式，能进行各种变化。
例如，所述第1至第4实施方式能尽可能地组合。例如也可对半导体装置的输入端子应用第1实施方式，对输入输出端子应用第4实施方式。
此外，所述实施方式中的所谓“连接”，也包含在其间介置例如晶体管或电阻等其他任意物而间接地连接的状态。
虽然对本发明的若干种实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些实施方式能以其他各种方式来实施，能在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化是与包含于发明的范围或主旨内同样地，包含于权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体装置
10、30 电极垫
11、33 ESD保护电路
12、13、35、37、38、39 NMOS晶体管
14、15、43、44 电阻元件
16 输入缓冲器
20、50 接地电压配线
21a、21b、52a、52b、55a、55b 源极配线
22、53、56 漏极配线
23、54、57 栅极配线
31 ODT电路
32 OCD电路
36、40、41、42 PMOS晶体管
51 电源电压配线
100 半导体衬底
101d、101nw、101s N+扩散层
102d、102pw、102s P+扩散层
103 N型阱
110 栅极绝缘膜
111 栅极电极
112d、112g、112nw、112pw、112s、114d、114nw、114pw、114s 接触插塞
113d、113g、113nw、113pw、113s、115d、115nw、115pw、115s 配线层

Claims (5)

1.一种半导体装置，其特征在于包括：
第1及第2配线，连接于与外部机器连接之端子；
第3及第4配线，连接于接地电压配线；
第1NMOS晶体管，源极及漏极中的一个连接于所述第1配线，所述源极及漏极中的另一个连接于所述第3配线，栅极连接于所述接地电压配线；
第2NMOS晶体管，源极及漏极中的一个连接于所述第1配线，所述源极及漏极中的另一个连接于所述第4配线，栅极连接于所述接地电压配线；及
第3NMOS晶体管，源极及漏极中的一个连接于所述第2配线，所述源极及漏极中的另一个连接于所述第4配线，栅极连接于所述接地电压配线；且
由ESD产生的放电电流从所述端子流向所述接地电压配线时，从所述第1配线经由所述第1NMOS晶体管及所述第3配线到达所述接地电压配线的第1电流路径的电阻值，高于从所述第1配线经由所述第2NMOS晶体管及所述第4配线到达所述接地电压配线的第2电流路径的电阻值。
2.根据权利要求1所述的半导体装置，其特征在于：
将从所述第3配线中的所述第3配线与所述第1NMOS晶体管的所述源极及漏极中的所述另一个的连接位置到所述第3配线与所述接地电压配线的连接位置为止的配线长设为第1配线长，
将从所述第4配线中的所述第4配线与所述第2NMOS晶体管的所述源极及漏极中的所述另一个的连接位置到所述第4配线与所述接地电压配线的连接位置为止的配线长设为第2配线长时，
所述第1配线长为所述第2配线长的大致2倍。
3.根据权利要求1所述的半导体装置，其特征在于还包括：
第1插塞，连接所述第3配线与所述第1NMOS晶体管的所述源极及漏极中的所述另一个；及
第2插塞，连接所述第4配线与所述第2NMOS晶体管的所述源极及漏极中的所述另一个；
将所述第1NMOS晶体管的所述源极及漏极中的所述另一个中的从所述第1NMOS晶体管的所述栅极到所述第1插塞的距离设为第1距离，
将所述第2NMOS晶体管的所述源极及漏极中的所述另一个中的从所述第2NMOS晶体管的所述栅极到所述第2插塞的距离设为第2距离时，
所述第1距离为所述第2距离的大致2倍。
4.根据权利要求1所述的半导体装置，其特征在于还包括：
多个第1插塞，连接所述第3配线与所述第1NMOS晶体管的所述源极及漏极中的所述另一个；及
多个第2插塞，连接所述第4配线与所述第2NMOS晶体管的所述源极及漏极中的所述另一个；且
所述多个第2插塞的个数为所述多个第1插塞的个数的大致2倍。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于：
由ESD产生的放电电流从所述端子流向所述接地电压配线时，所述第4配线中流动的电流值为所述第3配线中流动的电流值的大致2倍。
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