JPH048003A - 半導体集積回路及び半導体集積回路装置 - Google Patents

半導体集積回路及び半導体集積回路装置

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JPH048003A
JPH048003A JP2111414A JP11141490A JPH048003A JP H048003 A JPH048003 A JP H048003A JP 2111414 A JP2111414 A JP 2111414A JP 11141490 A JP11141490 A JP 11141490A JP H048003 A JPH048003 A JP H048003A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第６．第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図、第２図）作用 実施例 第１実施例（第３図、第４図） 第２実施例（第５図） 発明の効果 〔概要〕 半導体集積回路及び半導体集積回路装置、特に不本意に
侵入する異常電圧からアナログ増幅回路等の内部回路を
保護する回路素子に関し、該内部回路の低出力インピー
ダンス条件を維持しつつ、入出力素子の静電耐圧を向上
を図ることを目的とし、 その回路は、内部回路の入力端子の一端子とパッドとが
接続され、前記内部回路の出力端子と前記パッドとが接
続され、前記出力端子及び前記入力端子と前記パッドと
の間に設けられた入出力保護回路であって、前記出力端
子とパッドとの間に第１の保護回路が接続され、前記入
力端子の一端子とパッドとの間に第２の保護回路が接続
され、前記第１の保護回路は、少なくとも、前記出力端
子と低電位側電源線との間に接続された第１のダイオー
ド素子から成り、前記第２の保護回路は、前記入力端子
の一端子とパッドとの間に接続された第２の抵抗素子と
、前記第２の抵抗素子と高電位側電源線との間に接続さ
れた第２のダイオード素子から成ることを含み構成し、 その装置は、前記回路を含む半導体装置であって、前記
第１の保護回路及び第２の保護回路がパッドに近接して
配置されていることを含み構成す〔産業上の利用分野〕 本発明は、半導体集積回路及び半導体集積回路装置に関
するものであり、更に詳しく言えば不本意に侵入する異
常電圧からアナログ増幅回路等の内部回路を保護する回
路素子に関するものである。
近年、高集積、超微細化された半導体集積回路装置（以
下ＩＣという）が携帯用小型電子機器に多く組み込まれ
ている。
ところで、アナログ信号の緩衝増幅などに用いられるボ
ルテージフォロア回路では演算増幅器の出力端子と反転
入力端子とを短絡した状態でパッドに接続しなくてはな
らない。
このような出力素子では、低出力インピーダンスが要求
されることから、低抵抗の保護回路を挿入して、静電耐
圧の向上を図っている。
このため、何らかの仕様態様によって、パッドに不本意
に異常電圧が侵入した場合に、低抵抗の保護回路により
該異常電圧の影響を取り除くことができずに、該出力素
子の反転入力端子に異常電圧が波及する恐れがある。
そこで、内部回路の低出力インピーダンス条件を維持し
つつ、入出力素子を保護することができる入出力保護回
路が望まれている。
〔従来の技術〕
第６．第７図は従来例に係る説明図である。
第６図は、従来例に係るアナログ電圧出力回路装置の構
成図を示している。
図において、アナログ信号の緩衝増幅を行うアナログ電
圧回路装置（バッファアンプ）は、パッド１．オペアン
プ等の内部増幅回路２及び出力保護回路３から成る。
当該装置の機能は、入力インピーダンスの高い回路から
の入力電圧Ｅｉを入力して、増幅度１をもって出力イン
ピーダンスの低い回路に出力電圧Ｅｏ＝Ｅｉを出力する
ものである。すなわち、電圧を変えずに入力インピーダ
ンスを極めて低い出力インピーダンスに変換するボルテ
ージホロワの機能を持つものである。
従って、内部増幅回路２の出力端子ＯＴと反転入力端子
ＩＮ（−）とを短絡した状態でパッド１に接続しなくて
はならない。
このような出力素子では、低出力インピーダンスが要求
されることから、パッド１に不本意に侵入する異常電圧
Ｅｈに対して、出力端子ＯＴと該パッドｌとの間に出力
保護回路３を接続してその保護を図っている。
この出力保護回路３は、両端子１．ＯＴに直列接続され
た低抵抗素子Ｒａ、Ｒｂと、該低抵抗素子Ｒａと接地線
ＧＮＤとの間に接続された第１のダイオードＤａと、該
低抵抗素子Ｒｂと電源線■ＣＣとの間に接続された第２
のダイオードＤｂから構成されている。
また、該回路装置は第７図に示されるものである。すな
わち、第７図は従来例に係る出力保護回路の抵抗配置パ
ターン図である。
図において、低抵抗素子ＲａはＳｉ基板７に設けられた
Ｐ型不純物拡散層４から成り、低抵抗素子Ｒｈは同様に
設けられたＮ型不純物拡散層５から成る０両拡散層４．
５間は、コンタクトホール８を介して配線層６により接
続されている。また、第１．第２のダイオードＤａ、Ｄ
ｂは、Ｓｉ基板７と各拡散層４，５とのＰＮ接合により
形成する。
例えば、外部部端子１に不本意に異常電圧Ｅｈが侵入し
たものとすれば、まず、該異常電圧Ｅｈを低抵抗素子Ｒ
ａを介して減衰させ、それを第１のダイオードＤａを介
して接地線ＧＮＤに放電させる。また、それを低抵抗素
子Ｒｂにより、さらに減衰させて第２のダイオードＤｂ
を介して電源線ＶＣＣに放電させる。
これにより、出力素子の静電耐圧の向上を図っている。
侵入した場合、低抵抗素子Ｒａ、Ｒｂ及び第Ｉ。
２のダイオードＤａ、Ｄｂにより放電除去しきれなかっ
た未放電電荷ｑが内部増幅回路２の反転入力端子ＩＮ（
−）に達する恐れがある。
これにより、未放電電荷ｑが内部増幅回路２に侵入して
、内部トランジスタのＰＮ接合部やゲート部分が破壊さ
れるという問題がある。なお、この現象は半導体素子の
微細化及びゲート酸化膜の薄膜化に伴い顕著となってい
る。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、内部回路の低出力インピーダンス条件を維持し
つつ、入出力素子の静電耐圧を向上を図ることが可能と
なる半導体集積回路及び半導体集積回路装置の提供を目
的とする。
〔発明が解決しようとする課題〕
ところで、従来例によれば内部増幅回路２の低出力イン
ピーダンスが要求されることから低抵抗素子Ｒａ、Ｒｈ
の値を太き（することができない。
このため、パッド１に異常電圧Ｅｈが不本意に〔課題を
解決するための手段〕 第１図は、本発明に係る半導体集積回路の原理図であり
、第２図は、本発明に係る半導体集積回路装置の原理図
をそれぞれ示している。
その回路は、内部回路１２の入力端子ＩＮ１、ＩＮ２…
ＩＮｎの一端子ＩＮｉとパッド１１とが接続され、前記
内部回路１２の出力端子ＯＴと前記パッド１１とが接続
され、前記出力端子ＯＴ及び前記入力端子ＩＮ１、ＩＮ
２…ＩＮｎと前記パッド１１との間に設けられた入出力
保護回路であって、前記出力端子ＯＴとパッド１１との
間に第１の保護回路１３が接続され、前記入力端子ＩＮ
１、ＩＮ２…ＩＮｎの一端子ＩＮｉとパッド１１との間
に第２の保護回路１４が接続され、前記第１の保護回路
１３は、少なくとも、前記出力端子ＯＴと低電位側電源
線ＧＮＤとの間に接続された第１のダイオード素子Ｄ１
１゜０１２…Ｄｌｎから成り、前記第２の保護回路１４
は、前記入力端子ＩＮ１、ＩＮ２…ＩＮｎの一端子ＩＮ
ｉとパッド１１との間に接続された第２の抵抗素子Ｒ２
１゜Ｒ２２…Ｒ２ｎと、前記第２の抵抗素子Ｒ２１，Ｒ
２２…Ｒ２ｎと高電位側電源＊ＶＣＣとの間に接続され
た第２のダイオード素子Ｄ２１．　Ｄ２２…Ｄ２ｎから
成ることを特徴とし、とを特徴とし、 前記回路において、前記第２の保護回路】４の前記第２
の保護ダイオード素子Ｄ２１．　Ｄ２２…Ｄ２ｎは、前
記入力端子ＩＮ１、ＩＮ２…ＩＮｎの一端子ＩＮｉとパ
ッド１１との間に接続された第２の抵抗素子Ｒ２１，Ｒ
２２…Ｒ２ｎと前記低電位側電源線ＧＮＤとの間に接続
されていることを特徴とし 前記回路において、前記第２の抵抗素子Ｒ２１Ｒ２２…
Ｒ２ｎの抵抗値が前記出力端子ＯＴとパッド１１との間
の第１の抵抗素子Ｒ１１，Ｒ１２…Ｒｌｎの抵抗値より
も大きいことを特徴とし、 前記回路において、前記内部回路１２がバイポーラトラ
ンジスタ素子Ｑを含み構成され、前記バイポーラトラン
ジスタ素子ＱのベースＢが前記入力端子ＩＮ１、ＩＮ２
…ＩＮｎの一端子ＩＮｉに接続されていることを特徴と
し、 前記回路において、前記内部回路１２が電界効果トラン
ジスタ素子Ｔを含み構成され、前記電界効果トランジス
タ素子ＴのゲートＧが前記入力端子ｌＮ１１Ｎ２…ＩＮ
ｎの一端子ＩＮｉに接続されていることを特徴とし、 前記回路において、前記第１．第２のダイオード素子Ｄ
１１、　　Ｄ１２…Ｄｌｎ、　　Ｄ２Ｌ　　Ｄ２２・＝
Ｄ２ｎは、電源線ＶＣＣ又は接地線ＧＮＤに接続されて
いることを特徴とし、 その装置は、前記回路を含む半導体装置であって、前記
第１の保護回路１３及び第２の保護回路１４がパッド１
工に近接して配置されていることを特徴とし、 前記装置であって、第１の保護回路２３及び第２の保護
回路２４が同一基板２５に設けられ、前記第１の保護回
路２３は、第１．第２の接続部Ｊ１、Ｊ２が設けられた
第１の一導電型の不純物拡散層Ｐ１と、前記第１の一導
電型の不純物拡散層Ｐ１に隣接して、第３．第４の接続
部Ｊ３．Ｊ４が設けられた第１の反対ａｌｔ型の不純物
拡散層Ｎ１から成り、前記第２の保護回路２４は、第５
゜第６の接続部Ｊ５．Ｊ６が設けられた第２の一導電型
の不純物拡散層Ｐ２と、前記第２の一導電型の不純物拡
散層Ｐ２に隣接して、第７．第８の接続部Ｊ７．Ｊ８が
設けられた第２の反対導電型の不純物拡散層Ｎ２と、前
記第２の反対導電型の不純物拡散層Ｎ２に隣接して、第
９．第１０の接続部Ｊ９、Ｊ１０が設けられた高抵抗層
２６から成り、前記第１．第５の接続部Ｊ７、Ｊ５が第
１の配線層Ｈ１により前記パッド１１に接続され、前記
第２、第３の接続部Ｊ２．Ｊ３が第２の配線層Ｈ２によ
り接続され、前記第４の接続部Ｊ４が第３の配線層Ｈ３
により接続されて前記内部回路２２の出力端子ＯＴに接
続され、前記第６．第７の接続部Ｊ６．Ｊ７が第４の配
線層Ｈ４により接続され、前記第８．第９の接続部Ｊ８
．Ｊ９が第５の配線層Ｈ５により接続され、前記第１０
の接続部Ｊ１０が第６の配線層Ｈ６により接続されて前
記内部回路２３の入力端子ＩＮ　１　、　ＩＮ２　＝ｉ
Ｎｎの一端子ＩＮｉに接続されていることを特徴とし、 前記装置において、前記第１．第２の接続部Ｊ１．３２
間の距離Ｌ１、第３．第４の接続部Ｊ３゜３４間の距ｊ
ｉｌＬ２、第５　第６の接続部Ｊ５．Ｊ６間の距１１Ｌ
３、第７．第８の接続部間Ｊ７．Ｊ８の距ＭＬ４、第９
．第１０の接続部間Ｊ９、Ｊ１０の距＃Ｌ５がそれぞれ
調整されて配置されていることを特徴とし、上記目的を
達成する。
〔作用〕
本発明の回路によれば、内部回路１２の出力端子ＯＴと
パッド１１との間に第１の保護回路１３が接続され、そ
の入力端子ＩＮ１、ＩＮ２…ＩＮｎの一端子ＩＮ＋とパ
ッド１１との間に第２の保護回路１４が接続されている
。
このため、パッド１１に異常電圧Ｅｈが不本意に侵入し
た場合に、第１の保護回路１３により内部回路１２の出
力トランジスタ等を保護することができる。すなわち、
パラＦ１１に不本意に侵入した異常電圧Ｅｈが出力端子
ＯＴとパッド１１との間に接続された第１の抵抗素子Ｒ
１１，Ｒ１２…Ｒｌｎと、該第１の抵抗素子Ｒ１１，Ｒ
１２…Ｒｌｎに接続された第１のダイオード素子Ｄ１１
、　ＤＩ２…Ｄｌｎとにより、高電位側電源線ＶＣＣ又
は低電位側電源線ＧＮＤに放電される。
また、第２の保護回路１４により内部回路１２の入力ト
ランジスタ等を保護することができる。
すなわち、パッド１１に不本意に侵入した異常電圧Ｅｈ
が第１の保護面ｔ！！１３から分岐して、第２の保護回
路１４に波及した場合に、内部回路１２の入力端子ＩＮ
１、　ＩＮ２…ＩＮｎの一端子ＩＮｉとパッド１１との
間に接続され、かフ、第１の抵抗素子Ｒ１１，Ｒ１２…
Ｒｌｎの抵抗値より、例えば、数百倍に設定された第２
の抵抗素子Ｒ２１，Ｒ２２…Ｒ２ｎと、該第２の抵抗素
子Ｒ２１，Ｒ２２…Ｒ２ｎに接続された第２のダイオー
ド素子Ｄ２Ｌ　　Ｄ２２…Ｄ２ｎとにより、それが高電
位側電源線■ＣＣ又は低電位側１ｆｆ１．線ＧＮＤに放
電される。
これにまり、バイポーラトランジスタ素子Ｑや電界効果
トランジスタ素子Ｔを含み構成された内部回路１２の入
力端子ＩＮ１、ＩＮ２…ＩＮｎの一端子ＩＮ　ｉ　、す
なわち、各トランジスタのベースＢやゲートＧへの異常
電圧Ｅｈの波及を極力阻止することができる。
しかも、入力端子ＩＮ１、ＩＮ２…ＩＮｎの一端子ＩＮ
ｉに帰還される信号は、出力端子ＯＴでなくパッド１１
の信号であるため、本来、等価的に寄生してしまう第１
の保護回路１３の第１の抵抗素子Ｒ１１、Ｒ１２…Ｒｌ
ｎによる電圧膝下は打ち消される。
また、第２の保護回路１４には電流がほとんど零となる
ため電圧降下が生じない、このことで、バッド１１のイ
ンピーダンスは第２の保護回路１１４の影響を受けずに
低くすることが可能となる。
また、本発明の装置によれば、第１の保護回路工３及び
第２の保護回路１４がパラＦｉｌに近接して配置されて
いる。
例えば、接続部間の距１ｆＬ１の第１．第２の接続部Ｊ
７、Ｊ２が設けられた第１の一導電型の不純物拡散層Ｐ
１と、それに隣接して、接続部間の距１［Ｌ２の第３．
第４の接続部Ｊ３、Ｊ４が設げられた第１の反対導電型
の不純物拡散層Ｎ１から成る第１の保護回！ｓ２３及び
、接続部間の距離１、３の第５．第６の接続部Ｊ５．Ｊ
６が設けられた第２の一導電型の不純物拡散層Ｐ２と、
それに隣接して、接続部間の距離１、４の第７．第８の
接続部Ｊ７．Ｊ８が設けられた第２の反対導電型の不純
物拡散層Ｎ２と、それに隣接して、接続部間の距ｇＩＬ
５の第９、第１０の接続部Ｊ９、Ｊ１０が設けられた高
抵抗層２６から成る第２の保護回路２４が同一基板２５
に配置されている。
このため、バッド１１から異常電圧Ｅｈが不本意に侵入
した場合、第１の配線層Ｈ１を介して第１、第５の接続
部Ｊ７、Ｊ５に達した初期帯電状態に係る電圧Ｅｈが第
１．第２の一導電型の不純物拡散層Ｐ１．Ｐ２により吸
収される。次いで、両拡散層Ｐ１．Ｐ２により吸収仕切
れなかった異常電圧に係る未放を電荷が第２．第６の接
続部Ｊ２、Ｊ６から第２．第４の配線層Ｈ２，Ｈ４を介
して第３．第７の接続部Ｊ３．Ｊ７に達して第１第２の
反対導電型の不純物拡散層Ｎ７、Ｎ２により吸収される
。
また、第２の反対導電型の不純物拡散層Ｎ２より吸収仕
切れなかった異常電圧に係る未放電電荷は、さらに、第
８の接続部Ｊ８から第５の配線層Ｈ５を介して第９の接
続部Ｊ９に達して高抵抗層２６により吸収される。
これにより、内部回路２２に悪影響を及ぼす異常電圧を
初期帯電時に素早く取り除くことが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。
第３〜６図は、本発明の実施例に係る半導体集積回路及
び半導体集積回路装置を説明する図である。
（１）第１の実施例の説明 第３図は、本発明の第１の実施例に係るボルテージフォ
ロア回路の構成図を示している。
図において、アナログ信号等の緩衝増幅をするボルテー
ジフォロア回路は、バッド３１．内部増幅回路３２及び
入出力保護回路３５から成る。
内部増幅回路３２は、バイポーラトランジスタＱ７、９
２等を主構成とする差動増幅回路（オペアンプ等）から
成る。また、トランジスタＱ１のベースＢ１は、反転入
力端子ＩＮ（−）となるものである。
入出力保護回路３５は、内部増幅回路３２の出力端子Ｏ
Ｔとバッド３１との間に接続された第１の保護回路３３
と、増幅回路３２の反転入力端子ＩＮ（−）とパッド３
１との間に接続された第２の保護回路３４から成る。
第１の保護回１１ｌ３３は、出力端子ＯＴとバッド１１
との間に接続された第１の抵抗素子Ｒ１１，Ｒ１２と、
該第１の抵抗素子Ｒ１１，Ｒ１２に接続された第１のダ
イオード素子ＤＩＬ　　Ｄ１２から成る。
なお、第１の抵抗素子Ｒ１１，Ｒ１２は出力端子ＯＴと
バッド１１との間に等価的に寄生する場合すなわち、ダ
イトート素子ＤＩＬ　　Ｄ１２を形成した際の引出電極
や配線等により形成される場合があるので、敢えて挿入
しないこともある。また、ダイオード素子Ｄ１１は、抵
抗素子Ｒ１１と接地線０８０間に接続され、ダイオード
素子ＤＩ２は、抵抗素子ＲＩ２と電源線ｖＣＣ間に接続
されている。
第２の保護回路３４は、反転入力端子ＩＮ（−）とバッ
ド３１との間に接続された第２の抵抗素子Ｒ２１，Ｒ２
２と、該第２の抵抗素子Ｒ２１，Ｒ２２に接続された第
２のダイオード素子Ｄ２Ｌ　Ｄ２２から成る。この第２
の抵抗素子Ｒ２１，Ｒ２２の抵抗値は、第１の抵抗素子
Ｒ１１，Ｒ１２の抵抗値よりも大きく設定されている０
例えば、抵抗素子Ｒ２１，Ｒ２２の抵抗値は、抵抗素子
Ｒ１１，Ｒ１２の抵抗値の約百倍程度にされている。
これにより、本来のボルテージホロア機能を確保するこ
とができる。すなわち、入力インピーダンスの高い回路
（Ｃｏ）からの入力電圧Ｅｉを入力して、増幅度Ａ　ｖ
　＝　（ａｐ＋（Ｒ２１＋Ｒ２２）　）　１００−１を
もって出力インピーダンスの低い回路Ｒ１１十Ｒ１２に
出力電圧Ｅｏ＝Ｅｉを出力することできる。従って、電
圧を変えることなく入力インピーダンスを極めて低い出
力インピーダンスに変換する機能は失われない。
このことで、従来例のように内部増幅回！２２の出力端
子ＯＴと反転入力端子ＩＮ（−）とを短絡した状態と等
価的な状態になる。
また、ダイオード素子Ｄ２１は、抵抗素子Ｒ２１と接地
線ＧＮＤ間に接続され、ダイオード素子Ｄ２２は、抵抗
素子Ｒ２２と電源線ｖＣＣ間に接続されている。
このようにして、本発明の回路によれば、内部増幅回路
３２の出力端子ＯＴとバッド３１との間に第１の保護回
路３３が接続され、その反転入力端子ＩＮ（−）とバッ
ド３１との間に第２の保護回路３４が接続されている。
このため、バッド３１に異常電圧Ｅｈが不本意に侵入し
た場合に、第１の保護回路３３により内部増幅回路３２
の出力トランジスタ等を保護することができる。すなわ
ち、パッド３１に不本意に侵入した異常電圧Ｅｈが出力
端子ＯＴとバッド３１との間に接続された第１の抵抗素
子Ｒ１１，Ｒ１２と、該第１の抵抗素子Ｒ１１，Ｒ１２
に接続された第１のダイオード素子Ｄ１１、　ＤＩ２に
より、ｔｆｌ線■ＣＣ又は接地ｍＧＮＤに放電される。
また、第２の保護回路３４により内部増幅回路３２の入
カトランジスタＱ１等を保護することができる。すなわ
ち、バッド３１に不本意に侵入した異常電圧Ｅｈが第１
の保護回路３３から分岐して、第２の保護回路３４に波
及した場合に、内部増幅回路３２０反転入力端子ＩＮ（
−）とバッド１１との間に接続され、かつ、第１の抵抗
素子ＲＩＣＲ１２の抵抗値よりも数百倍に設定された第
２の抵抗素子Ｒ２１，Ｒ２２と、該第２の抵抗素子Ｒ２
１Ｒ２２に接続された第２のダイオード素子Ｄ２１．　
Ｄ２２により、それが電源線ＶＣＣ又は接地！ＧＮＤに
放電される。
このことで、バイポーラトランジスタ素子Ｑを含み構成
された内部増幅回路３２のベースＢへの異常電圧Ｅｈの
波及を極力阻止することが可能となる。
これにより、内部回路の低出力インピーダンス条件を維
持しつつ、入出力素子の静電耐圧を向上を図ることが可
能となる。
第４図は、本発明の各実施例に係る入出力保護回路の抵
抗配置パターン図であり、第３図のボルテージフォロア
回路を含む半導体集積回路装置の説明図を示している。
図において、その装置は、第１の保護回路パターン４３
と第２の保護回路パターン４４とがバッド３１となるバ
ッド４１に近接して配置されていることを特徴としてい
る。なお、内部増幅回路３２のトランジスタパターンに
ついては、図を省略する。
すなわち、第１の保護回路パターン４３及び第２の保護
回路パターン４４がＳｉ基板４５に並設されている。
第１の保護回路パターン４３は、第１．第２のコンタク
トホール、Ｊ７、Ｊ２が設けられた第１のｐ型の不純物
拡散層Ｐ１と、該第１のｐ型の不純物拡散層Ｐ１に隣接
して、第３．第４のコンタクトホールＪ３．Ｊ４が設け
られた第１の反対導電型の不純物拡散層Ｎ１から成る。
また、第１のコンタクトホールＪ１は、第２の保護回路
パターン４４の第５のコンタクトホールＪ５と共に第１
のアルミ配線層Ｈ１により接続されてバッド１１に接続
されている。さらに、第２第３のコンタクトホールＪ２
．Ｊ３間は、第２のアルミ配線層Ｈ２により接続されて
いる。なお、第４のコンタクトホールＪ４が第３のアル
ミ配線層Ｈ３により接続されて内部増幅回！３２の出力
端子ＯＴに接続されている。
第２の保護回路パターン４４は、第５．第６のコンタク
トホールＪ５．Ｊ６が設けられた第２のｐ型の不純物拡
散層Ｐ２と、第２のｐ型の不純物拡散層Ｐ２に隣接して
、第７．第８のコンタクトホールＪ７．Ｊ８が設けられ
た第２のｎ型の不純物拡散層Ｎ２と、該第２のｎ型の不
純物拡散層Ｎ２に隣接して、第９．第Ｉ０のコンタクト
ホールＪ９、Ｊ１０が設けられた高抵抗層４６から成る
。
また、第６．第７のコンタクトホールＪ６．．１７間が
第４のアルミ配線層Ｈ４により接続され、第８．第９の
コンタクトホールＪ８．Ｊ９間が第５のアルミ配線層Ｈ
５により接続されている。
なお、第１０のコンタクトホールＪ１０が第６のアルミ
配線層Ｈ６により接続されて内部増幅回路３２の反転入
力端子ＩＮ（−）に接続されている。
また、第１．第２のコンタクトホールＪ７、Ｊ２間の窓
間距ＩＩＬＩ及び第３．第４のコンタクトホールＪ３．
Ｊ４間の窓間距離Ｌ２は、第５．第６のコンタクトホー
ルＪ５．Ｊ６間の窓間距ＭＬ３、第７．第８のコンタク
トホールＪ７．ＪＢ間の窓間距ＨＬ４及び第９．第１０
のコンタクトホール、１９、Ｊ１０間の窓間距１１Ｌ５
よりも長くして配置されている。
これにより、第３図の第１の保護回路３３に係る第１の
抵抗素子Ｒ１１，Ｒ１２及び第２の保護回路３４に係る
第１の抵抗素子Ｒ２１，Ｒ２２の抵抗値の調整が同一マ
スクを用いて、容易に行うことができる。
このようにして、本発明の実施例に係る装置によれば、
第１の保護回路パターン４３及び第２の保護回路パター
ン４４がバッド４１に近接して配置されている。
このため、バッド４１から異常電圧Ｅｈが不本意に侵入
した場合、第１のアルミ配線層Ｈ１を介して第１．第５
のコンタクトホールＪ７、Ｊ５に達した初期帯電状態に
係る電圧Ｅｈが第１．第２のＰ型不純物拡散層Ｐ１、Ｐ
２により減衰される。
次いで、両波散層ＰＬ、Ｐ２により減衰仕切れなかった
異常電圧に係る未放電電荷が第２．第６のコンタクトホ
ールＪ２．Ｊ６から第２．第４のアルミ配線層Ｈ２，Ｈ
４により第３．第７のコンタクトホールＪ３．Ｊ７に達
して第１．第２のｎ型不純物拡散層Ｎ１．Ｎ２により減
衰される。
また、第２のｎ型不純物拡散層Ｎ２より減衰仕切れなか
った異常電圧に係る未放電電荷は、さらに、第８のコン
タクトホールＪ８から第５のアルミ配線層Ｈ５を介して
第９のコンタクトホールＪ９に達して高抵抗層２６によ
り減衰される。
これにより、内部増幅回路３２に達する前に、初期帯電
時に素早く異常電圧の影響を取り除くことが可能となる
。
（１１）第２の実施例の説明 第５図は、本発明の第２の実施例に係るボルテージフォ
ロア回路の構造図である。
図において、第１の実施例と異なるのは第２の実施例で
は、内部増幅回路４２が電界効果トランジスタＴ１、Ｔ
２を含み構成されているものである。
この場合も、第１の実施例と同様に内部増幅回路４２と
バッド３１との間に入出力保護回路３５が設けられてい
る。
すなわち、内部増幅回路４２の反転入力端子ＩＮ（−）
となる電界効果トランジスタＴ１のゲートＧとバッド３
１との間に、第２の抵抗素子Ｒ２１゜Ｒ２２と、該第２
の抵抗素子Ｒ２１，Ｒ２２に接続された第２のダイオー
ド素子Ｄ２Ｌ　Ｄ２２から成る第２の保護回路３４が接
続されている。
このことで、電界効果トランジスタＴ１．Ｔ２を含み構
成された内部増幅回路４２のゲートＧへの異常電圧Ｅｈ
の波及を極力阻止することが可能となる。
これにより、内部増幅回路４２の低出力インピーダンス
条件を維持しつつ、入出力素子の静電耐圧を向上を図る
ことが可能となる。
〔発明の効果〕
以上説明したように、本発明の回路によれば内部回路の
出力端子とバッドとの間に第１の保護回路が接続され、
その入力端子の一端子とバッドとの間に第２の保護回路
が接続されている。
二のため、パッドに異常電圧Ｅｈが不本意に侵入した場
合に、第１の保護回路により内部回路の出力トランジス
タ等を保護することができる。また、第２の保護回路に
より内部回路の入力トランジスタ等を保護することがで
きる。
また、本発明の装置によれば、両保護回路がパッドに近
接して配置されている。
このため、各トランジスタのベースやゲートへの波及す
る前の初期帯電時に素早く取り除くことが可能となる。
これにより、内部回路の低出力インピーダンス条件を維
持しつつ、入出力素子の静電耐圧を向上を図ることが可
能となる。
【図面の簡単な説明】
第１図は、本発明に係る半導体集積回路の原理図、 第２図は、本発明に係る半導体集積回路装置の原理図、 第３図は、本発明の第１の実施例に係るボルテージフォ
ロア回路の構成図、 第４図は、本発明の各実施例に係る入出力保護回路の抵
抗配置パターン図、 第５図は、本発明の第２の実施例に係るボルテージフォ
ロア回路の構成図、 第６図は、従来例に係る半導体集積回路装置の構成図、 第７図は、従来例に係る出力保護回路の抵抗配置パター
ン図である。 （符号の説明） １１・・・パッド、 １２．２２・・・内部回路、 １３．２３・・・第１の保護回路、 １４．２４・・・第２の保護回路、 ２５・・・同一基板、 Ｒ１１〜Ｒ１ｎ・・・第１の抵抗素子、Ｒ２１〜Ｒ２ｎ
・・・第２の抵抗素子、ＤＩｌ〜Ｄｉｎ・−・第１のダ
イオード素子、Ｄ２１〜Ｄ２ｎ・・・第２のダイオード
素子、Ｑ・・・バイポーラトランジスタ素子、Ｔ・・・
電界効果トランジスタ素子、 ＩＮＩ〜ＩＮｎ・・・入力端子、 ＯＴ・・・出力端子、 ＶＣＣ・・・高電位側電源線、 ＧＮＤ・・・低電位側電源線、 Ｈ１〜Ｈ６・・・第１〜第６の配線層（第１〜第６のア
ルミ配線層）、 Ｊ１〜Ｊ１０・−・第１〜第１０の接続部、Ｐ１、Ｐ２
・・・第１．第２の一導電型の不純物拡散層（第１．第
２のｐ型不純物拡 散層）、 Ｎ７、Ｎ２・・・第１．第２の反対導電型の不純物拡散
層（第１．第２のｎ型不純物 拡散層）、 Ｌ１〜Ｌ５・・・距離（窓間距＊）。

Claims (9)

    【特許請求の範囲】
  1. （１）内部回路（１２）の入力端子（ＩＮ１、ＩＮ２…
    ＩＮｎ）の一端子（ＩＮｉ）とパッド（１１）とが接続
    され、前記内部回路（１２）の出力端子（ＯＴ）と前記
    パッド（１１）とが接続され、前記出力端子（ＯＴ）及
    び前記入力端子（ＩＮ１、ＩＮ２…ＩＮｎ）と前記パッ
    ド（１１）との間に設けられた入出力保護回路であって
    、 前記出力端子（ＯＴ）とパッド（１１）との間に第１の
    保護回路（１３）が接続され、 前記入力端子（ＩＮ１、ＩＮ２…ＩＮｎ）の一端子（Ｉ
    Ｎｉ）とパッド（１１）との間に第２の保護回路（１４
    ）が接続され、 前記第１の保護回路（１３）は、少なくとも、前記出力
    端子（ＯＴ）と低電位側電源線（ＧＮＤ）との間に接続
    された第１のダイオード素子（Ｄ１１、Ｄ１２…Ｄ１ｎ
    ）から成り、 前記第２の保護回路（１４）は、前記入力端子（ＩＮ１
    、ＩＮ２…ＩＮｎ）の一端子（ＩＮｉ）とパッド（１１
    ）との間に接続された第２の抵抗素子（Ｒ２１、Ｒ２２
    …Ｒ２ｎ）と、前記第２の抵抗素子（Ｒ２１、Ｒ２２…
    Ｒ２ｎ）と高電位側電源線（ＶＣＣ）との間に接続され
    た第２のダイオード素子（Ｄ２１、Ｄ２２…Ｄ２ｎ）か
    ら成ることを特徴とする半導体集積回路。
  2. （２）請求項１記載の半導体集積回路において、前記第
    ２の保護回路（１４）の前記第２の保護ダイオード素子
    （Ｄ２１、Ｄ２２…Ｄ２ｎ）は、前記入力端子（ＩＮ１
    、ＩＮ２…ＩＮｎ）の一端子（ＩＮｉ）とパッド（１１
    ）との間に接続された第２の抵抗素子（Ｒ２１、Ｒ２２
    …Ｒ２ｎ）と前記低電位側電源線（ＧＮＤ）との間に接
    続されていることを特徴とする半導体集積回路。
  3. （３）請求項１記載の半導体集積回路において、前記第
    ２の抵抗素子（Ｒ２１、Ｒ２２…Ｒ２ｎ）の抵抗値が前
    記出力端子（ＯＴ）とパッド（１１）との間の第１の抵
    抗素子（Ｒ１１、Ｒ１２…Ｒ１ｎ）の抵抗値よりも大き
    いことを特徴とする半導体集積回路。
  4. （４）請求項１記載の半導体集積回路において、前記内
    部回路（１２）がバイポーラトランジスタ素子（Ｑ）を
    含み構成され、前記バイポーラトランジスタ素子（Ｑ）
    のベース（Ｂ）が前記入力端子（ＩＮ１、ＩＮ２…ＩＮ
    ｎ）の一端子（ＩＮｉ）に接続されていることを特徴と
    する半導体集積回路。
  5. （５）請求項１記載の半導体集積回路において、前記内
    部回路（１２）が電界効果トランジスタ素子（Ｔ）を含
    み構成され、前記電界効果トランジスタ素子（Ｔ）のゲ
    ート（Ｇ）が前記入力端子（ＩＮ１、ＩＮ２…ＩＮｎ）
    の一端子（ＩＮｉ）に接続されていることを特徴とする
    半導体集積回路。
  6. （６）請求項１記載の半導体集積回路において、前記第
    １、第２のダイオード素子（Ｄ１１、Ｄ１２…Ｄ１ｎ、
    Ｄ２１、Ｄ２２…Ｄ２ｎ）は、電源線（ＶＣＣ）又は接
    地線（ＧＮＤ）に接続されていることを特徴とする半導
    体集積回路。
  7. （７）請求項１記載の半導体集積回路を含む半導体装置
    であって、前記第１の保護回路（１３）及び第２の保護
    回路（１４）がパッド（１１）に近接して配置されてい
    ることを特徴とする半導体集積回路装置。
  8. （８）請求項６記載の半導体集積回路装置であって、第
    １の保護回路（２３）及び第２の保護回路（２４）が同
    一基板（２５）に設けられ、 前記第１の保護回路（２３）は、第１、第２の接続部（
    Ｊ１、Ｊ２）が設けられた第１の一導電型の不純物拡散
    層（Ｐ１）と、前記第１の一導電型の不純物拡散層（Ｐ
    １）に隣接して、第３、第４の接続部（Ｊ３、Ｊ４）が
    設けられた第１の反対導電型の不純物拡散層（Ｎ１）か
    ら成り、前記第２の保護回路（２４）は、第５、第６の
    接続部（Ｊ５、Ｊ６）が設けられた第２の一導電型の不
    純物拡散層（Ｐ２）と、前記第２の一導電型の不純物拡
    散層（Ｐ２）に隣接して、第７、第８の接続部（Ｊ７、
    Ｊ８）が設けられた第２の反対導電型の不純物拡散層（
    Ｎ２）と、前記第２の反対導電型の不純物拡散層（Ｎ２
    ）に隣接して、第９、第１０の接続部（Ｊ９、Ｊ１０）
    が設けられた高抵抗層（２６）から成り、 前記第１、第５の接続部（Ｊ１、Ｊ５）が第１の配線層
    （Ｈ１）により前記パッド（１１）に接続され、前記第
    ２、第３の接続部（Ｊ２、Ｊ３）が第２の配線層（Ｈ２
    ）により接続され、前記第４の接続部（Ｊ４）が第３の
    配線層（Ｈ３）により接続されて前記内部回路（２２）
    の出力端子（ＯＴ）に接続され、前記第６、第７の接続
    部（Ｊ６、Ｊ７）が第４の配線層（Ｈ４）により接続さ
    れ、前記第８、第９の接続部（Ｊ８、Ｊ９）が第５の配
    線層（Ｈ５）により接続され、前記第１０の接続部（Ｊ
    １０）が第６の配線層（Ｈ６）により接続されて前記内
    部回路（２３）の入力端子（ＩＮ１、ＩＮ２…ＩＮｎ）
    の一端子（ＩＮｉ）に接続されていることを特徴とする
    半導体集積回路装置。
  9. （９）請求項７記載の半導体集積回路装置であって、前
    記第１、第２の接続部（Ｊ１、Ｊ２）間の距離（Ｌ１）
    、第３、第４の接続部（Ｊ３、Ｊ４）間の距離（Ｌ２）
    、第５、第６の接続部（Ｊ５、Ｊ６）間の距離（Ｌ３）
    、第７、第８の接続部間（Ｊ７、Ｊ８）の距離（Ｌ４）
    、第９、第１０の接続部間（Ｊ９、Ｊ１０）の距離（Ｌ
    ５）がそれぞれ調整されて配置されていることを特徴と
    する半導体集積回路装置。
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