KR950003910B1 - 입/출력 보호회로와 그 반도체 장치 - Google Patents

입/출력 보호회로와 그 반도체 장치 Download PDF

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Abstract

내용 없음.

Description

입/출력 보호회로와 그 반도체 장치
제1도는 관계 아날로그 전압출력회로의 회로도.
제2도는 집적회로칩위에 제1도에 도시된 저항의 패턴을 보여주는 도.
제3도는 본 발명의 제1바람직한 실시예에 따른 입출력 보호회로를 구비한 전압 플로워(follower) 회로의 회로도.
제4도는 제3도에 도시된 입출력 보호회로의 패턴을 보여주는 도.
제5도는 제3도에 도시된 입출력 보호회로의 변화의 회로도.
제6a도는 제3도에 도시된 입출력 보호회로의 평면도.
제6b도는 제6a도에 도시된 선(VIB-VIB)을 따라서 취해진 단면도.
제7도는 본 발명의 제2바람직한 실시예를 설명하는 회로도.
본 발명은 일반적으로 반도체 집적회로에 관한 것인데, 특히 불규칙한 전압으로부터 LSI 칩위에 형성된 집적회로를 보호하는 보호회로에 관한 것이다.
보통 갑작스럽게 발생하는 불규칙한 전압으로부터 예컨대 휴대용 전자장치에 사용되는 LSI 장치의 내부회로를 보호하는 것이 필요하다.
보통 아날로그 신호로 사용하는 버퍼 증폭기로써 기능을 하는 전압 플로워 회로는 휴대용 전자장치에서 사용된다.
이러한 전압 플로워 회로는 연산 증폭기를 포함하는데 그 비반전단자와 출력단자는 단락상태에서 단자와 접속되어야 한다.
전압 플로워 회로는 저-임피던스 소자이어야 하며, 그리하여 저-저항 보호회로가 전압 플로워 회로의 정전기 파괴전압을 증가시키기 위해 제공된다.
제1도는 관계 아날로그 전압 출력횔의 회로도이며, 외부 접속단자(1), 가령 패드, 전압 플로워 회로로써 역할을 하는 연산 증폭기로 형성된 내부 증폭기(2) 및 출력보호회로(3)를 포함한다.
제1도에 도시된 전압출력회로는 고-임피던스를 갖춘 회로(도시되지 않음)로부터 입력전압(Ei)을 수신하고 저-임피던스에 출력전압(Eo)을 출력하는 기능을 하여 회로의 증폭기 이득은 1, 즉 Eo=Ei이 성립하게 된다.
환언하면, 제1도에 도시된 전압출력회로는 전압변화없이 고입력 임피던스를 저출력 임피던스로 변환하는 전압 플로워 회로의 역할을 한다.
이러한 목적을 위하여, 내부증폭기(연산 증폭기)의 출력단자(OT) 및 반전입력단자(IN(-))는 단락상태에서 단자(1)에 접속된다.
전압출력회로의 저출력 임피던스를 실현하는 것이 필요하기 때문에, 출력보호회로(3)가 구비되어 갑작스럽게 단자(1)에 인가된 불규칙 전압(Eh)으로부터 내부증폭기(2)를 보호한다.
출력보호회로(3)는 2다이오드(Da 및 Db) 및 2저항(Ra 및 Rb)을 구비하고 있다. 낮은 저항을 각각 가지는 저항(Ra 및 Rb)은 내부증폭기(2)의 단자(1)와 출력단자 사이에 직렬로 접속된다.
다이오드(Da)는 저항(Ra)과 접지(GND) 사이에 접속되고 다이오드(Db)는 저항(Rb)과 접지 전위보다 높은 전압(Vcc)으로 설정된 전원선 사이에 접속된다.
제2도는 출력보호회로(3)의 패턴을 설명한다.
저항(Ra)은 예컨대 N-형의 실리콘 기판(7)에 형성된 P-형 불순물 확산영역(4)으로 형성되며, 저항(Rb)은 실리콘 기판(7)에 형성된 N-형 불순물 확산영역(5)에 형성된 P-형 웰내에 형성된다.
확산영역(4 및 5)은 접촉홀(8)을 경유하여 배선(상호접속)층(6)에 접속된다. 다이오드(Da)는 불순물 확산영역(4)과 실리콘 기판(7) 사이에 PN/접합으로 형성되고, 다이오드(Db)는 실리콘 기판(7)내의 불순물 확산영역(5)과 P-형 웰 사이의 PN 접합으로 형성된다.
단자(1)에 인가된 불규칙 전압(Eh)은 저항(Ra)에 의해 감소되고, 그리하여 다이오드(Da)를 경유하여 접지(GND)를 향하여 방전된다.
더욱이, 감쇠된 불규칙 전압(Eh)은 저항(Rb)에 의하여 감쇠되고, 다이오드(Db)를 경유하여 Vcc선을 향하여 방전된다.
이러한 방법으로, 내부증폭기 회로(2)는 고정전기 파괴 전압을 갖는다.
내부증폭기(2)는 저출력 임피던스를 가져야 하기 때문에, 예컨대 100오옴보다 큰 저항을 갖는 저항중에서 저항(Ra 및 Rb)을 각각 형성하는 것이 불가능하다는 것을 유의하여야 한다. 이러한 이유때문에, 다이오드(Da 및 Db)를 통과하지 않고 저항(Ra 및 Rb)에 의하여 감쇠되지 않는 전하(q)가 내부증폭기(2)의 반전입력단자(IN(-))에 도달될 가능성이 있다.
전하(q)는 내부증폭기(2)에 입력되고, 반전입력단자를 형성하는 내부증폭기(2)의 전계효과 트랜지스터의 반전입력단자 또는 게이트를 형성하는 바이폴라 트랜지스터의 PN 접합을 파괴하게 된다.
상기 문제점은 반도체 소자의 크기가 작아지고 게이트 절연막이 얇아짐에 따라 더 빈번하게 발생한다.
본 발명의 목적은 상기 문제점이 소거된 개선된 보호회로를 제공하는 것이다.
본 발명의 더욱 특정된 목적은 저출력 임피던스를 유지하면서 내부회로의 고정전기 파괴 전압을 실현하는 입출력 보호회로를 제공하는 것이다.
본 발명의 상기 언급된 목적은 보호회로에 의하여 이루어지는데, 이 보호회로는 외부접속단자에 인가된 불규칙한 전압이 신호출력단자에 입력되는 것을 방지하기 위하여, 내부회로의 신호출력단자와 외부접속단자 사이에서 결합되는 제1보호수단, 외부접속단자에 인가된 불규칙한 전압이 신호입력단자에 입력되는 것을 방지하도록, 내부회로의 신호입력단자와 외부접속단자 사이에 결합된 제2보호수단으로 구성되며, 신호입력단자는 제1 및 제2보호수단을 경유하여 신호출력단자에 작동적으로 결합되고 신호출력단자보다 높은 임피던스를 갖는다.
본 발명의 또 다른 목적은 상기 보호회로를 갖춘 집적회로장치를 구비하는 것이다.
본 발명의 이런 목적은 보호회로를 갖춘 집적회로장치에 의하여 이루어지는데, 이 보호회로는 제1도전형을 갖는 기판, 반도체 기판상에 형성되고 제1전도형과는 다른 제2전도형을 갖춘 불순물 확산영역; 불순물 확산영역과 접속되고 외부접속단자에 연결된 제1상호연결선; 및 불순물 확산영역과 접촉되고 신호입력단자와 전기적으로 연결된 제2상호연결선으로 구성된다. 불순물 확산영역은 저항을 형성하고 반도체 기판과 불순물 확산영역 사이의 접합은 다이오드를 형성한다.
본 발명의 제1바람직한 실시예에 따라 보호회로에 대하여 기술하자.
제3도에는 제1보호회로(13)과 제2보호회로(14)를 구비한 입출력 보호회로(15)를 갖춘 전압 플로워 회로가 도시된다.
입출력 보호회로(15) 뿐만아니라, 제3도에 도시된 전압 플로워 회로도 외부접속단자(11), 가령 패드 및 증폭기(12)를 구비한다.
내부증폭기(12)는, 예컨대, 바이폴라 트랜지스터(Q1 및 Q2) 또는 전계효과 트랜지스터(T1 및 T2)를 포함하는 연산 증폭기로 이루어진다.
바이폴라 트랜지스터(Q1)의 베이스(B1)는 내부증폭기의 반전입력단자(IN(-))의 기능을 하며, 바이폴라 트랜지스터(Q2)의 베이스(B2)는 그 비반전입력단자(IN(+))의 기능을 한다.
내부증폭기(12)가 전계효과 트랜지스터를 포함하면, 전계효과 트랜지스터(T1)의 게이트(G1)는 연산 증폭기(12)의 반전입력단자(IN(-))의 기능을 하며, 전계효과 트랜지스터(T2)의 게이트(G2)는 그 비반전단자(IN(+))의 기능을 한다. 소정의 신호가 내부증폭기(12)의 비반전단자(IN(+))에 인가된다. 연산 증폭기(12)는 Vcc선과 접지(GND) 사이에 접속된다.
제1보호회로(13)는 내부회로(12)의 출력단자(OT)에 접속된 입력단자 및 단자(11)에 접속된 출력단자를 갖추고 있다.
제2보호회로는 단자(11)에 접속된 입력단자 및 내부증폭기(12)의 반전입력단자(IN(-))에 접속된 출력단자를 갖추고 있다.
제1보호회로(13)는 2다이오드(D11 및 D12) 및 2저항(R11 및 R12)으로 구성된다. 다이오드(D11)는 접지된 애노드와 저항(R11)에 접속된 캐소드를 갖추고 있다.
다이오드(D12)는 저항(R12)에 접속된 애노드와 Vcc선에 접속된 캐소드를 갖추고 있다. 저항(R11 및 R12)은 내부증폭기(12)의 출력단자(OT)와 단자(11) 사이에 직렬로 접속된다.
기생 부호가 내부증폭기(12)의 출력단자(OT)와 단자(11) 사이에 연결되면 저항(R11과 R12)을 생략하는 것이 가능하다.
이러한 기생부하는 다이오드(D11 및 D12)의 리이드 전극 또는 그 배선에 의하여 형성된다.
제2보호회로(14)는 2다이오드(D21 및 D22) 및 2저항(R21 및 R22)으로 구성된다. 다이오드(D21)는 접지된 애노드 및 저항(R21)에 접속된 캐소드를 갖추고 있다.
다이오드(22)는 저항(R22)에 접속된 애노드 및 Vcc 선에 접속된 캐소드를 갖추고 있다. 저항(R21 및 R22)은 단자(1)와 내부증폭기(12)의 반전입력단자(IN(-)) 사이에 직렬로 접속된다.
저항(R11 및 R12)의 저항치 합은 0오옴과 수십 오옴 사이인 것이 바람직하다. 저항(R21 및 R22)의 저항치 합은 저항(R11 및 R12)의 저항치의 합보다 커야 한다. 각각의 저항(R21 및 R22)은 적어도 저항(R11 및 R12)의 10 내지 100배 정도의 저항을 갖는다.
내부증폭기(12)는 전압 플로워 회로로써 작동할 수 있다. 고 임피던스 회로(도시되지 않음)에 의하여 발생되고 출력된 입력전압(Ei)은 내부증폭기(12)의 비-반전입력단자(IN(+))에 인가되고, 이 증폭기는 입력전압(Ei)을 증폭하고 출력전압(Eo)을 저항(R12 및 R11)에 출력한다.
내부증폭기(12)의 이득, Av는 Av=[∞+(R21+R22)]/∞=1인 것을 유의하자.
출력전압은 저항(R12 및 R11)을 포함하는 저-임피던스 회로를 경유하여 단자(11)에 인가된다.
상기 상태는 출력단자와 내부증폭기(12)의 반전입력단자(IN(-))가 단락된 등가상태와 대응한다.
제1보호회로(13)는 불규칙 전압(Eh)으로부터 출력단자(OT)를 형성하는 연산 증폭기(12)의 출력 트랜지스터를 보호한다.
불규칙 전압(Eh)의 전하는 다이오드(D12 또는 D11)을 통하여 Vcc선 또는 접지에 흐르도록 허용된다. 제2보호회로(14)는 불규칙 보호(Eh)로부터 내부증폭기(12)의 트랜지스터(Q1 또는 T1)를 보호한다.
불규칙 전압(Eh)의 전하는 저항(R21 및 R22)에 의하여 감쇠되고 다이오드(D21 또는 D22)를 통하여 Vcc선 또는 접지에 흐르도록 허용된다.
그리하여, 내부증폭기(12)의 반전입력단자(IN(-))에 입력되는 불규칙 전압은 없다.
단자(11)에서 얻은 신호는 내부증폭기(12)의 반전입력단자(IN(-))에 피이드백되는 것을 유의해야 한다.
그리하여, 저항(R11 및 R12) 사이에 각각 나타난 전압 강하는 소멸된다.
한편, 제1도에 도시된 내부증폭기(2)의 출력단자(OT)의 신호는 내부증폭기(2)의 반전입력단자(IN(-))에 피이드백된다. 그리하여, 외부단자(1)의 전압은 저항(Ra 및 Rb) 사이에 각각 나타난 전압강하에 의하여 영향을 받는다.
제2보호회로(14)를 통과하는 전류가 거의 없음으로 인해 단자(11)의 임피던스가 제2보호회로(14)에 영향을 받지 않고 감소될 수 있음을 유의해야 한다.
제4도는 입출력 보호회로(15)의 저항(R11,R12,R21 및 R22)을 포함하는 저항의 패턴을 도시하고 있다.
제1 및 제2보호회로(13 및 14)의 패턴은 단자(11)에 근접되어 있다. 이 패턴이 단자(11)에 더 근접함에 따라, 불규칙 전압(11)은 더욱 급격하게 소멸될 수 있다.
제1 및 제2보호회로(13 및 14)는 실리콘 기판(25)내에 형성된다. 제1보호회로(13)는 P-형 불순물 확산영역(P1)과 N-형 불순물 확산영역(N1)을 갖추고 있다.
P-형 불순물 확산영역(P1)은 절연막(도시되지 않음)에 형성된 접촉홀(J1 및 J2)을 통하여 전기적으로 각각 알루미늄 배선(상호 접속)층과 접촉된다. 배선층(H1)은 단자(11)에 접속된다.
N-형 불순물 확산영역(N1)은 절연막에 형성된 접촉홀(J3 및 J4)을 통하여 전기적으로 각각 배선층(H2 및 H3)과 접촉된다. 배선층(H2)은 P-형 불순물 확산영역(P1)과 N-형 불순물 확산영역(N1)을 전기적으로 접촉시킨다. 배선층(H3)은 내부증폭기(12)의 출력단자(OT)에 접속된다.
제2보호회로(14)는 P-형 불순물 확산영역(P2), N-형 불순물 확산영역(N2) 및 고-저항영역(26)을 갖추고 있다.
P-형 불순물 확산영역(P2)은 절연층에 형성된 접촉홀을 통하여 배선층(H1)과 전기적으로 접촉되고, 접촉홀(J6)을 통하여 알루미늄 배선층(H4)과 접촉되어 있다. N-형 불순물 확산영역(N2)은 접촉홀(J8)을 통한 알루미늄 배선층(H5)뿐만 아니라 접촉홀(J7)을 통한 배선층(H4)과도 전기적으로 접촉되어 있다. 고-저항층(26)은 접촉홀(J10)을 통한 알루미늄 배선층(H6)뿐만 아니라 접촉홀(J9)을 통한 배선층(H5)과도 전기적으로 접촉되어 있다. 배선층(H6)은 내부증폭기(12)의 반전입력단자(IN(-))에 접속된다. 제2보호회로(14)는 직렬 접속된 3저항을 갖추고 있음을 볼 수 있다.
접촉홀(J1과 J2) 사이의 거리(L1)와 접촉홀(J3과 J4) 사이의 거리(L2)는 접촉홀(J5과 J6) 사이의 거리(L3), 접촉홀(J7과 J8) 사이의 거리(L4) 및 접촉(J9과 J10) 사이의 거리보다 작다.
이렇게 배열하여, 동일 마스크를 갖춘 제1보호회로(13)의 저항보다 큰 제2보호회로(14)의 저항을 얻는 것이 가능하다.
저항(R11 및 R12)은 동일 저항 또는 다른 저항을 가질 수도 있다. 유사하게, 저항(R21 및 R22)은 다른 저항들과 같은 동일 저항을 가질 수 있다.
다이오드(D11)는 P-형 불순물 확산층(P1)과 실리콘 기판(25) 사이의 접합으로 형성되며, 다이오드(D12)는 N-형 불순물 확산층(N1)과 기판이 N형일때 실리콘 기판(25)에 형성된 P-형 웰(도시되지 않음) 사이의 접합으로 형성된다. 다이오드(D21)는 P-형 불순물 확산층(P2)과 실리콘 기판(25) 사이의 접합으로 형성되고, 다이오드(D22)는 N-형 불순물 확산영역(N2)과 P-형 웰 사이의 접합으로 형성된다.
단자(11)에 인가된 불규칙 전압(Eh)은 배선(H1)을 경유하여 P-형 불순물 확산영역(P1 및 P2)에 전송되어서 이곳에서 감쇠(흡수)된다.
더욱이, 불규칙 전압(Eh)의 전하는 다이오드(D11 및 D21)를 경유하여 접지에 흐르게 된다. 잔여 전하는 N-형 불순물 확산영역(N1 및 N2)에 전송되어서 이곳에서 감쇠된다. 더욱이, 잔여 전하는 다이오드(D12 및 D22)를 경유하여 Vcc선에 흐르게 된다. 또 다른 잔여 전하는 고-저항영역(26)에서 감쇠된다. 그 결과, 내부증폭기(12)의 반전입력단자와 출력단자는 불규칙 전압(Eh)이 있음에도 영향받지 않는다.
제1보호회로(13)는 임의 수의 저항과 다이오드로 구성될 수 있다. 유사하게, 제2보호회로(14)도 임의의 수의 저항과 다이오드로 구성될 수 있다. 제5도에 도시된 바와 같이, 제1보호회로(13)는 m저항(R31, R32,…,R3m) 및 m다이오드(D31,D32,…,D3m)으로 구성된다(m는 정수).
유사하게 제2보호회로(14)는 n저항(R41,R42,…,R4n) 및 n다이오드(D41,D42,…,D4n)로 구성된다(n은 정수).
제1보호회로(13)의 다이오드(D32,…,D3m)은 접지된 애노드와 저항(R32,R3m)에 접속된 캐소드를 갖추고 있다.
유사하게, 제2보호회로(14)의 다이오드(D42,…,D4n)는 접지된 애노드와 저항(R42,…,R4n)에 각각 접속된 캐소드를 갖추고 있다.
제1 및 제2보호회로(13 및 14)의 각각의 저항수는 다이오드의 수와도 다를 수도 있다.
제6a도는 제3도에 도시된 제1 및 제2보호회로(13 및 14)의 또 다른 패턴을 도시하고 있으며, 제6b도는 제6a도에 도시된 선(VIB-VIB)을 따라서 취해진 단면도이다.
제1보호회로(13)는 N형의 실리콘 기판(25)에 형성된 P-형 불순물 확산영역(P11) 및 실리콘 기판(25)에 형성된 N-형 불순물 확산영역(N11)을 갖추고 있다. 단자(패드)(11)에 접속된 알루미늄 배선층(H11)은 절연막(32)에 형성된 접촉홀(J11)을 통하여 P-형 불순물 확산영역(P11)에 접촉되어 있다.
P-형 불순물 확산영역(P11) 및 N-형 불순물 확산영역(N11)은 알루미늄 배선(H12)을 통하여 전기적으로 접속되어 있는데, 이 배선은 절연막(32)에 형성된 접촉홀(J12)을 통하여 P-형 불순물 확산영역(P11) 및 절연막에 형성된 접촉홀(J13)을 통하여 N-형 불순물 확산영역(N11)과 전기적으로 접촉되어 있다.
N-형 불순물 확산영역(N11)은 알루미늄 배선층(H13)을 경유하여 내부증폭기(12)의 출력단자(OT)에 전기적으로 접촉되어 있으며, 이 배선층은 절연막(32)에 형성된 접촉홀(J14)을 통하여 N-형 불순물 확산영역(N11)과 전기적으로 접촉되어 있다.
제2보호회로(14)는 실리콘 기판(25)에 형성된 P-형 불순물 확산영역(P12) 및 P-형 웰(41)에 형성된 N-형 불순물 확산영역(N12)을 갖추고 있다.
배선층(H11)은 단자(11)를 P-형 불순물 확산영역(P12)에 접촉시키며, 이 영역은 접촉홀(J15)을 통하여 배선층(H11)과 전기적으로 접촉되어 있다.
접촉홀(J16)을 통하여 P-형 불순물 확산영역(P12)과 전기적으로 접촉되어 있는 알루미늄 배선(H14)은 접촉홀(J17)을 통하여 N-형 불순물 확산영역(N12)과 접촉되어 있다. N-형 불순물 확산영역(12)과 접촉되어 있는 알루미늄 배선(H15)은 내부증폭기(12)의 반전입력단자와 접속되어 있다. 부재번호(31)는 웰 접촉을 나타내고 있다.
P-형 불순물 확산영역(GND)은 제6b도에 도시된 바와 같이, P-형 웰(41)내에 구비되어 있다. N-형 불순물 확산영역(Vcc)은 제6b도에 도시된 바와 같이 실리콘 기판(25)에 구비되어 있다.
제6b도에 도시된 바와 같이, 다이오드는 PN 접합으로 형성되어 있다.
제7도를 참조하여 본 발명의 제2바람직한 실시예를 설명한다. 제7도에 도시된 제2실시예는 디지탈-대-아날로그(D/A) 변환기(50), 일정전압 발생회로(60) 및 상기 입출력 보호회로(15)를 포함한다.
D/A 변환기(50)는 직렬 접속된 저항(511-518), 스위치(SW) 및 연산 증폭기(52)로 구성된다. 연산 증폭기(52)의 반전입력단자는 그 출력단자에 직접 접속된다. D/A 변환기(50)의 내부회로(도시되지 않음)에 의하여 발생된 제어신호는 스위치(SW)에 인가되어 스위치(SW)에 인접 저항이 접속되어 있는 각각의 접속노우드에 접속된 안정 접촉중 하나를 선택한다.
일정전압발생회로(60)는 Vcc선과 접지 사이에 직렬로 접속된 저항(61)과 제너 다이오드(62)를 포함한다.
종래에는, 일정 전압이 연산 증폭기(52)의 비-반전입력단자에 직접 인가된다.
일정전압발생회로(60)가 소정의 일정전압을 발생하는지를 시험하기 위하여, 종래에는 단자(11)가 일정전압발생회로(60)와 연산 증폭기(52)의 비-반전입력단자 사이에 직접 접속된다.
한편, 본 발명의 제2실시예는 단자(11)와 일정전압발생회로(60) 사이 및 단자(11)와 연산증폭기(52)의 비-반전단자 사이에 구비된 입/출력 보호회로(15)를 갖추고 있다.
단자(11)에 인가된 불규칙 전압은 입/출력 보호회로(15)에 의하여 소멸되며, 그리하여 연산 증폭기(52)는 볼규칙 전압에 의하여 영향을 받지 않는다.
본 발명은 세부적으로 기술된 실시예에 국한되지 않으며, 변화와 변경이 본 발명의 범위를 벗어나지 않고 이루어질 수 있다.

Claims (15)

  1. 내부회로의 신호출력단자(OT)와 외부접속단자(11) 사이에 연결되며 상기 외부접속단자에 인가되는 불규칙한 전압이 신호출력단자에 입력되는 것을 방지하는 제1보호수단(13) 및 상기 내부회로의 신호입력단자(IN(-))와 상기 외부접속단자 사이에 연결되며 상기 외부접속단자에 인가된 상기 불규칙한 전압이 신호 입력단자에 입력되는 것을 방지하는 제2보호수단(14)으로 구성되며, 상기 신호입력단자가 상기 제1 및 2보호수단을 경유해서 상기 신호출력단자에 작용적으로 연결되고 상기 신호출력단자의 임피던스보다 큰 임피던스를 가지며, 상기 제1보호수단이 상기 외부접속단자와 상기 신호출력단자 사이에 연결된 제1저항소자(R11-R12:R31-R3m)로 구성되며 상기 제2보호수단이 상기 외부접속단자와 상기 신호입력단자 사이에 연결된 제2저항소자(R21,R22; R41-R4n)로 구성되는 보호회로에 있어서, 상기 제2저항소자가 상기 제1저항소자의 저항보다 큰 저항을 갖는 것을 특징으로 하는 보호회로.
  2. 제1항에 있어서, 상기 내부회로가 제1입력단자(IN(-))를 갖는 연산 증폭기(12), 제2입력단자(IN(+)) 및 출력단자(OT)로 구성되고, 상기 제1입력단자와 상기 제2입력단자중 하나가 상기 신호입력단자에 대응하며, 상기 제1입력단자와 상기 제2입력단자중 나머지 하나가 소정의 입력신호를 수신하고, 상기 연산 증폭기의 상기 출력단자가 상기 신호출력단자에 대응하는 것을 특징으로 하는 보호회로.
  3. 제2항에 있어서, 상기 연산 증폭기가 상기 신호입력단자처럼 작용하는 베이스(B1)를 갖는 바이폴라 트랜지스터(Q1)를 구비하는 것을 특징으로 하는 보호회로.
  4. 제2항에 있어서, 상기 연산 증폭기가 상기 신호입력단자처럼 작용하는 게이트(G1)를 갖는 전계효과 트랜지스터(T1)를 구비하는 것을 특징으로 하는 보호회로.
  5. 내부회로의 신호출력단자(OT)와 외부접속단자(11) 사이에 연결되며, 상기 외부접속단자에 인가된 불규칙한 전압이 신호출력단자에 입력되는 것을 방지하는 제1보호수단(13)을 포함하는 반도체 집적회로장치에 있어서, 상기 보호회로는 상기 내부회로의 신호입력단자(IN(-))와 상기 외부접속단자 사이에 연결되며 상기 외부접속단자에 인가된 상기 불규칙한 전압이 신호입력단자에 입력되는 것을 방지하는 제2보호수단으로 구성되며, 상기 신호입력단자는 상기 제1 및 제2보호수단을 통해 상기 신호출력단자에 작용적으로 연결되고 상기 신호출력단자의 임피던스보다 큰 임피던스를 가지며, 상기 제2보호수단은, 제1도전형(N)을 갖는 반도체 기판(25); 상기 반도체 기판에 형성되고, 상기 제1도전형과 상이한 제2도전형(P)을 갖는 불순물 확산영역(P2,P12); 상기 불순물 확산영역과 접촉하고 상기 외부접속단자에 연결되는 제1상호연결선(H1,H11); 및 상기 불순물 확산영역과 접촉하고 상기 신호입력단자에 전기적으로 연결되는 제2상호연결선(H4,H5,H6; H14,H15)으로 구성되고, 상기 불순물 확산영역이 저항(R21)을 형성하고, 상기 반도체 기판과 상기 불순물 확산영역 사이의 접합(D21)이 다이오드를 형성하는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제5항에 있어서, 상기 제2보호수단은, 제1도전형(N)을 갖는 반도체 기판(25); 상기 반도체 기판내에 형성되고, 상기 제1도전형과 상이한 제2도전형(P)을 갖는 웰영역(41); 상기 반도체 기판내에 형성되는 불순물 확산영역(N2,N12); 상기 불순물 확산영역과 접촉하고 상기 외부접속단자에 연결되는 제1상호연결선(H1,H4; H11,H14); 및 상기 불순물 확산영역과 접촉하고 상기 외부입력접속단자에 연결되는 제2상호연결선(H5,H6; H15)으로 구성되고, 상기 불순물 확산영역이 저항(R22)을 형성하고, 상기 웰영역과 상기 불순물 확산영역 사이의 접합이 다이오드(D22)를 형성하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제5항에 있어서, 상기 제2보호수단은, 제1도전형(N)을 갖는 반도체 기판(25); 상호 상이한 도전형을 갖는 제1불순물 확산영역(P2,P12) 및 제2불순물 확산영역(N2,N12); 상기 반도체 기판에 형성되고, 상기 제1도전형과 상이한 제2도전형을 가지는 웰영역(41); 상기 외부접속단자와 상기 제1불순물 확산영역을 접속하는 제1상호연결선(H1,H11); 상기 제1 및 제2불순물 확산영역을 접속하는 제2상호연결선(H4,H14); 및 상기 제2불순물 확산영역과 상기 신호입력단자를 전기적으로 연결하는 제3상호연결선(H5,H6; H15)으로 구성되며, 상기 제1 및 제2불순물 확산영역중 하나가 상기 웰영역에 형성되며, 상기 제1 및 제2불순물 확산영역중 또 다른 하나가 상기 반도체 기판에 직접 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제7항에 있어서, 상기 제1보호수단은, 상호 상이한 도전층을 가지는 제3불순물 확산영역(P1,P11) 및 제4불순물 확산영역(N1,N11); 상기 외부접속단자와 상기 제3불순물 확산영역을 접속하는 제4상호연결선(H1,H11); 상기 제3 및 제4불순물 확산영역을 접속하는 제5상호연결선(H2,H12); 및 상기 제4불순물 확산영역과 상기 신호출력단자를 전기적으로 연결하는 제6상호연결선(H3,H13)으로 구성되며 상기 제3 및 제4불순물 확산영역중 하나가 상기 웰영역에 형성되고 다른 하나가 상기 제1 및 제2보호수단에 공통으로 제공된 상기 반도체 기판에 직접 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제8항에 있어서, 상기 제1상호연결선(H1; H11)이 제4상호연결선(H1; H11)과 동일한 것을 특징으로 하는 반도체 집적회로.
  10. 제8항에 있어서, 상기 제1 및 제2불순물 확산영역(P2,N2,P12,N12) 각각이 상기 제3 및 제4불순물 확산영역(P1,N1,P11,N11)의 각각의 크기보다 큰 것을 특징으로 하는 반도체 집적회로장치.
  11. 제8항에 있어서, 상기 제1불순물 확산영역(P2,P12)과 상기 제3불순물 확산영역(P1,P11)이 상기 외부접속단자에 근접한 것을 특징으로 하는 반도체 집적회로장치.
  12. 제1항에 있어서, 상기 제2보호수단은 상기 저항과 연결된 캐소드와 소정의 전압(GND)을 받을수 있도록 연결가능한 애노드를 갖는 다이오드(D21)로 구성되는 것을 특징으로 하는 보호회로.
  13. 제1항에 있어서, 상기 제2보호수단은 소정의 전압(Vcc)을 받을 수 있도록 연결가능한 캐소드와 상기 저항과 연결된 애노드를 갖는 다이오드(D22)로 구성되는 것을 특징으로 하는 보호회로.
  14. 제1항에 있어서, 상기 제2저항소자는 상기 외부접속단자와 상기 신호입력단자 사이에 직렬로 연결된 제1저항(R21) 및 제2저항(R22)으로 구성되며, 상기 제2보호수단은 상기 제1저항과 연결된 캐소드와 제1소정의 전압(GND)을 받을수 있도록 연결가능한 애노드를 갖는 제1다이오드(D21) 및 제2소정의 전압(Vcc)을 받을 수 있도록 연결가능한 캐소드와 상기 제2저항과 연결된 애노드를 갖는 제2다이오드(D22)로 구성되는 것을 특징으로 하는 보호회로.
  15. 제1항, 제12항, 제13항 또는 제14항에 있어서, 상기 제1저항소자는 상기 외부접속단자와 상기 신호출력단자 사이에 연결된 제1저항(R11)과 제2저항(R12)으로 구성되며, 상기 제1보호수단은 상기 제1저항과 연결된 캐소드와 제1소정의 전압(GND)을 받을 수 있도록 연결가능한 애노드를 갖는 제1다이오드(D11) 및 제2소정의 전압(Vcc)을 받을수 있도록 연결가능한 캐소드 및 상기 제2저항과 연결된 애노드를 갖는 제2다이오드(D12)로 구성되는 것을 특징으로 하는 보호회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1146120A (ja) * 1997-07-25 1999-02-16 Mitsubishi Electric Corp 差動増幅回路
US6309245B1 (en) 2000-12-18 2001-10-30 Powerwave Technologies, Inc. RF amplifier assembly with reliable RF pallet ground
DE10248149B4 (de) * 2002-10-15 2011-09-29 Lantiq Deutschland Gmbh Treiberschaltung mit frequenzabhängiger Signalrückkopplung
US7957111B2 (en) * 2008-02-15 2011-06-07 Analog Devices, Inc. Differential current output driver with overvoltage protection
US7813093B2 (en) 2008-02-15 2010-10-12 Analog Devices, Inc. Output driver with overvoltage protection
JP5550844B2 (ja) * 2009-03-30 2014-07-16 ラピスセミコンダクタ株式会社 半導体集積回路
US20230275581A1 (en) * 2020-07-21 2023-08-31 Nippon Telegraph And Telephone Corporation Driver Circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4066918A (en) * 1976-09-30 1978-01-03 Rca Corporation Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits
NL8100242A (nl) * 1981-01-20 1982-08-16 Philips Nv Overspanningsbeveiliging van een lijncircuit.
JPS6132464A (ja) * 1984-07-24 1986-02-15 Nec Corp Ｃｍｏｓ型集積回路装置
JPS6325976A (ja) * 1986-07-18 1988-02-03 Toshiba Corp 半導体装置の製造方法
JPH0795658B2 (ja) * 1987-07-06 1995-10-11 沖電気工業株式会社 集積回路の保護回路
US4990802A (en) * 1988-11-22 1991-02-05 At&T Bell Laboratories ESD protection for output buffers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101876439B1 (ko) * 2017-01-02 2018-07-10 동서대학교산학협력단 조립식 블록형 회로설계를 위한 기능형 아날로그 모듈, 그리고 이를 포함하는 조립식 블록형 회로설계 모듈 시스템

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