JPH0732233B2 - 単数又は複数のダイオードを使用する保護装置の備わった集積回路及びそれに関連する製造方法 - Google Patents

単数又は複数のダイオードを使用する保護装置の備わった集積回路及びそれに関連する製造方法

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JPH0732233B2
JPH0732233B2 JP63152080A JP15208088A JPH0732233B2 JP H0732233 B2 JPH0732233 B2 JP H0732233B2 JP 63152080 A JP63152080 A JP 63152080A JP 15208088 A JP15208088 A JP 15208088A JP H0732233 B2 JPH0732233 B2 JP H0732233B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本考案は、第１の供給電圧を受けるための第１の給電端
子、第１の供給電圧より大きい第２の供給電圧を受ける
ための第２の給電端子、それに沿ってコンポーネントの
電子エレメントが位置づけられている上部表面をもつ半
導体本体の一部から成り給電端子に結合されている保護
された回路のコンポーネントそして外部環境との間で情
報を伝送するためのコンポーネントに結合された情報端
子を含み、保護装置には本体の一部から成る第１及び第
２のダイオードが含まれ、第１のダイオードにはそれぞ
れ第１の給電端子と情報端子に結合された陽極及び陰極
がついており第２のダイオードにはそれぞれ情報端子と
第２の給電端子に結合された陽極及び陰極がついている
ような、保護装置を伴う集積回路に関するものである。
〈従来の技術〉 保護装置は、集積された半導体（IC）の端子の間に加え
られた電圧が端子に結合された回路コンポーネントを損
傷するのを防ぐ。この電圧は例えば静電気放電（ESD）
などによってひき起こされるうる。金属酸化物半導体
（MOS）ICは、中庸な電圧におけるその薄いゲート誘電
体の破断のため、特にESD損傷を受けやすい。ESDは又、
MOSの場合に比べると幾分か少ないものバイポーラ形IC
についても問題である。バイポーラ形成IC内のベース−
エミッタ接合は最もESD損傷を受けやすい、ICのサイズ
が小さくなるにつれて、バイポーラ形IC及びMOSICの両
方についてESDはより大きな関心事となる ESDはICの組立て、テスト、移送及び設置中に起こる。I
Cの個別のとり扱い又発送用キャリヤ又は自動テスト装
置のレールを滑り降りるICの動きにより生成される静電
気はICを横切って放電する。一人の人間は簡単に1000〜
10000ボルトの静電気を生成する。人間の体のソース抵
抗は部分的にこの高電圧の破壊的効果を軽減する。それ
でも結果として得られる電圧はきわめて損傷を起こしや
すい性質をもつことがある。ICが発送用キャリヤ又はテ
スト用装置のレールを滑り降るときに発生するESDは同
程度に有害でありうる。従って、通常ESD損傷を防ぐた
めにICには保護機構が内蔵されている。
ESDに対する感度を評価するためにさまざまなモデルが
用いられている。Manzoni著「線形IC内の静電気放電保
護」IEEE.Trans.Cpns.Elec,1985年８月、p601〜p607で
は主要なモデルが論述されている。第１図を参照する
と、ここにこれらのモデルのうちの１つが示されてい
る。第１図は、人間の体のエミュレートする回路10が、
回路コンポーネント16を保護するための装置14を含むIC
12といかに相互作用するかを示している。
実際の静電電圧をエミュレートする電圧VEは、２極スイ
ッチ18を通して人体回路10内のコンデンサCHBに加えら
れる。コンデンサCHBは、100〜200ピコファラドの人体
キャパシタンスを表わす。コンデンサCHBがVEまで装荷
された後、スイッチ18はその装荷ポジションからその放
電ポジションへと移行する。コンデンサCHBは、1000〜2
000オームの人体抵抗を表わす抵抗器RHBを通して放電し
対地電圧VGを生成する。電圧VGはIC12の外部からアクセ
ス可能な端子（又はピン）のうちの２つの間に加えられ
る。
IC12の方をみると、これにはここで「VLL」及び「VHH」
と呼ばれる適切な供給電圧を通常に給電を受けているIC
のオペレーション中に受け入れる２つの給電端子TLとTH
がある。VHHはVLLより大きい。保護された回路のコンポ
ーネント16は内部的に端子TLとTHに接続されこれらから
動作出力を受ける。
IC12は、デジタルデータ又はアナログ信号といった情報
を、通常に給電を受けているICのオペレーション中にコ
ンポーネント16と外部環境の間に伝送するための一群の
端子を有している。これらの端子は、端子TL及びＴなら
びにその他の全てのIC給電ピンと区別するため分類して
情報端子と呼ばれている。情報端子を通して送られた情
報は、給電電圧でない基準信号を含む可能性がある。第
１図はかかる情報端子の１つTNを示している。端子TNと
コンポーネント16の間に接続されている保護装置14は、
端子TNにおける電圧が端子TLとTHにおける電圧の間にあ
るかぎり情報の伝送にほとんど影響を与えない。
ESDのため端子TL、Tn及びTHのうちのいずれか２つの間
の電圧がコンポーネントを損傷しうる大きさに近づいた
場合、装置14はアクティブになり、この電圧を非破壊レ
ベルに制限しようとする。抵抗器RHBはコンデンサCHBか
らのVE放電を減衰させるため、保護活動の運用ダイナミ
ックスの一部である。第１図は、端子TNとTLの間に電圧
VGが加えられている特定の状況を図示している。
保護装置14は先行技術においてさまざまな形で実現され
てきた。第２図は、端子TLとTHの間で直列に接続された
１対の半導体ダイオード（DA及びDB）を用いた実現を示
している。
DA陰極とDB陽極は一般に限流抵抗器を通して端子TNに結
合されている。装置14にはさらに、端子TN及び／又は抵
抗器RPに接続された電圧保護回路20が含まれている可能
性がある。上述のManzoniの著書を参照されたい。又Fun
k著「静電気損傷に対する半導体の感受性」Elec.Engr
g.,1983年３月、p51〜59も参照のこと。
米国特許3673428号は、最初の段階で論述したタイプのI
Cを開示している。
保護装置14及び保護されるべき回路コンポーネント16を
含むIC12は、それに沿ってさまざまな回路エレメントが
位置づけされている上部表面をもつ半導体本体から製造
されている。第２図の装置14において、ダイオードDA及
びDBは「サーフェス（表面）」ダイオードとして従来通
り形成されている。すなわち各々のダイオードDA又はDB
の陽極及び陰極の間のPN接合は上部の半導体表面に達し
ている。
〈発明が解決しようとする課題〉 サーフェスダイオードとしてダイオードDA及びDBを実施
するということは、最も高いダイオードドオパント濃度
が上部の半導体表面で起こることから考えて不利であ
る。ダイオードのPN接合を通って流れるESD電流はこう
して半導体の上部表面に強力に収束する。上にある誘電
材料は熱を良好に消散させないため、ダイオードDA及び
DBは、望ましくない低いESD電圧にて故障する。こうし
て保護されるべきコンポーネント16は次に続くESDパル
スに対し無防備の状態になる。この問題は、回路のサイ
ズが小さくなるにつれてさらに真刻なものとなる。
〈課題を解決するための手段〉 本発明に従うと、半導体上に作られたICの保護装置は、
本体の一部から形成された保護されている回路のコンポ
ーネントの敏感な電子エレメントをESDが生成するもの
のような絶対値の高い電圧が損傷しないようにするため
「サブサーフェス（表面下）」PN接合をもつ半導体ダイ
オードを単数又は複数用いている。ここで「サブサーフ
ェス」というのは、これらのPN接合が、回路エレメント
が位置づけられている半導体の上部表面より下にあるこ
とを意味する。さらに明確にいうと、接合のエッジは半
導体本体の上部表面に達しない。この主要な要因により
サブサーフェス接合を通って流れる電流は前述の先行技
術の保護装置の場合に比べはるかに均質に接合を横切っ
て分配されることが可能となる。当該装置内で用いられ
る半導体本体はこうして保護装置を損傷することなくES
Dパルスの熱をはるかに良好に降下させることができ
る。
このICは、外部環境との間で情報を移送するための、保
護される回路のコンポーネントに結合された情報端子、
第１の供給電圧を受入れるための第１の給電端子そして
第１の供給電圧より大きい第２の供給電圧を受け入れる
ための第２の給電端子を有している。給電端子はこのコ
ンポーネントに結合されている。
保護装置は通常、端子のうちいずれか２つの間に適用さ
れた電圧が保護されるコンポーネントを損傷しうるレベ
ルに達するのを防ぐよう機能する１対の「サブサーフェ
ス」ダイオードを含んでいる。ダイオードの１つはそれ
ぞれ第１の給電端子と情報端子に結合されているその陽
極と陰極を有する。もう一つのダイオードの陽極及び陰
極はそれぞれ情報端子と第２の給電端子に結合されてい
る。応用分野に応じて保護装置からダイオードのいずれ
かを削除することもできる。
各ダイオードの陽極及び陰極がそれぞれ、上部表面から
半導体本体内に延びるＰタイプのゾーン及びＮタイプの
ゾーンからなり、これらゾーンが半導体本体内に入り込
む絶縁分離領域によって上部表面に沿って側方に分離さ
れており、Ｐタイプのゾーン及びＮタイプのゾーンが、
PN接合を形成しており、このPN接合の一部が絶縁分離領
域に接しており、PN接合が半導体本体の上部表面には達
していない。
保護装置はできれば、埋込み領域／エピタキシャル層プ
ロセスにより製造されることが望ましい。第１の工程は
ＮタイプとＰタイプのドオパントを１つの半導体基板内
に導入し、各々のドオパントが２つの別々の場所で基板
に入るようにすることである。次にエピタキシャル層が
基板上に成長させられ、これが半導体本体を形成する。
本体の部分を互いに側方に分離するよう上部表面より下
で本体内に入り込んでる分離領域を生成し、それぞれ本
体の上部表面から本体の１対の部分内へ延びている一対
のＮタイプの接続領域と、本体の上部表面からそれぞれ
本体の一対の部分内へ延びている１対のＰタイプの接続
領域とを設立する。上部のドォパントはさらに少なくと
も前述の工程中半導体の本体の中に拡散し、それぞれＮ
タイプ埋込み領域と会合してそのダイオードのためのサ
ブサーフェスPN接合を構成する２つのＮタイプ埋込み領
域と２つのＰタイプ埋込み領域を形成する。各々の埋込
み領域は、オーム面で接続領域のうちの相応するものと
合致する。
埋込み領域と接続領域は標準的に、IC内の他の場所で埋
込み領域と接続領域を構成するのにも用いられている１
組のフォトレジストで構成されている。こうして保護装
置ICの製造プロセス全体にいかなる工程も付加せずに製
造することができる。
本発明に基づく保護装置は単純で小さなダイ部域しか占
領しない。サブサーフェスダイオードは極めて高いESD
保護レベルを提供する。人体のキャパシタンス及び抵抗
について150ピコファラド及び1500オームという標準的
な値で、単一の４−ミル２のサブサーフェスダイオード
は、2000ボルトのESDが小型の最新ベース−エミッタ接
合を損傷するのを防ぐ。これは、保護のない状態では50
〜100ボルトで故障するのである。
先行技術による保護装置は、これより低い保護を提供す
るか或いは同じ保護レベルでより大きい面積を占めるか
である。８ミル２を占める２つのサーフェスダイオード
を用いる上記先行技術に基づく装置の一実施態様は、わ
ずか500〜1000ボルトのESD保護で前記ベース−エミッタ
接合を提供する。当該装置のこれに相応する実施態様は
3000〜4000ボルトの保護を達成する。２重リングのサブ
サーフェスダイオード−式は、このベース−エミッタ接
合を含むICがいずれの極性であれ２つのピンの間に加え
られた5000ボルトのESDに耐えることを可能にする。従
って、本発明は、先行技術に対し大幅な前進を提供する
ものである。
〈実施例〉 同一の又はきわめて類似した単数又は複数の品目を表わ
すため好ましい実施態様の説明及び図面では同じ参照シ
ンボルが用いられている。
第３図を参照すると、これには、IC12の回路コンポーネ
ント16がESD又はその他の高圧過負荷により損傷を受け
ないようにするため、サブサーフェスPN接合をもつ半導
体ダイオードが用いられている保護装置14の一般的実施
例が図示されている。このダイオードは往々にして、コ
ンポーネント16の電子エレメントが位置づけられている
半導体上部表面に達するPN接合をもつ前述のサーフェス
ダイオードと区別するため「サブサーフェス」ダイオー
ドと呼ばれている。
第３図の装置14にはサブサーフェスダイオードDL及びDH
とオプションの限源流抵抗器RA及びRBが含まれている。
DLの陽極及び陰極はそれぞれ給電端子TLとノード22に接
続されている。DHの陽極及び陰極はそれぞれノード22と
給電端子THに接続されている。情報端子TNは直接ノード
22に接続されているか又は存在する場合には抵抗器RAを
介してこれに接続されている。ノード22は直接又は存在
する場合には抵抗器RBを介してコンポーネント16に接続
される。コンポーネント16は又、通常給電のICオペレー
ション中それぞれ低供給電圧VLL及び高供給電圧VHHを受
ける端子TLとTHの間に接続されている。
装置14は、端子TLとTHの間の分路として機能しその間に
加えられた電圧がコンポーネント16を損傷しうるレベル
に達しないようにするサブサーフェスダイオードDSをも
含んでいる。DSの陽極及び陰極はそれぞれ端子TL及びと
THに接続されている。IC12内のその他の回路エレメント
−すなわちダイオードDSを除く装置14内のものならびに
コンポーネント16内のエレメント−は、端子TL及びTHの
間での固有分路能力を提供する。ダイオードDSは、この
分路能力が充分大きい場合必要でない。
第4a図及び第4b図は、サブサーフェスダイオードDL、DH
及びDSを実現するための２つの基本的構造を示してい
る。両方の構造において、IC12の形成に用いられた半導
体本体は、軽くドーピングされたＰタイプの単結晶構造
のシリコン基板24とその上部表面28上にあるＮタイプの
エピタキシャルシリコン層26から成る。エピタキシャル
層26の電気伝導度のタイプは、第4a図及び第4b図のダイ
オードによって特に重要ではないが、Ｐタイプであって
もよい。
電気的分離機構30は、本体の一群のアクティブな半導体
部分を互いに上部表面32に沿って側面方向に分離するよ
うエピタキシャル層26の上部表面32より下の半導体本体
内に埋込まれている。かかるアクティブな部分４つの3
4、36、38及び40が第4a図と第4b図に描かれている。コ
ンポーネント16の回路エレメントはその他のアクティブ
部分内に形成されている。分離機構30は完全に層26を通
って又やや基板24内にまで延びている。機構30は、少な
くともそれが半導体本体の単結晶シリコンと隣接する場
合、二酸化ケイ素などの誘電材料で構成されている。
特に第4a図を参照すると、ヘビードーピングされたＮタ
イプの埋込み領域42とヘビードーピングされたＰタイプ
の埋込み領域44は一般に上述表面32より下の界面28に沿
って存在する。Ｎ＋領域42は部分内にアクティブ部分34
内に延びている。Ｐ＋領域44は部分的にアクティブ部分
36に延びている。埋込み領域42及び44は、サブサーフェ
スPN接合46を形成するよう分離機構30より下で会合す
る。ライトドーピングされたＰタイプの基板材料24はこ
うしてその下部表面に沿って領域42及び44と隣接する。
ヘビードーピングされたＮタイプの接続領域48及びヘビ
ードーピングされたＰタイプの接続領域50は上部表面32
からそれぞれアクティブ部分34及び36内を通して埋込み
領域42及び44まで下方へ延びている。第4a図のサブサー
フェスダイオード上の陰極はＮ＋領域42及び48で形成さ
れたＮタイプのゾーンである。陽極は、Ｐ＋領域44及び
50から成るＰタイプのゾーンである。
第4a図に移行してみると、ヘビードーピングされたＮタ
イプとＰタイプの埋込み領域52及び54は、一般に上部表
面32より下の界面28に沿って存在する。Ｎ＋領域52は、
部分的にアクティブ部分38内に延びている。領域52も
又、第4b図に示されている例において、アクティブ部分
40内に延びている。Ｐ＋領域54は、図示された例におい
て部分40内に存在し、分離機構30の側壁により完全に境
界づけされている。代替的には、Ｐ＋領域54は、機構30
の下部表面より下で下方に延びていてもよい。いずれの
場合でも、埋込み領域及52及び54は、その周囲全体が機
構30と隣接しているサブサーフェスPN接合56を形成する
べく会合している。従ってＰタイプの基板材料24は、機
構30に至るまでＮ＋領域52を完全にとり囲んでいる。
ヘビードーピングされたＮタイプ及びＰタイプの接続領
域58及び60は、上部表面32からそれぞれアクティブ部分
38及び40内へ、埋込み領域52及び54まで下方に延びてい
る。第4b図のサブサーフェスダイオードのための陰極
は、Ｎ＋領域52及び58から成るＮタイプのゾーンであ
る。陽極は、Ｐ＋領域54及び60により形成されたＰタイ
プゾーンである。
接続領域48、50、58及び60の各々は通常、第4a図及び第
4b図には図示されていないものの分離機構30の側壁にま
で延びている。第4a図及び第4b図内の陽極及び陰極の各
々は基本的に別々の一対の領域で構成されるものとして
示されているが、各々の陽極又は陰極は単一のヘビード
ーピングされた領域のみで構成されていてもよい。
接合の両側46又は56に沿ってのシリコン内のドオパント
濃度は、比較的均一である。接合46及び56の曲率は、標
準的表面接合のものよりがるかに小さい。従って、接合
46及び56を通って流れる電流は、これらを横切ってきわ
めて均等に分配される。
第4a図と第4b図内のダイオードの各々についてのしきい
電圧VTは0.5〜１ボルトである。両方のダイオードに対
する降伏電圧VBDは通常約10ボルトであるが、特定の応
用分野に合うよう調整することができる。VBDは通常IC
供給電圧VHH〜VLLより大きいため、ダイオードDS（もし
あれば）は通常動作の間降伏しない。各々のサブサーフ
ェスダイオードは、標準的に前方バイヤス方向に約2.5
オーム、逆バイアス方向に約10オームの直列抵抗をも
つ。各々のダイオードに対する配置面積は、標準的に４
ミル２である。
第３図のダイオードDL及びDSは第4a図の構造で実現する
ことができる。Ｐタイプの基板24は普通給電端子TLに接
続される。第4a図内の構造物の埋込みＰタイプ領域44も
同様に基板24に直接接続される（すなわち介入するPN接
合はない）ため、第4a図の構造をダイオードDHのために
用いることは通常不可能である。この欠点は、この構造
が第4b図のものより低いキャパシタンスをもつという事
実により相殺されている。ダイオードDL、DH及びDSは全
て図4bの構造で実現することができる。
電気伝導度タイプは、第4a図及び第4b図において逆にす
ることができる。この場合、基板24（現在Ｎタイプの電
気伝導度のもの）は通常端子THに接続される。このとき
第4a図の構造を用いてダイオードDH及びDSを実現するこ
とができるが、ダイオードDLを実現することはできな
い。ここでも同様に、ダイオードDL、DH及びDSの全てを
実現するため、第4b図の構造を用いることができる。実
際第4a図及び第4b図に示されている状況と電気伝導度を
逆にした状況の両方を考慮すると、その結果は、ダイオ
ードDL及びＤDHのうち少なくとも１つが通常第4b図の構
造で実現されなくはならないということである。
IC12がESD（又はその他のいくつかの高電圧現象）を受
けているとき、電気エネルギーはIC12を通してその端子
を介して放電する。最も単純なケースにおいては、結果
として生じるESD電圧パルスは、IC端子のうちの２つの
間に現われる。第１図はその１例である。
２つの端子の間に加えられた絶対値の大きい電圧（すな
わち正または負の高電圧）は通常いずれか１つの方向に
おいて他の方向よりも大きな損傷を与える。このこと
は、それぞれコンポーネント16に対する標準的な入力及
び出力側セクションを示している第5a図及び第5b図を参
照することにより理解できる。第5a図において、端子TN
は、NPNトランジスタQINのベース−エミッタ接合を通し
て端子TLに結合された入力ピンである。端子TLにおける
電圧に対し端子TNにおける電圧VNLの高い正の値になっ
たならば、QINベース−エミッタ接合は非常に高い伝導
度をもつことになる。しかしながらトランジスタQ
INは、通常損傷をこうむらない。逆に言うと、QINベー
ス−エミッタ接合は、電圧VNLが高い負の値に達した場
合降伏する、シリコンの溶融が接合にて起こりうる。同
様に、端子TNがNPNトランジスタQOUTを通して端子THに
結合されている出力ピンである第5b図において、端子TN
の電圧に対する端子THでの電圧VHNの高い負の値は、高
い正の値の場合に比べ、トランジスタQOUTをはるかに損
傷する。
前述のことを念頭におくと、第３図の保護装置14は以下
のように作動する。半導体ダイオードDL、DH及びDSは通
常IC12に給電が行なわれているか否かに関らずオフにな
っている。従ってICは給電を受けていないと仮定する。
又、話を単純にするため抵抗器RA及びRBが無いものと仮
定する。ダイオードDL、DH、又はDSを横切りこれを降伏
させ電流を逆のバイアス方向に導く電圧の印加はダイオ
ードにとって本質的に破壊的でないということに留意さ
れたい。
以下に論述されているケースの各々において、装置14が
無い場合に損傷を及ぼすレベルに達することのできる電
圧（第１図内の電圧VGのようなもの）が、２つの端子の
うちの一方が接地基準電圧に保たれた状態で、端子TL、
TH及びTHのうちの２つの間に加えられる。加えられた電
圧は、アースに対し正であると仮定される。
端子TNがアースにある状態で端子TLとTNの間に正の電圧
が加えられた場合、電圧VNLは高い負の値の方へ動き始
める。ダイオードDLはVNLが−VT（約−１ボルト）に達
したとき前進方向においてオンに切替わり、端子TLから
端子TNまでの一次導電性パスを開く。ESDの電流は、VNL
が損傷を起こす負の値に達することがないようにこのパ
スを通って放電する。端子TNが入力ピンである場合、こ
れは第5a図のQINベース−エミッタを保護する。
同じ時間中、端子THは通常端子TL及びTNのうちの１つに
対し開放又は短絡されている。端子THが端子TNに対し短
絡されている場合、ダイオードDHはオフの状態にととま
る。端子TLのものとの関係における端子THにおける電圧
VHLは、高い負の値の方へ移行し始める。ダイオードDS
は、VHLが−VTに達したとき前進方向においてオンに切
替わり、ESD電流をさらに放電するためもう一つの一次
導電性パスを開放する。VHLは同様に、損傷をおこす負
のレベルまで降下しないよう抑制されている。端子THが
端子TLに対し短絡されている場合、ダイオードDSはオフ
の状態にとどまる。VHNは高い正の値に向かって動き始
める。VHNがVBD（標準的に10ボルト）に達したとき、ダ
イオードDHは降伏し、逆方向においてオンに切替わり、
ESD電流を放電するため端子TH及びTNの間に二次導電性
パスを開く。その電圧が「浮動」するよう端子THが開放
されている場合、ダイオードDSとDHが一緒に作動する。
VNLが−（VT＋VBD）に達すると、ダイオードD3は前進方
向においてオンに切替わり、一方ダイオードDHは逆の方
向にてオンに切替わる。このことは、ダイオードDSとDH
を通して二次ESD放電パスを開放させる。端子TNが最後
の２つの状況において出力ピンである場合、第5b図内の
トランジスタQOUTのベース−エミッタ接合はオンに切替
わることができ（抵抗器RHを通して）、非破壊的な形で
トランジスタQOUTを通してESD電流が放電するのを助け
る。
端子THがアースにある状態で端子TNとTHの間に正の電圧
が現われた場合、同様なことが起こる。ダイオードDHは
ダイオードDLSについて上述した形で作動し、逆も同様
である。その結果としての作用は、端子TNが出力ピンで
あるとき第5b図内のQOUTベース−エミッタ接合を保護す
る。
正の電圧は、端子TNが開いた状態で、端子TLとTHの間に
表われる可能性がある。端子THが接地されている場合、
ダイオードDSはVHLが−VTに達したとき再び前進方向に
おいてオンに切替わり、一次ESD放電パスを開く。VHLが
さらに降下して−２VTとなったならば、ダイオードDH及
びDLは両方共前進方向においてオンになり、ESD電流を
放電するため端子TLとTHの間でもう一つの一次導電性パ
スを開く。端子TLがアースにある場合、VHLがVBDに達し
次に２VBDに達したとき反対の導電方向に同じことが起
こる。
発生する出来事はすでに述べてきたことから明白である
はずであるため、残りのケースについては簡単に扱うこ
とにする。端子TLが接地された状態で端子TLとTNの間に
高い電圧が加えられた場合、ダイオードDLが逆方向にオ
ンに切替わる。端子TNが接地された状態で端子THとTNの
間に高い電圧が現われた場合、ダイオードDHについて同
じことが起こる。
前述の説明によると、第5a図内のトランジスタQINのよ
うに結合されたトランジスタが主としてダイオードDLに
より保護されていることがわかる。ダイオードDHはトラ
ンジスタQINに対し２次的保護を提供する。しかしなが
らダイオードDHはコンポーネント16内の他の入力エレメ
ントを保護することができる。ダイオードDLとDHの役割
を逆転させると、第5b図内のトランジスタQOUTのように
接続されたトランジスタ及びコンポーネント16中のその
他の出力エレメントに対し同様の考察が当てはまる。要
するに、ダイオードDL及びDHは、端子TN、TL及びTHのう
ちのいずれか２つの間に加えられた電圧がコンポーネン
ト16を損傷しうるレベルに達することのないように機能
する。
ダイオードDL及びDHは通常一次及び二次的な保護機能を
もつため、端子TNが入力ピンであるか出力ピンであるか
によっていずれか一方が時として削除される可能性もあ
る。このことは、面積的な制限及び／又は電気的制約条
件のために必要となる可能性がある。
第３図の装置14は、IC12に電力供給を行なわれたときほ
ぼ同じ方法で作動する。外部の電源が端子TH及びTL上に
電圧VHH及びVLLを印加しようとしていることによって、
ダイオードDL、DH及びDSの作動が著しく影響されること
はない。
抵抗器RA及びRB（もしあれば）はダイオードDL及びDHと
連動するがそれらの動作に著しい影響を及ぼすことはな
い。抵抗器RAは基本的にダイオードDL及びDHに対するピ
ーク電流を制限し、その有効性を高める。抵抗器RBは
（抵抗器RAと結びついて）コンポーネント16に対するピ
ーク電流を制限し、さらにこれを保護する。
当該サブサーフェスダイオードの１つで容易に達するこ
とのできるものより大きい降伏電圧が望まれるような応
用分野もある。かかる応用分野は、そのダイオードを直
列接続された一組のサブサーフェス半導体ダイオードと
置換することによって処理できる。第６図は、サブサー
フェスダイオードDLXとDLYがダイオードDLに置き代り、
サブサーフェスダイオードDHX及びDNYがダイオードDHに
置き代り、サブサーフェスダイオードDSX及びDSYがダイ
オードDSに置き代わる、この置換の例を示している。第
６図中の保護装置14内のダイオードDLX、DLY、DHX、
DHY、DSX及びDSYの各々は、第4b図の構造で実現でき
る。基板24が端子TLに直接結びつけられている場合、第
4a図の構造でダイオードDLX及びDSXのみが実施できる。
第６図中の装置14は、臨界動作過電圧が２倍になること
を除き、第３図について上に記された方法で作動する。
IC12は時として、１対の給電端子を通して電力供給され
る標準的にアナログ回路である一つの回路部分と、もう
１対の給電端子を通して電力供給される標準的にデジタ
ル回路であるもう１つの回路部分に分けられる。この状
況は第７図に示されているが、ここにおいてラインLIに
相互接続されている回路コンポーネント16及び16′は、
２つの別々に電力供給を受ける回路部分である。コンポ
ーネント16′については、IC12には、VLLに等しい低い
供給電圧VLL′を受入れるための給電端子TLL′、VHHに
等しい従ってVLL′より大きい高い供給電圧VHH′を受け
入れるための給電端末THH、そして情報端子TN′が含ま
れている。装置14には、ダイオードDL及びDHがコンポー
ネント16を保護するのと同じ形でコンポーネント16′を
保護する半導体ダイオードDL′及びDH′が含まれてい
る。ダイオードDL′及びDH′は同様に、第4a図及び第4b
図内に示されているように実現されたサブサーフェスダ
イオードである。
第７図内の保護装置14にはさらに、端子TL及びTL′の間
で反対方向に接続されている一対の相互給電半導体ダイ
オードDXL及びDXL′が含まれている。もう一対の相互給
電半導体ダイオードDXH及びXDH′は、端子DH及びDH′の
間で反対方向に接続されている。ダイオードDXL、DXL、
DXH及びDXH′は、前述のようなサブサーフェスダイオー
ドである。これらは、端子TN、TL及びTHのうちの１つと
端子TN′、TL′及びTH′のうちの１つの間に加えられた
電圧によりコンポーネント16及び16′が損傷されないよ
うにする前述の機構に従って動作する。
第８図は、IC12の拡大ヴァージョンを示している。ここ
において、IC12には、TN1、TN2……TNCとラベリングさ
れた６つのTN情報端子がある。ｉを実行中の整数とする
と、各々の情報端子TNiは、ラインLCiを介してコンポー
ネント16に接続されている。各々の端子TNiについて、
第８図内の装置14は、それぞれ第３図内のダイオードDL
及びDHと同じに配置された別々のサブサーフェスダイオ
ード対DLi及びDHiを含んでいる。ラインLLは端子TLをダ
イオードDL1、DL2……DL6の陽極に接続する。ラインLH
は、端子THをダイオードDL1、DL2……DL6の陰極に接続
する。第８図はダイオードDSに相応する２つのオプショ
ンのサブサーフェス分路ダイオードDS1及びDS2を示して
いる。
ダイオードDL1〜DL6及びDH1〜DH6は、端子DN1〜DN6のい
ずれか２つの間に加えられた電圧がコンポーネント16に
とって有害でありうるレベルに達することがないように
するため上述の機構に従って動作する。１つ例を挙げる
とこのオペレーションが明確になるはずである。「最悪
のケース」は端子TL及びTHが開放状態にあるときに起こ
る。端子TN1及びTN2の間に損傷の可能性ある電圧が加わ
った場合、２つの導電性パスは端子TN1とTN2の間で開
き、電圧の絶対値がVBD＋VTに達したときESD電流を消散
させる。パスのうちの１つはダイオードDL1とDL2を通っ
ており、これらのダイオードのうちの一方は前進走行に
おいてオンに切替わり一方もう１つのダイオードは逆方
向においてオンに切替わる。もう一つのパスはダイオー
ドDH1とDH2を通っており、これらのダイオードは同様に
作動する。
第９図は、第８図のIC12の好ましい配置を示す。第９図
内のIC12のための電気的相互接続システムはパターンに
よる２層の金属層で形成されている。コンポーネント16
とIC12の外側境界線の間にある実線は、上部金属を表わ
す。点線は、下部金属の一部を表わす。「Ｘ」は２つの
金属層間の経由接続点を示している。破線は一般に、装
置14内のサブサーフェスダイオードの外側境界線を示
す。ダイオードDL1〜DL6及びDS1（もしあれば）は、第4
a図の一般的構造で実施されている。ダイオードDH1〜D
H6及びDS2（もしあれば）は、第4b図の一般的構造で実
施されている。
第９図中の装置14は、サブサーフェスダイオードがIC12
の周囲に効率のよい形態で配置されているため、小さな
ダイ面積しかとらない。給電ラインLLは、IC12の外側境
界線近くにある正方形の輪の形にその大部分が配置され
ている。給電ラインLHの大部分は、コンポーネント16の
外側境界線近くのLLの輪の中に同心的に位置づけられた
正方形の輪の形に配置されている。端子TN1−TN6、TL及
びTHは半導体本体より上の２つの輪の間にある。各々の
ダイオードDLiはその一部がLLの輪より下にある。各々
のダイオードDHiはその一部がLHの輪より下にあり、端
子TNiの下にある材料によりダイオードDLiから分離され
ている。
第９図のリング構造にはさらにいくつかの利点がある。
相互接続システムの結びつけられた部分の直列抵抗はか
なり低い。このためリングの位置とは無関係にすぐれた
ピン間ESD保護が得られる。リング構造のための処理用
マスクの設計は単純である。処理収率はきわめて高い。
この構造はこのように標準的IC構築用ブロックとして特
に有益である。
第10図は、エレメントTN1、DL1、及びDH1のまわりに集
中する第９図の配置の１部分の図である。第11図は、第
９図と第10図の平面11〜11を通って切りとられた断面を
示している。オプションのＰタイプのチャネルストップ
層62は基板24の上部の分離機構30の下にある。第11図を
参照のこと。機構30は二酸化ケイ素で構成されている。
第4a図のＮ＋接続領域48は第11図の深浅両Ｎ＋領域64及
び66で形成されている。第4b図内のＮ＋接続領域58は同
様に、第11図内の深浅両Ｎ＋領域68及び70で構成されて
いる。
相互接続システムは下部絶縁層72、下部金属層、中間絶
縁層74、上部金属層そして上部絶縁層76が第10図に示さ
れているように配置されて形づくられている。層72及び
74は主として二酸化ケイ素から成る。層76は窒化ケイ素
又は二酸化ケイ素で形成されている。両金属層は主とし
てアルミニウム合金から成る。下部金属層は、ライン
LH、下部正方形部分78そしてラインLLに対する接続部分
80に分割される。上部金属層は、ラインLC1及びLLなら
びに上部正方形部分82に分けられる。
第12a図〜第12g図は、第11図の構造を製造するためのプ
ロセス中の工程を図示している。第11図及び第12a図〜
第12g図内に示されているさまざまな領域を創り上げる
上で、従来の清掃及びフォトレジストマスキング工程が
用いられている。これらの工程に対する参照指示は、話
を簡略にするため以下の説明では省かれている。以下に
与えられているものと異なる半導体ドウパントも又いく
つかの工程において使用可能である。イオンインプラン
テーション（打ち込み）のいくつかは代替的じ拡散技法
により行なうこともできる。プロセス中のさまざまな点
にある高温が、以下に特に説明されているドウパンドの
拡散をひきおこす他に、インプラントラテスの損傷を修
復させ、打込まれた種を活化させる。
出発点は第11a図に示されているような基板24である。
基板24は２〜20オーム−cmの低抗率を有する。
アンチモンは、基板24内にその上部表面28を通して選択
的に打ち込まれ、ヘビードーピングされた個別のＮタイ
プ領域82及び84を形成する。第12b図参照。アンチモン
のインプランテーションは、50キロエレクトロンボルト
（KeV）（のエネルギー）で２×1015イオン／cm2のSb＋
（の用量）で行なわれる。
基板24は1100℃以上で少なくとも60分間、非酸化性環境
の下で焼きなましされる。こうして打ち込まれた領域82
及び84内のアンチモンはさらに基板24内部へと拡散し第
12c図に示されているように表面28に沿ってそれぞれＮ
タイプの埋込み部分86及び88を形成する。焼きなまし
は、1200℃で75分間行なうことが望ましい。
ここでホウ素が表面28を通して基板24内に選択的に打ち
込まれ、第12d図に描かれているように個別のベビード
ーピングされたＰタイプの領域90及び92を形成する。Ｐ
＋領域90はＮ＋部分86の近くにある（そして突合わさっ
ているか部分的に重なり合っている可能性がある）。Ｐ
＋領域92は部分的又は全面的に表面28に至るまでＮ＋部
分88によりとり囲まれている。第12d図は後者の例を示
している。ホウ素のインプランテーションは180KeVで、
２×1014イオン／cm2のホウ素にて行なわれる。
0.3〜1.0オーム−cmの抵抗率をもつＮエピタキシャル層
26が表面28上に約1.5ミクロンの厚みまで成長させられ
る。第12c図参照のこと。エピタキシャル成長は、1030
℃で６分間行なわれる。エピタキシャル成長の間、打ち
込まれたアンチモンがさらに基板24内にそして上方へエ
ピタキシャル層26内へ深く拡散するにつれて、Ｎ＋部分
86及び88はやや拡大する。領域90及び92内に打ち込まれ
たホウ素は、第12c図に示されている形でシリコン内部
にさらに深く拡散し、それぞれＰタイプの部分94及び96
を界面28に沿って形成する。結果として得られる部分86
と96の間のPN接合は、項目98としてラベリングされる。
絶縁層分離機構30のための一般的場所において層26内に
溝がエッチングそれ、その後ホウ素のチャネルストップ
インプラントがこの溝の底部のシリコン内に行なわれ
る。溝より上の層26の一部及び基板24の下の薄い部分
は、分離機構30及びアクティブ部分34、36、38及び40を
作り上げるため熱により酸化させられる。
酸化の間、埋込み部分86、88、94及び96内の打ち込みさ
れた種はさらに基板24及び層26内深く拡散する。打込ま
れたホウ素は、打込まれたアンチモンよりはるかに多く
拡散する。従って部分86、94、88及び96はその埋込み部
域42、44、52及び54に変換されPN接合46及び56を構成す
る。さらに、打込まれたチャネルストップホウ素は、前
進する二酸化ケイ素よりやや先行して動き、2000オーム
／スクェアの面積抵抗でＰ領域62を作り上げる。
Ｎ＋領域64及び68、Ｐ＋領域50及び60及びＮ＋領域66及
び70は、リンをアクティブ部分34及び38内に打ち込み、
1000℃で60分間焼きなましし、ホウ素をアクティブ部分
36及び40に打ち込み、800℃で30分間焼きなましし、ひ
素を部分34及び38に打ち込み、1000℃で30分間焼きなま
しすることによって作り上げられる。領域64及び68のた
めのリンのイオンプラントは、180KeVで３×1015イオン
／cm2のＰ＋を用いて行なわれる。領域50及び60のため
のホウ素のインプランテーションは、90KeVで１×1015
イオン／cm2のＢ＋を用いて行なわれる。領域66及び70
のためのひ素のインプランテーションは50KeVで１×10
16イオン／cm2のAS +を用いて行なわれる。焼きなましは
全て、非酸化性環境内で行なわれる。第12g図は、結果
として得られる構造を示している。
ここで相互接続システムが、従来の蒸着及びエッチング
工程に従って製造され第11図の構造を生成する。こうし
て基本的なダイ製造プロセスが完了する。
本発明は特定の実施態様を参考にして説明されてきた
が、この説明はほんの一例として示されたものにすぎ
ず、特許請求の範囲に記されている本発明の範囲を制限
するものとしてみなされてはならない。例えば、本発明
はMOSICにも又バイポーラ型ICにも適用される。分離機
構は、半導体本体の材料と隣接する誘電材料のシェルで
形づくられていてもよい。いくつかのその他の材料、代
表的には多結晶性シリコンがシェルを充てんすることに
なる。好ましい配置内のリングの各々は中断部分を有す
る。リングの相対的位置は逆にすることができる。この
ように、当該分野の熟練者は、特許請求の範囲に規定さ
れているような本発明の頁の範囲及び考え方から逸脱す
ることなくさまざまな変更、修正及び応用を行なうこと
が可能である。
【図面の簡単な説明】
第１図は、保護装置を有するICが人体が生成するESDを
モデリングする回路といかに相互作用するかを図示する
回路／構成図である。 第２図は、先行技術の保護装置を用いるICの回路／構成
図である。 第３図は、本発明に基づきサブサーフェスダイオードで
形成された保護装置を用いるICの回路／構成図である。 第4a図及び第4b図は、第３図の装置内で使用可能なサブ
サーフェスダイオードの横断面側面構造図である。 第5a図及び第5b図は、第３図の装置により保護されてい
る標準的エレメントの回路図である。 第６図は、保護装置がさらに直列にサブサーフェスダイ
オードを用いているような、第３図のICの変形実施態様
の回路／構成図である。 第７図は、本発明に基づく装置により保護されている別
々に電力供給を受けている回路のコンポーネントを有す
るICの回路／構成図である。 第８図は、本発明に基づく保護装置を用いる拡大された
ICの回路／構成図である。 第９図は、第８図のICの配置図である。 第10図は、第９図の一部の拡大図である。 第11図は、第９図と第10図内の平面11−11を通って切り
とられた横断面側面構造図である。 第12a図、12b図、12c図、12d図、12e図、12f図及び12g
図は、第11図の構造に至る製造プロセスにおける各工程
を表わす横断面側面構造図である。 主要な構成要素の番号 12……IC、14……保護装置、16……回路コンポーネン
ト、22……ノード、24……シリコン基板、26……エピタ
キシャルシリコン層、28,32……上部表面、30……分離
機構、34,36,38,40……アクティブ部分、42,44,52,……
埋込み領域、46,56……サブサーフェスPN接合、48,50,5
8,60……接続領域、Ｔ……端子、Ｄ……ダイオード、Ｑ
……トランジスタ、Ｖ……電圧、62……チャネルストッ
プ層、64,66,68,70……深浅両Ｎ＋領域、72……下部絶
縁層、74……中間絶縁層、76……上部絶縁層、78……下
部正方形部分、80……接続部分、82……上部正方形部
分。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62 27/06 29/866 Ｈ０１Ｌ 29/90 Ｄ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】第１の供給電圧を受けるための第１の給電
    端子、第１の給電電圧より大きい第２の供給電圧を受け
    るための第２の給電端子、それに沿ってコンポーネント
    の電子エレメントが位置づけられている上部表面をもつ
    半導体本体の一部から成り給電端子に結合されている保
    護された回路のコンポーネントそして外部環境との間で
    情報を伝送するためのめコンポーネントに連結された情
    報端子を含み、保護装置には本体の一部から成る第１及
    び第２のダイオードが含まれ、第１のダイオードにはそ
    れぞれ第１の給電端子と情報端子に結合された陽極及び
    陰極がついており第２のダイオードにはそれぞれ情報端
    子の第２の給電端子に結合された陽極及び陰極がついた
    保護装置の備わった集積回路であり、 各ダイオードの陽極及び陰極がそれぞれ、上部表面から
    半導体本体内に延びるＰタイプのゾーン及びＮタイプの
    ゾーンからなり、 Ｐタイプのゾーン及びＮタイプのゾーンが、PN接合を形
    成しており、このPN接合の一部が絶縁分離領域に接して
    おり、PN接合が半導体本体の上部表面には達成していな
    いことを特徴とする保護装置の備わった集積回路。
  2. 【請求項２】前記各ゾーンには（ａ）上部表面より下に
    存在する埋込み領域及び（ｂ）上部表面からその埋込み
    領域まで下方に延びる接続領域が含まれ、各ダイオード
    に対する埋込み領域が会合して前記PN接合を形成してい
    ることを特徴とする、請求項１に記載の集積回路。
  3. 【請求項３】第１の供給電圧を受けるための第１の給電
    端子、第１の供給電圧より大きい第２の供給電圧を受け
    るための第２の供給端子、それに沿ってコンポーネント
    の電子エレメントが位置づけられている上部表面をもつ
    半導体本体の一部から成り給電端子に結合されている保
    護された回路のコンポーネントそして外部環境との間で
    情報を伝送するためコンポーネントに結合された情報端
    子を有し、保護装置には本体の一部から成るダイオード
    が含まれ、そのダイオードはいずれもそれぞれ第１の給
    電端子と情報端子に結合された陽極と陰極をもつか或い
    はそれぞれ情報端子及び第２の給電端子に結合された陽
    極及び陰極をもつ集積回路用の保護装置であり、 各ダイオードの陽極及び陰極がそれぞれ、上部表面から
    半導体本体内に延びるＰタイプのゾーン及びＮタイプの
    ゾーンからなり、これらゾーンが半導体本体内に入り込
    む分離領域によって上部表面に沿って側方に分離されて
    おり、分離領域が少なくとも本体の材料と隣接する所に
    おいて誘電材料でほぼ構成されており、 Ｐタイプのゾーン及びＮタイプのゾーンが、PN接合を形
    成しており、このPN接合の一部が分離領域に接してお
    り、PN接合が半導体本体の上部表面には達していないこ
    とを特徴とする集積回路用の保護装置。
  4. 【請求項４】第１の供給電圧を受けとるための第１の給
    電端子、第１の給電電圧より大きい第２の供給電圧を受
    けるための第２の給電端子、給電端子に結合された保護
    された回路のコンポーネントそして外部環境との間で情
    報を伝送するためコンポーネントに結合された情報端子
    を含み、保護装置には第１及び第２のダイオードが含ま
    れ、第１のダイオードにはそれぞれ第１の給電端子と情
    報端子に結合された陽極及び陰極がついており第２のダ
    イオードにはそれぞれ情報端子と第２の供給端子に結合
    された陽極及び陰極がついている保護装置の備わった集
    積回路の製造方法であり、 一対の別々の場所にてその上部表面を通して選定された
    電気伝導度タイプの半導体基板内へのＮタイプドオパン
    トを導入し（ａ）、一対の別々の場所にてその上部表面
    を通して基板内へＰタイプのドオパントを導入する
    （ｂ）工程、 基板とエピタキシャル層を含む半導体本体を形成するよ
    う基板の上部表面上にエピタキシャル半導体層を成長さ
    せる工程、 本体の部分を互いに側方に分離するよう上部表面から本
    体内に入り込んでいる絶縁分離領域を生成し、（ａ）そ
    れぞれ本体の上部表面から本体の一対の部分内へ延びて
    いる一対のＮタイプの接続領域と（ｂ）本体の上部表面
    からそれぞれ本体の別の一対の部分内へ延びている１対
    のＰタイプの接続領域とを設立する工程、そして 先行するドオパンドを少なくとも前記の工程中さらに本
    体内に拡散させ、（ａ）１対のＮタイプの埋込み領域と
    （ｂ）それぞれＮタイプの埋込み領域と会合し全体的に
    本体の上部表面より下にある１対の別々のPN接合を規定
    するような１対のＰタイプの埋込み領域とが形成される
    ようにする工程、から成り、 PN接合の部分が絶縁分離領域に接触し、Ｎタイプの埋込
    み領域はそれぞれＮタイプの接続領域と会合し陰極を形
    成し、Ｐタイプの埋込み領域はそれぞれＰタイプの接続
    領域と会合して陽極を形成することを特徴とする保護装
    置の備わった集積回路の製造方法。
  5. 【請求項５】第１の供給電圧を受けるための第１の供給
    端子、第１の供給電圧より大きい第２の供給電圧を受け
    るための第２の供給端子、供給端子に結合されている保
    護された回路のコンポーネント及び外部環境との間で情
    報を伝送するためコンポーネントに結合された情報端子
    を含み、保護装置にはそれぞれ第１の給電端子及び情報
    端子に結合された陽極及び陰極をもつか又はそれぞれ情
    報端子及び第２の供給端子に結合された陽極及び陰極を
    もつダイオードが含まれる保護装置の備わった集積回路
    の製造方法であり、 その上部表面を通してＰタイプの半導体基板の一部内に
    Ｎタイプのドオパントを導入する工程、 基板の上部表面に沿ってＮタイプの部分を形成するため
    Ｎタイプのドオパントをさらに基板内に拡散させるよう
    基板を焼きなましする工程、 基板の上部表面に至るまで少なくとも部分的にＮタイプ
    の部分によりとり囲まれている基板の一部内にＰタイプ
    のドオパントを導入する工程、 基板及びエピタキシャル層を含む半導体本体を形成する
    ため上部表面上にエピタキシャル半導体層を成長させる
    工程、 本体の部分を互いに側方に分離するよう上部表面から本
    体内に入り込んでいる絶縁分離領域を生成し、上部表面
    からそれぞれ本体の一対の部分内へ延びるＮタイプの接
    続領域とＰタイプの接続領域を設立する工程、そして 焼きなまし工程の後の工程の間先行するドオパントがさ
    らに本体内に拡散するようにしこうして本体の上部表面
    より下で絶縁分離領域にその周囲全体が隣接するような
    PN接合を構成すべく会合するヘビードーピングされたＮ
    タイプの埋込み領域とヘビードーヒングされたＰタイプ
    の埋込み領域とを形成する工程、から成り、 Ｎタイプの領域同士、Ｐタイプの領域同士が互いに会合
    し、ダイオードが複数のこれら領域からなることを特徴
    とする保護装置の備わった集積回路の製造方法。
  6. 【請求項６】前記焼きなまし工程が、1100℃以上の温度
    で行われることを特徴とする、請求項５に記載の方法。
  7. 【請求項７】前記焼きなまし工程が、少なくとも60分間
    行われることを特徴とする請求項６に記載の方法。
  8. 【請求項８】前記絶縁分離領域を生成する工程にはエピ
    タキシャル層の選択された部分及び基板の下にある部分
    の酸化作業が含まれていることを特徴とする請求項７に
    記載の方法。
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