JPS61242060A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61242060A JPS61242060A JP8383485A JP8383485A JPS61242060A JP S61242060 A JPS61242060 A JP S61242060A JP 8383485 A JP8383485 A JP 8383485A JP 8383485 A JP8383485 A JP 8383485A JP S61242060 A JPS61242060 A JP S61242060A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、酸化膜分離プロセスを用いてプラスサージ破
壊から回路素子を保護する保護回路が作り込まれた半導
体集積回路に関するもめである。
壊から回路素子を保護する保護回路が作り込まれた半導
体集積回路に関するもめである。
従来の技術
半導体集積回路の回路素子をサージ破壊から保護するこ
とは信頼性の上からも重要であり、このため入力端子と
回路素子の間にサージ対策用の保護回路を挿入し集積化
することがおこなわれている０ このような実施例は、例えば実用新案出願公告昭５９−
１５５０８号公報に示されている。
とは信頼性の上からも重要であり、このため入力端子と
回路素子の間にサージ対策用の保護回路を挿入し集積化
することがおこなわれている０ このような実施例は、例えば実用新案出願公告昭５９−
１５５０８号公報に示されている。
このサージ破壊防止のための保護回路を集積化した部分
の断面構造図を第２図に示す。
の断面構造図を第２図に示す。
保護回路は、Ｐ形シリコン基板１上にｎ形シリコン層２
をエピタキシャル成長させ、さらにこのｎ形シリコン層
２をＰ形分離領域３で分離して島領域２人と２Ｂを形成
し、島領域２Ａ中にはＰ形の抵抗領域４を、また島領域
２Ｂの中にはダイオードのアノード領域となるＰ影領域
５′ｆ、作り込み、最後に、抵抗領域４の両端に電極６
と７、島領域２人と２Ｂを相互接続する配線層８、およ
びアノード領域５と分離領域３を接続する配線層９を形
成した構造となっている。
をエピタキシャル成長させ、さらにこのｎ形シリコン層
２をＰ形分離領域３で分離して島領域２人と２Ｂを形成
し、島領域２Ａ中にはＰ形の抵抗領域４を、また島領域
２Ｂの中にはダイオードのアノード領域となるＰ影領域
５′ｆ、作り込み、最後に、抵抗領域４の両端に電極６
と７、島領域２人と２Ｂを相互接続する配線層８、およ
びアノード領域５と分離領域３を接続する配線層９を形
成した構造となっている。
第３図は、この保護回路の等価回路図である。
この回路は、電極６と電極７との間に抵抗領域４で付与
される抵抗Ｒが接続され、この抵抗に抵抗領域４がエミ
ッタ領域、島領域２人がベース領域、そしてシリコン基
板１がコレクタ領域となるｐｎｐｎ保形保護ランジスタ
ＴＲが接続され、さらに、このトランジスタＴＨのベー
スに島領域２Ｂがカソード、ｐ影領域５がアノードとな
るダイオードＤのカソードが接続された構成である０な
おトランジスタＴＨのコレクタとダイオードＤのアノー
ドはともに接地されている０ このように構成された保護回路は、入力端子となる電極
６にプラスサージが加わると保護すべぎ回路素子に繋る
電極７にサージ電流が流れる前にダイオードＤがブレイ
クダウンして放電電流が流れ、この電流がトランジスタ
ＴＨのベース電流となり、トランジスタＴＲが導通して
サージ電流の大半をコレクタ電流として基板に流し、こ
の動作で回路素子をサージ破壊から保護することを意図
している。なお、抵抗Ｒはサージを減衰させるために挿
入されたものである。
される抵抗Ｒが接続され、この抵抗に抵抗領域４がエミ
ッタ領域、島領域２人がベース領域、そしてシリコン基
板１がコレクタ領域となるｐｎｐｎ保形保護ランジスタ
ＴＲが接続され、さらに、このトランジスタＴＨのベー
スに島領域２Ｂがカソード、ｐ影領域５がアノードとな
るダイオードＤのカソードが接続された構成である０な
おトランジスタＴＨのコレクタとダイオードＤのアノー
ドはともに接地されている０ このように構成された保護回路は、入力端子となる電極
６にプラスサージが加わると保護すべぎ回路素子に繋る
電極７にサージ電流が流れる前にダイオードＤがブレイ
クダウンして放電電流が流れ、この電流がトランジスタ
ＴＨのベース電流となり、トランジスタＴＲが導通して
サージ電流の大半をコレクタ電流として基板に流し、こ
の動作で回路素子をサージ破壊から保護することを意図
している。なお、抵抗Ｒはサージを減衰させるために挿
入されたものである。
発明が解決しようとする問題点
この構造では、素子間の分離にｐｎ接合を使用している
。ところで、分離領域３０表面不純物濃度は一般に６×
１０〜ｌＸ１０ｃｍ 程度であり、一方、ダイオード
Ｄのアノード領域５は集積回路の中に作り込む通常のｎ
ｐｎ ）ランジスタのベース領域の形成時と同時に形成
され、その表面不純物濃度は分離領域３の表面不純物濃
度よりも１桁程低い１×１０１８〜１×１０１９ｃｍ−
３程度の濃度となる０したがって、ダイオードＤの降伏
電圧（Ｖｉ＋）よりもトランジスタＴＨのベース・コレ
クタ間の降伏電圧（ＢＶｃＢｏ）７％低くなる。この結
果エミッタ・コレクタ間の降伏電圧（ＢＹ ｃ ｚ ｏ
紛低くなる。
。ところで、分離領域３０表面不純物濃度は一般に６×
１０〜ｌＸ１０ｃｍ 程度であり、一方、ダイオード
Ｄのアノード領域５は集積回路の中に作り込む通常のｎ
ｐｎ ）ランジスタのベース領域の形成時と同時に形成
され、その表面不純物濃度は分離領域３の表面不純物濃
度よりも１桁程低い１×１０１８〜１×１０１９ｃｍ−
３程度の濃度となる０したがって、ダイオードＤの降伏
電圧（Ｖｉ＋）よりもトランジスタＴＨのベース・コレ
クタ間の降伏電圧（ＢＶｃＢｏ）７％低くなる。この結
果エミッタ・コレクタ間の降伏電圧（ＢＹ ｃ ｚ ｏ
紛低くなる。
このため、電極６にプラスサージが加わると、ダイオー
ドＤがプレインダウンする以前にトランジスタＴＨのエ
ミッタ・コレクタ間にブレイクダウンがおこシ、第４図
に示す等価回路図のようにベースが開放された状態とな
る。このベースが開放された状態でトランジスタのエミ
ッタ・コレクタ間のブレイクダウンによシ導通した場合
のインピーダンスはトランジスタにベース電流を流して
導通させたときのインピーダンスより大きくなる。
ドＤがプレインダウンする以前にトランジスタＴＨのエ
ミッタ・コレクタ間にブレイクダウンがおこシ、第４図
に示す等価回路図のようにベースが開放された状態とな
る。このベースが開放された状態でトランジスタのエミ
ッタ・コレクタ間のブレイクダウンによシ導通した場合
のインピーダンスはトランジスタにベース電流を流して
導通させたときのインピーダンスより大きくなる。
したがって、ベースが開放の状態ではサージ電流の大半
を基板に流し込む回路機能が損われ、サージ電流の一部
が回路素子側に流れ込み、素子が破壊され、サージ対策
の防止が十分におこなえない不都合が生じる。
を基板に流し込む回路機能が損われ、サージ電流の一部
が回路素子側に流れ込み、素子が破壊され、サージ対策
の防止が十分におこなえない不都合が生じる。
問題点を解決するための手段
本発明の半導体集積回路は、−導電形の半導体基板上に
これとは逆導電形の埋め込み領域が形成され、同埋め込
み領域上に周囲が絶縁物で包囲された逆導電形の半導体
層の２つが離間して形成され、さらに前記２個の半導体
層のそれぞれの表面部分には一導電形の第１および第２
領域が形成され、前記第１領域に信号入力用電極が、前
記第２領域にはこれを前記半導体基板へ接続する配線層
が形成されてなる保護回路が作り込まれたものである。
これとは逆導電形の埋め込み領域が形成され、同埋め込
み領域上に周囲が絶縁物で包囲された逆導電形の半導体
層の２つが離間して形成され、さらに前記２個の半導体
層のそれぞれの表面部分には一導電形の第１および第２
領域が形成され、前記第１領域に信号入力用電極が、前
記第２領域にはこれを前記半導体基板へ接続する配線層
が形成されてなる保護回路が作り込まれたものである。
作用
本発明の半導体集積回路では、保護回路形成用の素子間
の分離が酸化膜による分離構造となるためｐｎ接合分離
構造のものよりも保護用トランジスタのベース・コレク
タ間耐圧が大きくなる。また、保護用トランジスタのベ
ース領域として埋め 。
の分離が酸化膜による分離構造となるためｐｎ接合分離
構造のものよりも保護用トランジスタのベース・コレク
タ間耐圧が大きくなる。また、保護用トランジスタのベ
ース領域として埋め 。
込み層も利用する構造であるためベース幅が広がり電流
増幅率０１重）が小さくなり、エミッタ・コレクタ間の
降伏電圧（ＢＶｃｘｏ）はベース駆動用のダイオードの
降伏電圧（Ｖ Ｂ）よシも高くなる。し友がってプラス
サージが入力端子に加わった場合、まずサージ電流がベ
ース駆動用ダイオードに流れ込み、こののち、保護用ト
ランジスタが確実に導通する。
増幅率０１重）が小さくなり、エミッタ・コレクタ間の
降伏電圧（ＢＶｃｘｏ）はベース駆動用のダイオードの
降伏電圧（Ｖ Ｂ）よシも高くなる。し友がってプラス
サージが入力端子に加わった場合、まずサージ電流がベ
ース駆動用ダイオードに流れ込み、こののち、保護用ト
ランジスタが確実に導通する。
実施例
本発明の半導体集積回路の内に作り込まれる保護回路部
の断面構造例゛を第１図に示す。この構造は、以下に説
明する製造過程を経て完成する。
の断面構造例゛を第１図に示す。この構造は、以下に説
明する製造過程を経て完成する。
まず、ｐ形シリコン基板１０の中に酸化シリコン膜（図
示せず）をマスクとしてアンチモン（ｓｂ）あるいは砒
素（ムａｈスピンオン法やイオン注入法あるいはカプセ
ル法により選択的にドープしてｎ形埋め込み層１１を形
成する。
示せず）をマスクとしてアンチモン（ｓｂ）あるいは砒
素（ムａｈスピンオン法やイオン注入法あるいはカプセ
ル法により選択的にドープしてｎ形埋め込み層１１を形
成する。
次に、同様な方法でｐ形シリコン基板１ｏの他の部分に
ボロン（Ｂ）ｔ−選択的にドープしてｐ形埋め込み層１
２を形成する。
ボロン（Ｂ）ｔ−選択的にドープしてｐ形埋め込み層１
２を形成する。
こののち、表面の酸化シリコン膜をすべて除去し、引き
続いて表面全体に比抵抗が０・５〜１０Ω・ｃｍＯｐ形
のシリコン層ｆＯ・５〜３μｍの厚さにエピタキシャル
成長させ、こののち、ｎ形シリコン層の表面全域に厚さ
が１００〜ＳＯＯ人の酸化シリコン膜（図示せず）と厚
さが５００−１５００人の窒化シリコン膜（図示せず）
を順次形成し、これらの膜を選択的にエツチングしてｎ
形埋め込み層１１上にあって保護用トランジスタと駆動
用ダイオードを形成すべき島領域となるべき２部分およ
びｐ形埋め込み層１２上にあってコンタクト領域全形成
すべき島領域となる部分にのみ酸化シリコン膜と窒化シ
リコンミｔ残し、さらにこれらに露われることなく露出
するｎ形シリコン層部分を厚みが半分程度になるまでエ
ツチングして凹所を形成する。
続いて表面全体に比抵抗が０・５〜１０Ω・ｃｍＯｐ形
のシリコン層ｆＯ・５〜３μｍの厚さにエピタキシャル
成長させ、こののち、ｎ形シリコン層の表面全域に厚さ
が１００〜ＳＯＯ人の酸化シリコン膜（図示せず）と厚
さが５００−１５００人の窒化シリコン膜（図示せず）
を順次形成し、これらの膜を選択的にエツチングしてｎ
形埋め込み層１１上にあって保護用トランジスタと駆動
用ダイオードを形成すべき島領域となるべき２部分およ
びｐ形埋め込み層１２上にあってコンタクト領域全形成
すべき島領域となる部分にのみ酸化シリコン膜と窒化シ
リコンミｔ残し、さらにこれらに露われることなく露出
するｎ形シリコン層部分を厚みが半分程度になるまでエ
ツチングして凹所を形成する。
こののち、チャンネルストッパ領域形成用のボロン（Ｂ
） ｔ、前記の凹所内にイオン注入しｔ後、高圧酸化炉
等で酸化処理を行い、窒化シリコン膜で覆われていない
ｎ形シリコン層部分を選択的に酸化して酸化シリコン物
理１３を形成し、これらで包囲された島領域１４人、１
４Ｂおよび１４Ｃを形成する。
） ｔ、前記の凹所内にイオン注入しｔ後、高圧酸化炉
等で酸化処理を行い、窒化シリコン膜で覆われていない
ｎ形シリコン層部分を選択的に酸化して酸化シリコン物
理１３を形成し、これらで包囲された島領域１４人、１
４Ｂおよび１４Ｃを形成する。
次に、表面に残る窒化シリコン膜と酸化シリコン膜をす
べて除去して島領域１４ Ａ ＋ １４ Ｂ ＋１４
０の表面を露出させ、さらにこの部分からｐ形不純物た
とえばボロン（Ｂ）をイオン注入して島領域１４Ａ中に
はｐｎｐトランジスタのエミッタとなるｐ影領域１６を
、島領域１４Ｂ中にはダイオびたｐ形の埋め込み層１４
に繋がるｐ影領域１７を形成する。
べて除去して島領域１４ Ａ ＋ １４ Ｂ ＋１４
０の表面を露出させ、さらにこの部分からｐ形不純物た
とえばボロン（Ｂ）をイオン注入して島領域１４Ａ中に
はｐｎｐトランジスタのエミッタとなるｐ影領域１６を
、島領域１４Ｂ中にはダイオびたｐ形の埋め込み層１４
に繋がるｐ影領域１７を形成する。
しかるのち、高純度のアルミニウム（ム１）あるいはシ
リコン（Ｓｉ ）を重量比で１チ程度含んだアルミニウ
ムを用いてエミッタ領域１５に繋がる電極１８と、ダイ
オードのアノード領域１６とｐ影領域１７を相互接続す
る配線層１９ｆ：形成する０ 以上の過程を経ることによりｐ影領域１５をエミッタ領
域、ｎ形の島領域１４ムおよびｎ形埋め込み層１１をペ
ース、そしてシリコン基板１０をコレクタとする保護用
のｐｎｐトランジスタと、ｐ影領域１６をアノード、島
領域１４８ｆｔカソードとするダイオードが形成され、
″１次保護用のｐｎｐトランジスタのペースとダイオー
ドのカンードとがｎ形埋め込み層１１で接続され、さら
に保護用ｐｎｐトランジスタのコレクタとダイオードの
アノードが接地された保護回路が構成される。
リコン（Ｓｉ ）を重量比で１チ程度含んだアルミニウ
ムを用いてエミッタ領域１５に繋がる電極１８と、ダイ
オードのアノード領域１６とｐ影領域１７を相互接続す
る配線層１９ｆ：形成する０ 以上の過程を経ることによりｐ影領域１５をエミッタ領
域、ｎ形の島領域１４ムおよびｎ形埋め込み層１１をペ
ース、そしてシリコン基板１０をコレクタとする保護用
のｐｎｐトランジスタと、ｐ影領域１６をアノード、島
領域１４８ｆｔカソードとするダイオードが形成され、
″１次保護用のｐｎｐトランジスタのペースとダイオー
ドのカンードとがｎ形埋め込み層１１で接続され、さら
に保護用ｐｎｐトランジスタのコレクタとダイオードの
アノードが接地された保護回路が構成される。
このように構成された保護回路の電極１８にプラスサー
ジが加わるとトランジスタのエミッタ・コレクタ間の降
伏電圧よりもダイオードの降伏電圧の方が低いためサー
ジ電流の一部がトランジスタのエミッタ領域１５、ベー
ス領域１４ムヲ通す、さらにｎ形埋め込み層１１を通っ
てダイオードに流れダイオードは導通する。するとトラ
ンジスタのペース電流が流れたことになシトランジスタ
は導通し、入力端子と基板間が低インピーダンスで接地
されるためサージ電流のすべてがコレクタ電流としてシ
リコン基板１ｏに流れ込む。
ジが加わるとトランジスタのエミッタ・コレクタ間の降
伏電圧よりもダイオードの降伏電圧の方が低いためサー
ジ電流の一部がトランジスタのエミッタ領域１５、ベー
ス領域１４ムヲ通す、さらにｎ形埋め込み層１１を通っ
てダイオードに流れダイオードは導通する。するとトラ
ンジスタのペース電流が流れたことになシトランジスタ
は導通し、入力端子と基板間が低インピーダンスで接地
されるためサージ電流のすべてがコレクタ電流としてシ
リコン基板１ｏに流れ込む。
なお、実施例ではサージ対策用の抵抗を付けなかったが
、エミッタ領域１６の両端にコンタクト窓をあけ、入力
端子用の電極と回路素子に接続するための電極を形成す
ることによシ抵抗全挿入しサージ対策効果を高めること
もできる。また、ダイオードのアノードをシリコン基板
に接続するためのコンタクト領域は必ずしも必要ではな
く、他の手段でダイオードのアノードをシリコン基板に
接続してもよい。
、エミッタ領域１６の両端にコンタクト窓をあけ、入力
端子用の電極と回路素子に接続するための電極を形成す
ることによシ抵抗全挿入しサージ対策効果を高めること
もできる。また、ダイオードのアノードをシリコン基板
に接続するためのコンタクト領域は必ずしも必要ではな
く、他の手段でダイオードのアノードをシリコン基板に
接続してもよい。
発明の効果
本発明の半導体集積回路によれば、ｐｎｐトランジスタ
のペースに接続されたダイオードにまずサージ電流の一
部分が流れ、これによりトランジスタを導通させるため
、サージ電流を回路素子に流すことなく全てを基板に流
し込むことができ、回路素子をサージ破壊から確実に保
護することができる効果が奏される。
のペースに接続されたダイオードにまずサージ電流の一
部分が流れ、これによりトランジスタを導通させるため
、サージ電流を回路素子に流すことなく全てを基板に流
し込むことができ、回路素子をサージ破壊から確実に保
護することができる効果が奏される。
まり、トランジスタのペース領域とダイオードのカソー
ドとを電極配線で接続するのではなく、埋め込み層で接
続するため集積度の向上を図ることができる。
ドとを電極配線で接続するのではなく、埋め込み層で接
続するため集積度の向上を図ることができる。
第１図は本発明のプラスサージ破壊防止のための保護回
路を集積化した部分の断面構造図、第２図は従来のプラ
スサージ破壊防止のための保護回路を集積した部分の断
面構造図、第３図はプラスサージ破壊防止のための保護
用の等価回路図、第４図は従来のプラスサージ破壊防止
として実際に動作する等価回路図である。 １０・・・・・・ｐ形シリコン基板、１１・・・・・・
ｎ形埋め込み層、１２・・・・・・ｐ形埋め込み層、１
３・・・・・・酸化シリコン初層、１４ム、１４Ｂ、１
４Ｇ・・・・・・島領域、１５・・・・・・エミッタ領
域、１６・・・・・・アノード領域、１７・・・・・・
ｐ影領域、１８・・・・・・電極、１９・・・・・・配
線層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆＯ
−−−ｐ秒シリＪン基双 イＣ−−ア７−ド° ″ ｒ’ｒ−−−ｐ 乃 ″ ｆ８−電極 イｑ−ｍｇ看１し４ｉ
路を集積化した部分の断面構造図、第２図は従来のプラ
スサージ破壊防止のための保護回路を集積した部分の断
面構造図、第３図はプラスサージ破壊防止のための保護
用の等価回路図、第４図は従来のプラスサージ破壊防止
として実際に動作する等価回路図である。 １０・・・・・・ｐ形シリコン基板、１１・・・・・・
ｎ形埋め込み層、１２・・・・・・ｐ形埋め込み層、１
３・・・・・・酸化シリコン初層、１４ム、１４Ｂ、１
４Ｇ・・・・・・島領域、１５・・・・・・エミッタ領
域、１６・・・・・・アノード領域、１７・・・・・・
ｐ影領域、１８・・・・・・電極、１９・・・・・・配
線層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆＯ
−−−ｐ秒シリＪン基双 イＣ−−ア７−ド° ″ ｒ’ｒ−−−ｐ 乃 ″ ｆ８−電極 イｑ−ｍｇ看１し４ｉ
Claims (1)
- 一導電形の半導体基板上にこれとは逆導電形の埋め込み
領域が形成され、同埋め込み領域上に周囲が絶縁物で包
囲された逆導電形の半導体層の２つが離間して形成され
、さらに前記２個の半導体層のそれぞれの表面部分には
一導電形の第１および第２領域が形成され、前記第１領
域に信号入力用電極が、前記第２領域にはこれを前記半
導体基板へ接続する配線層が形成されてなる保護回路が
作り込まれたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8383485A JPS61242060A (ja) | 1985-04-19 | 1985-04-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8383485A JPS61242060A (ja) | 1985-04-19 | 1985-04-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242060A true JPS61242060A (ja) | 1986-10-28 |
Family
ID=13813724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8383485A Pending JPS61242060A (ja) | 1985-04-19 | 1985-04-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0296675A2 (en) * | 1987-06-23 | 1988-12-28 | Koninklijke Philips Electronics N.V. | An integrated circuit with a protection device utilizing one or more subsurface diodes and associated method of manufacture |
-
1985
- 1985-04-19 JP JP8383485A patent/JPS61242060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0296675A2 (en) * | 1987-06-23 | 1988-12-28 | Koninklijke Philips Electronics N.V. | An integrated circuit with a protection device utilizing one or more subsurface diodes and associated method of manufacture |
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