KR100307568B1 - 게이트측벽절연막의형성방법및mos전계효과트랜지스터의제조방법 - Google Patents

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Abstract

(과제)
밀어올림 프로세스를 이용한 절연게이트형 전계효과 트랜지스터에서, 게이트전극과 소스 또는 드레인 사이의 전기적 쇼트의 가능성을 저감시키는 반도체장치의 제조방법을 제공하는 것.
(해결수단)
밀어올림막을 선택 Si 막 (106) 으로 형성한 후, 도 2 (d) 에 나타낸 바와 같이, 사이드월 절연막 (103) 의 표면층을 에칭제거한다. 이어서, 재차, 사이드월 절연막 (제 2 절연막 (109))을 형성하고 [도 2 (e)], 이어서, Ti 등의 금속막 (110)을 성장시켜 [도 2 (f)], 소정의 온도에서 어닐링 처리를 행하여 실리사이드화 하여, 도 2 (g) 에 나타낸 금속 실리사이드막 (111) 을 형성한다. 그 후, 공지의 프로세스를 이용하여 MOS Tr 을 제조한다.

Description

게이트 측벽 절연막의 형성방법 및 MOS 전계효과트랜지스터의 제조방법{METHOD OF FORMING A GATE SIDE WALL INSULATION FILMS AND A MOS FIELD EFFECT TRANSISTOR}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 절연 게이트형 전계효과 트랜지스터의 제조방법에 관한 것이다.
반도체장치의 고집적화에 수반하여, 소자치수의 미세화가 진행되고 있다. 그리고, 절연 게이트형 전계효과 트랜지스터 (이하,「MOS Tr」이라 약칭함) 의 미세화에 있어서는, 단(短)채널 효과가 문제로 됨이 알려져 있으며, 이 단채널 효과를 억제하는 방법의 하나로서, 트랜지스터의 소스, 드레인의 확산층의 깊이를 얕게 하는 것이 고려되고 있다.
그러나, 단지 확산층의 깊이를 얕게 하는 방법에서는, 시이트 저항의 증대나 배선재료의 콘택트 저항의 증대 등의 문제가 있고, 이 문제를 해소하기 위하여 후술하는 도 11 에 나타내는 바와 같이, 소스, 드레인 확산층으로 되는 영역 및 게이트 전극상을 동시에 선택 Si 성장에 의하여 밀어올리는 구조나, 밀어올린 후에 성장영역을 실리사이드화하는 방법이 제안되어 있다 (일본 공개특허공보 평2-84740 호 참조). 이 방법에 의하면, 얕은 확산층의 형성과 저저항화를 동시에 달성할 수 있다.
이하, 종래의 반도체장치의 제조공정에 대하여 도 11 을 참조하여 설명한다. 그리고, 도 11 은 종래 반도체장치의 제조공정을 나타내는 공정 (a) ∼ (d) 로 이루어지는 제조공정순서 단면도이다.
종래기술은, 도 11 (a) 에 나타내는 바와 같이, Si 기판 (601) 에 소자 분리막 (602), 게이트 산화막 (604) 및 게이트 전극 (605) 을 형성하고, 계속해서, 게이트 전극 (605) 에 측벽 절연막 (실리콘 산화막 (603)) 을 형성한다.
이어서, 도 11 (b) 에 나타내는 바와 같이, Si 기판 (601) 및 게이트 전극 (605) 상에만 선택적으로 Si 막 (선택 Si 막 (606)) 을 형성한 후, 소스 (608), 드레인 (607) 영역을 형성한다.
그 후, 도 11 (c) 에 나타내는 바와 같이 Ti 막 (609) 을 성장시키고, 소정 온도로 어닐링 처리를 행하여 실리사이드화한 후, 도 11 (d) 에 나타내는 Ti 실리사이드막 (610) 을 형성한다.
한편, 상기 종래기술 이외에 게이트 전극의 측벽으로서, 산화막 표면에 에피택셜 성장의 전 (前) 처리에 있어서의 내 (耐) 에칭성이 큰 질화막을 피착함으로써, 성장전처리에 있어서 측벽의 하부가 에칭되는 것을 억제하여 게이트와 소스·드레인 사이의 쇼트를 방지하는 방법도 제안되어 있다 (일본 공개특허공보 소63-166271 호 참조).
상술한 종래기술은 선택 실리콘 성장을 이용하여 소스, 드레인 영역과 게이트 전극상을 동시에 밀어올리고 있다.
일반적으로, 선택성장을 이용하는 공정에서는, 선택성의 붕괴 등으로 인하여 절연막상에의 실리콘 퇴적의 가능성이 있다. 예를 들면, 소스, 드레인 영역 및 게이트 전극상으로의 선택 실리콘성장 공정에 있어서는, 선택성의 붕괴로 인하여 게이트 측벽 절연막상에 실리콘의 결정립이 성장하는 경우, 게이트 전극과 소스사이 또는 드레인 사이가 실리콘 입자에 의해 접속되어 전기적으로 쇼트할 가능성이 있다. 특히, 두꺼운 밀어올림막을 필요로 하는 경우에는, 게이트 전극과 소스, 드레인 사이 거리가 실질적으로 짧아지기 때문에, 보다 작은 사이즈의 결정립에서 쇼트가 발생하게 된다. 즉, 게이트 전극과 소스 또는 드레인 사이 쇼트에 따른 누설 전류의 증대가 과제로 된다.
본 발명은, 종래기술의 상기 과제를 해결하기 위하여 이루어지는 것으로서, 첫째, 밀어올림 공정을 이용한 반도체장치 (MOS Tr) 에 있어서, 게이트 전극과 소스 또는 드레인 사이 누설 전류가 적은 반도체장치의 제조방법을 제공하는 것을 목적으로 하고,
둘째, 게이트 전극과 소스 또는 드레인 사이의 전기적 쇼트의 가능성을 저감시키는 반도체장치의 제조방법을 제공하는 것을 목적으로 하며, 그럼으로써 제조 생산율이나 신뢰성을 향상시키는 것을 의도한 것이다.
한편, 게이트 전극과 소스 또는 드레인 사이의 쇼트를 회피하기 위하여, 측벽의 후막화 (厚膜化) 가 하나의 수단으로서 고려된다. 그러나, 이온주입에 의하여 소스, 드레인 영역을 형성하는 경우, 측벽의 바로 아래에 불순물이 도입되지 않는 영역이 발생하여 트랜지스터 특성의 현저한 열화를 수반한다.
그래서, 본 발명은, 셋째로, 게이트 전극과 소스 또는 드레인 사이의 전기적 쇼트의 가능성을 저감시킴과 동시에, 측벽 바로 아래의 소스, 드레인 영역에 얕은 불순물 도입층을 형성하는 반도체장치의 제조방법을 제공하는 것을 목적으로 하며, 이로써 제조 생산율이나 신뢰성, 나아가서는 구동전류를 향상시키는 것을의도한 것이다.
도 1 은 본 발명의 제 1 실시형태에 관한 반도체장치의 제조공정을 나타낸 도면으로서, 공정 (a) ∼ (c) 로 이루어지는 제조공정순서 단면도.
도 2 는 도 1 에 이어지는 공정 (d) ∼ (g) 로 이루어지는 제조공정순서 단면도.
도 3 은 본 발명의 제 1 실시형태의 일 실시예 (실시예 1) 에 관한 반도체장치의 제조공정을 나타낸 도면으로서, 공정 (a) ∼ (d) 로 이루어지는 제조공정순서 단면도.
도 4 는 도 3 에 이어지는 공정 (e) ∼ (g) 로 이루어지는 제조공정순서 단면도.
도 5 는 본 발명의 제 2 실시형태에 관한 반도체장치의 제조공정을 나타낸 도면으로서, 공정 (a) ∼ (c) 로 이루어지는 제조공정순서 단면도.
도 6 은 도 5 에 이어지는 공정 (d) ∼ (f) 로 이루어지는 제조공정순서 단면도.
도 7 은 본 발명의 제 2 실시형태의 일실시예 (실시예 2) 에 관한 반도체장치의 제조공정을 나타낸 도면으로서, 공정 (a) ∼ (c) 로 이루어지는 제조공정순서 단면도.
도 8 은 도 7 에 이어지는 공정 (d) ∼ (f) 로 이루어지는 제조공정순서 단면도.
도 9 는 본 발명의 제 2 실시형태의 일실시예 (실시예 3) 에 관한 반도체장치의 제조공정을 나타낸 도면으로서, 공정 (a) ∼ (d) 로 이루어지는 제조공정순서 단면도.
도 10 은 도 9 에 이어지는 공정 (e) ∼ (g) 로 이루어지는 제조공정순서 단면도.
도 11 은 종래의 반도체장치의 제조공정을 나타낸 도면으로서, 공정 (a) ∼ (d) 로 이루어지는 제조공정순서 단면도.
※ 도면의 주요부분에 대한 부호의 설명
101, 301, 601 : Si 기판
201, 401 : N 형 Si 기판
501 : 실리콘 기판
102, 302, 602 : 소자 분리막
202, 402 : LOCOS
502 : 필드 산화막
103 : 절연막
403, 503 : 실리콘 질화막
203, 404, 504, 603 : 실리콘 산화막
303 : 제 1 층 절연막
304 : 제 2 층 절연막
104, 204, 305, 405, 505, 604 : 게이트 산화막
105, 205, 306, 406, 605 : 게이트 전극
506 : 폴리실리콘게이트
106, 206, 307, 407, 606 : 선택 Si 막
507 : 선택 실리콘막
508 : 불순물 주입층
107, 207, 308, 408, 607 : 드레인
509 : 드레인 확산층
108, 208, 309, 409, 608 : 소스
510 : 소스 확산층
109 : 제 2 절연막
209 : 제 2 실리콘 산화막
110, 310 : 금속막
210, 410, 609 : Ti 막
111, 311 : 금속 실리사이드막
211, 411, 511, 610 : Ti 실리사이드막
상기 목적을 달성하기 위하여, 본 발명에 따르면,
게이트 전극의 측벽에 게이트 측벽 절연막을 선택적으로 형성하는 단계;
상기 게이트 측벽 절연막 및 게이트 전극의 상부 중의 적어도 일부분상에 실리콘 막을 선택적으로 형성하는 단계; 및
상기 게이트 측벽 절연막의 표면 영역을 에칭하여, 상기 게이트 측벽 절연막의 두께를 감소시키는 단계를 포함하는, 실리콘 기판표면상에 걸쳐서 게이트 절연막상의 게이트 전극의 측벽에 게이트 측벽 절연막을 형성하는 방법을 제공한다.
또한, 게이트 측벽 절연막의 에칭된 표면상에 제2게이트 측벽 절연막을 형성하는 단계를 더 포함한다.
또한, 상기 게이트 측벽 절연막은 실리콘 산화물 막으로 형성된다.
또한, 실리콘 산화물막의 에칭된 표면상에 제2게이트 측벽 절연막을 형성하는 단계를 더 포함한다.
또한, 상기 게이트 측벽 절연막은 실리콘 질화물 막상의 실리콘 산화물막을 포함하며, 상기 게이트 측벽 절연막의 표면 영역을 에칭하는 단계 동안에는, 상기 실리콘 산화물막은 에칭되지만 상기 실리콘 질화물막은 에칭되지 않는다.
또한, 잔존하는 실리콘 질화물 막상에 제2실리콘 산화물 막을 형성하는 단계를 더 포함한다.
또한, 상기 게이트 측벽 절연막의 상기 표면영역을 에칭하는 단계는 등방성에칭을 포함한다.
또한, 상기 등방성 에칭은 희석 HF용액을 사용하여 수행되는 습식 에칭을 포함한다.
또한, 본 발명에 따르면,
게이트 전극의 측벽에 게이트 측벽 절연막을 선택적으로 형성하는 단계;
상기 게이트 측벽 절연막 및 게이트 전극의 상부 중의 적어도 일부분상에 실리콘 막을 선택적으로 형성하는 단계; 및
상기 게이트 측벽 절연막의 표면영역에 등방성 에칭을 수행하는 단계를 포함하는, 실리콘 기판표면상에 걸쳐서 게이트 절연막상의 게이트 전극의 측벽에 게이트 측벽 절연막을 형성하는 방법을 제공한다.
또한, 상기 등방성 에칭은 희석 HF용액을 이용하여 수행되는 습식에칭을 포함한다.
또한, 게이트 측벽 절연막의 에칭된 표면상에 제2 게이트 측벽 절연막을 형성하는 단계를 더 포함한다.
또한, 상기 게이트 측벽 절연막은 실리콘 산화물 막을 포함한다.
또한, 실리콘 산화물 막의 에치된 표면상에 제2게이트 측벽 절연막을 형성하는 단계를 더 포함한다.
또한, 상기 게이트 측벽 절연막은 실리콘 질화물 막상의 실리콘 산화물막을 포함하며, 상기 게이트 측벽 절연막의 표면 영역을 에칭하는 단계 동안에는, 상기 실리콘 산화물막은 에칭되지만 상기 실리콘 질화물막은 에칭되지 않는다.
또한, 잔존하는 실리콘 질화물막상에 제2실리콘 산화물 막을 형성하는 단계를 더 포함한다.
또한, 본 발명에 따르면,
반도체 기판상에 게이트 전극을 형성하는 단계;
게이트 전극과 반도체 기판상에 제1 절연막을 형성하는 단계;
상기 제1 절연막상에 제 2 절연막을 형성하는 단계;
제 1 및 제 2 절연막을 에칭하여 게이트 전극의 측면상에 라미네이트된 측벽을 형성하는 단계;
게이트 전극과 반도체 기판상에 실리콘막을 성장시키는 단계;
그 실리콘막을 통하여 실리콘 기판에 이온을 주입하는 단계; 및
측벽에서 제2절연막을 에칭하여 측벽의 두께를 삭감하여 측벽상에 부적절하게 형성된 실리콘막의 부분을 제거하는 단계를 포함하는, MOS전계효과 트랜지스터를 제조하는 방법을 제공한다.
또한, 제 1절연막은 실리콘 질화물막이며, 제 2 절연막은 실리콘 산화물막이다.
이어서, 본 발명의 실시의 형태에 대하여 도 1, 도 2 및 도 5, 도 6 을 참조하여 설명한다. 또한, 도 1 및 도 2 는, 본 발명의 제 1 실시형태를 설명하는 도이며, 도 5 및 도 6 은, 본 발명의 제 2 실시형태를 설명하는 도이다.
(제 1 의 실시형태)
도 1 은, 본 발명의 제 1 실시형태에 관한 반도체장치의 제조공정을 나타내는 도로서, 공정 (a) ∼ (c) 로 이루어지는 제조공정순서 단면도이며, 도 2 는 도 1 에 이어지는 공정 (d) ∼ (g) 로 이루어지는 제조공정순서 단면도이다.
본 발명의 제 1 실시형태에서는, 먼저, 도 1(a) 에 나타내는 바와 같이, Si 기판 (101) 에 소자 분리막 (102) 을 형성한 후, 게이트산화막 및 게이트 전극으로 이루어지는 폴리실리콘막을 형성하고, 포토리소그래피 기술로 패터닝하여, 게이트 절연막 (게이트산화막 ; 104) 및 게이트 전극 (105) 을 형성한다.
다음에, CVD (화학기상성장) 법으로 절연막 (103) 을 성장시킨 후 [도 1(a) 참조], 도 1(b) 에 나타내는 바와 같이, 드라이 에칭에 의한 에치백을 행하고, 측벽 절연막 (103) 을 형성한다.
이어서, CVD 법에 의해, Si 기판 (101) 상 및 폴리 Si 상 (게이트 전극 (105) 상) 에만, 선택적으로 Si 막 (선택 Si 막 ;106) 을 형성한 후, 이온주입법과 어닐링 처리를 행하여 소스 (108), 드레인 (107) 영역을 형성한다 [도 1(c) 참조].
다음에, 도 2(d) 에 나타내는 바와 같이, 측벽 절연막 (103) 의 표면층을 제거한다. 또한, CVD 법에 의해 절연막을 형성한 후, 드라이 에칭에 의한 에치백을 실시하고, 다시 측벽 절연막 (제 2 절연막 ; 109) 을 형성한다 [도 2(e) 참조].
이어서, Ti, Co, W, Mo 등의 금속막 (110) 을 성장시키고 [도 2(f) 참조], 소정의 온도로 어닐링 처리를 행하여 실리사이드화한 후, 소스, 드레인 및 게이트 전극 영역 이외의 실리사이드막을 제거하고, 도 2(g) 에 나타내는 금속실리사이드막 (111) 을 형성한다. 그 후, 공지의 공정을 이용하여 MOS Tr 을 제조한다.
(제 2 의 실시형태)
도 5 는, 본 발명의 제 2 실시형태에 관한 반도체장치의 제조공정을 나타내는 도로서, 공정 (a) ∼ (c) 로 이루어지는 제조공정순서 단면도이며, 도 6 은 도 5 에 이어지는 공정 (d) ∼ (f) 로 이루어지는 제조공정순서 단면도이다.
본 발명의 제 2 실시형태에서는, 먼저, 도 5(a) 에 나타내는 바와 같이, Si 기판 (301) 에 소자 분리막 (302) 을 형성한 후, 게이트 산화막 및 게이트 전극으로 되는 폴리실리콘막을 형성하고, 포토리소그래피 기술에 의해 패터닝하여 게이트 절연막 (게이트 산화막 (305)) 및 게이트 전극 (306) 을 형성한다.
이어서, CVD (화학기상성장) 법에 의해 제 1 층 절연막 (303) 과 제 2 층 절연막 (304) 의 적층막을 성장시킨 후 [도 5 (a) 참조], 드라이 에칭에 의한 에칭 백을 행하고, 도 5 (b) 에 나타내는 바와 같이, 제 1 절연층막 (303) 과 제 2 층 절연막 (303) 으로 이루어지는 적층구조를 가지는 측벽 절연막을 형성한다.
이어서, 도 5 (c) 에 나타내는 바와 같이, CVD 법에 의해 Si 기판 (301) 상 및 폴리 Si 상 (게이트 전극 (306)) 에만, 선택적으로 Si 막 (선택 Si 막 (307)) 을 형성한 후, 이온주입법과 어닐링 처리를 하여 소스 (309), 드레인 (308) 영역을 형성한다.
그 후, 도 6 (d) 에 나타내는 바와 같이, 적층구조의 게이트 측벽 절연막의 제 2 층 절연막 (304) 을 제거한다.
이어서, Ti, Co, W, Mo 등의 금속막 (310) 을 성장시키고 [도 6 (e) 참조], 소정의 온도로 어닐링 처리를 하여 실리사이드화한 후, 소스, 드레인 및 게이트전극 영역 이외의 실리사이드막을 제거하고, 도 6 (f) 에 나타내는 금속 실리사이드막 (311) 을 형성한다. 그 후, 공지의 공정을 이용하여 MOS Tr 을 제조한다.
(작용)
이하, 본 발명의 작용에 대하여 설명한다.
본 발명에 관한 반도체장치의 제조방법에서는, 게이트 측벽을 형성한 후, 선택적으로 Si 막을 형성하는데 [도 1 (c), 도 5 (c) 참조], 이 때 선택성의 붕괴가 발생하여 절연막상에 Si 결정립이 형성될 가능성이 있다.
그래서, 본 발명에서는, 다음 공정에서 게이트 사이트 월 절연막의 표면층을 에칭제거하고 있다 [도 2 (d), 도 6 (d) 참조], 이때, 절연막상에 형성된 Si 결정립은 절연막의 에칭과 동시에 제거된다. 그 결과, 게이트와 소스, 드레인 사이의 쇼트를 방지할 수 있는 작용이 생긴다.
또한, 본 발명에 관한 반도체장치의 제조공법으로는, 측벽 절연막을 다층구조로 하고, 제 1 층 절연막 (303; 질화실리콘막, 이하“질화막” 이라 한다) 상에 제 2 층 절연막 (304; 산화실리콘막, 이하 “산화막” 이라 한다) 을 형성하는 구조로 되어 있다. [도 5 (b) 참조]. 그리고, 선택 성장후에 에칭제거하는 절연막의 표면층으로서, 이 제 2 층 절연막 (34) 을 형성하는 산화막을 이용하고 있다 [도 6 (d) 참조].
또한, 이 산화막의 에칭방법으로서, 희석 HF 용액을 사용하고 있다. 제 1 층 절연막을 형성하는 질화막은, 희석 HF 용액으로 에칭되지 않으므로, 측벽 절연막 제거시에, 표면층인 산화층막을 확실하게 제거하고, 또한, 질화막층을 남길 수 있다. 이 결과, 측벽 절연막의 폭을 용이하게 제어할 수 있는 작용도 생긴다.
이상 본 발명이 가지는 작용의 결과, 게이트 전극과 소스 또는 드레인 사이의 누설 전류를 저감시킬 수 있는 작용이 발생한다.
(실시예)
이어서, 본 발명에 관한 반도체장치의 제조방법의 실시예를 들어, 본 발명을 구체적으로 설명하는데, 본 발명은 이하의 실시예에 한정하는 것은 아니다.
실시예 1
본 실시예 1 은, 본 발명의 상기 제 1 실시형태의 한 실시예이고, 이를 도 3 및 도 4 를 참조하여 설명한다. 그리고, 도 3 은 본 발명의 상기 제 1 실시형태의 일 실시예 (실시예 1) 에 관한 반도체장치의 제조 공정을 나타내는 도면으로서, 공정 (a) ∼ (d) 로 이루어지는 제조공정순서 단면도이고, 도 4 는 도 3 에 이은 공정 (e) ∼ (g) 로 이루어지는 제조공정순서 단면도이다.
본 실시예 1 에서는, 먼저, 도 3 (a) 에 나타내는 바와 같이, N 형 Si 기판 (201) 상에 소자분리산화막 (LOCOS 202) 을 형성한 후, 열산화법에 의해 두께 8 ㎚ 의 산화막을 형성하고, 추가로 CVD 법에 의해 두께 200 ㎚ 의 폴리실리콘막을 성장시킨다.
계속해서, 포토리소그래피 기술에 의한 패터닝을 행하여, 게이트 산화막 (204) 및 게이트 전극 (205) 을 형성한다.
이어서, CVD 법을 사용하여 실리콘 산화막 (203) 을 80 ㎚ 성장시킨 후 [도 3 (a) 참조], 이방성 드라이 에칭에 의한 에칭을 행하여, 도 3 (b) 에 나타내는 바와 같이, 측벽 산화막 (실리콘 산화막 (203)) 을 형성한다.
그 후, 도 3 (c) 에 나타내는 바와 같이, Si 기판 (201) 상 및 게이트 전극 (205) 상에 선택적으로 Si 막 (선택 Si 막 (206)) 을 성장시킨다. 성장은, 먼저, 성장기판을 희석 HF 처리, 순수한 물로 린스 및 건조처리에 의해 기판표면의 자연 산화막을 제거한 후, UHV-CVD (고진공 CVD) 장치에 도입한다. 본 실시예 1 에서 사용한 UHV-CVD 장치는, 도달진공도 : 1 × 10-10Torr, 성장 챔버의 배기속도 : 500 리터/초 (N2환산) 의 능력을 갖는다.
이어서, 성장 챔버 내에서 800 ℃ 의 고진공 중 어닐링 처리를 하고, 기판표면의 자연 산화막을 제거한 후, 기판 온도를 650 ℃ 로 하고, Si2H6가스를 1 × 10-4Torr 의 압력으로 공급하여 선택 Si 막 (206) 을 50 ㎚ 성장시킨다. 그 후, 이온주입법을 사용, BF2이온을 가속전압 : 30 keV, 면적농도 : 1 × 1015/㎠ 의 조건으로 주입한 후, 질소분위기 중에서 1000 ℃ 의 어닐링 처리를 하고 주입이온을 활성화하여, 소스 (208), 드레인 (207) 영역을 형성한다.
이어서, 도 3 (d) 에 나타내는 바와 같이, 기판을 순수한 물로 1/200 배로 희석한 HF 용액에서 60 초간 처리하고, 측벽 산화막 (실리콘 산화막 (203)) 의 표면층을 제거한다. 제거 후의 측벽 산화막 [도 3 (d) 의 실리콘 산화막 (203)] 의 막두께는, 약 60 ㎚ 이다.
그 후, 도 4 (e) 에 나타내는 바와 같이, 다시, CVD 법을 사용하여 실리콘 산화막을 20 ㎚ 성장시킨 후, 이방성 드라이 에칭에 의한 에칭을 하고, 측벽 산화막 (제 2 실리콘 산화막 (209)) 을 형성한다.
이어서, 스퍼터법에 의해 Ti 막 (210) 을 퇴적한 후 [도 4 (f) 참조], 도 4 (g) 에 나타내는 바와 같이, Ti 막과 Si 막을 반응시켜서 Ti 실리사이드 막 (211)을 형성하고, 절연막 상의 미반응 (Ti) 막을 제거한다. 그 후, 공지의 공정을 이용하여 층간 절연막의 형성과 배선 공정을 거쳐, MOS Tr 을 형성한다.
실시예 2
본 실시예 2 는, 본 발명의 상기 제 2 의 실시형태의 일 실시예 (실시예 2) 이고, 이것을 도 7 및 도 8 을 참조하여 설명한다. 또, 도 7 은, 본 발명의 상기 제 2 의 실시형태의 일 실시예 (실시예 2) 에 관한 반도체장치의 제조 공정을 나타내는 도면으로서, 공정 (a) ∼ (c) 로 이루어지는 제조공정순서 단면도이고, 도 8 은, 도 7 에 이어지는 공정 (d) ∼ (f) 로 이루어지는 제조공정순서 단면도이다.
본 실시예 2 에서는, 먼저, 도 7 (a) 에 나타내는 바와 같이, N 형 Si 기 (401) 상에 소자분리 산화막 (LOCOS (402)) 을 형성한 후, 열산화법에 의해 두께 8 ㎚ 의 산화막을 형성하고, 또 CVD 법에 의해 두께 200 ㎚ 의 폴리실리콘막을 성장시킨다. 이어서, 포토리소그래피 기술에 의한 패터닝을 하고, 게이트 산화막(405) 및 게이트 전압 (406) 을 형성한다.
다음에, CVD 법을 사용해서, 제 1 층 절연막으로 실리콘 산화막 (403) 을 40 ㎚, 제 2 층 절연막으로 실리콘 산화막 (404) 을 40 ㎚ 각각 성장시킨 후 [도 7 (a) 참조], 도 7 에 나타내는 바와 같이, 이방성 드라이 에칭에 의한 에칭을 하고, 산화막과 질화막의 적층구조를 갖는 측벽 절연막 [도 7 (b) 의 실리콘 질화막 (403), 실리콘 산화막 (404)] 을 형성한다.
이어서, 도 7 (c) 에 나타내는 바와 같이, Si 기판 (401) 및 게이트 전극 (406) 상에 선택적으로 Si 막 (선택 Si 막 (407)) 을 성장시킨다. 성장은 먼저, 성장기판을 희석 HF 처리, 순수한 물로 린스 및 건조처리를 행하여 기판표면의 자연 산화막을 제거한 후, UHV-CVD (고진공 CVD) 장치에 도입한다. UHV-CVD 장치는 상기 실시예 1 에서 이용한 것과 동일한 장치를 사용하였다.
이어서, 성장 챔버 내에서 800 ℃ 의 고진공 중 어닐링 처리를 하고, 기판표면의 자연 산화막을 제거한 후, 기판 온도를 650 ℃ 로 하고, Si2H6가스를 1 × 10-4Torr 의 압력으로 공급하여 선택 Si 막 (206) 을 50 ㎚ 성장시킨다.
그 후, 이온주입법을 사용하여, BF2이온을 가속전압 : 30 keV, 면적농도 : 1 × 1015/㎠ 의 조건으로 주입한 후, 질소분위기 중에서 1000 ℃ 의 어닐링 처리를 하고 주입이온을 활성화하여, 소스 (409), 드레인 (408) 영역을 형성한다.
다음에, 기판을 순수한 물로 1/200 배로 희석한 HF 용액에서 150 초간 처리하고, 적층구조의 측벽 절연막의 산화막층 (실리콘 산화막 (404)) 을 제거한다 [도 8 (d) 참조].
본 실시예 2 에서는, 상기한 바와 같이 측벽막으로 질화막 (실리콘 질화막 (403)) 과 산화막 (실리콘 산화막 (404)) 의 2 층 구조막을 사용하고 있다 [도 7 (b), (c) 참조].
그리고, 본 실시예 2 는, 질화막을 희석 HF 용액으로 거의 에칭되어 있지 않으므로, 산화막층의 에칭 시간을 길게 설정함으로써, 측벽 산화막 (실리콘 산화막(404) 을 확실히 에칭할 수 있다는 이점이 있다. 또, 측벽의 잔류막두께는 질화막 (실리콘 질화막 (403)) 의 막두께로 정확히 제어할 수 있다는 이점이 있다.
이어서, 스퍼터법에 의해 Ti 막 (410) 을 퇴적한 후 [도 8 (e) 참조], 도 8 (f) 에 나타내는 바와 같이, Ti 막과 Si 막을 반응시켜서 Ti 실리사이드 막 (411)을 형성하고, 절연막 상의 미반응 (Ti) 막을 제거한다. 그 후, 공지의 공정을 이용하여 층간 절연막의 형성과 배선 공정을 거쳐서, MOS Tr 을 형성한다.
상기 실시예 1 및 실시예 2 에서는, PMOS Tr 에 관한 실시예에 대해서 설명하였는데, 본 발명은 그에 한정되는 것은 아니고, NMOS Tr 이나 CMOS Tr 에서도 실시할 수 있다는 것은 말할 것도 없다.
또, 선택 Si 막성장 후에 형성하는 금속으로 Ti 를 사용하였는데, 이 이외에 W, Co, Mo 등을 사용하는 것도 가능하다. 또, 실시예 1, 2 에서는 UHV-CVD 에 의한 선택성장에 대하여 설명하였지만, LPCVD 에 의해 성장하는 경우도 동일한 효과가 얻어지고, 이것도 본 발명에 포함되는 것이다.
실시예 3
본 실시예 3 은, 본 발명의 상기 제 2 의 실시형태 외의 실시예 (실시예 3) 로, 상기 실시예 2 의 변형예이다. 본 실시예 3 에서는, 상기 실시예 2 를 주로 하여 이하와 같이 변경하고 있다.
즉, 본 실시예 3 에서는, 상기 실시예 2 에서의 게이트 산화막의 막두께 8㎚ 을 5 ㎚ 으로 변경하고, 이온주입에서의 조건 : BF2이온 가속전압 30 keV 를 20 keV 로, 면적농도 1 × 1015/㎠ 을 3 × 1015/㎠ 로 변경하고, 또 주입 이온의 투영비정 (投影飛程) 을 20 ㎚ 으로 설정하고 있다.
또한, 상기 실시예 2 에서는, 이온주입 및 어닐링 처리에 의한 주입 이온 활성화를 한 후, 실리콘 산화막 (404) 을 제거하고 있지만 [상기 도 8 의 공정 (d) 참조], 본 실시예 3 에서는, 후기하는 바와 같이, 이 순서를 역으로 하여, 실리콘 산화막 (504) 을 제거한 후, 이온주입 및 어닐링 처리에 의한 주입 이온 활성화를 하고 있다 [후기 도 10 의 공정 (e)].
그리고 또, 상기 실시예 2 에서는, 선택 Si (407) 상에 스퍼터법에 의해 Ti 막을 퇴적한 후, Ti 막과 Si 막을 반응시켜서 Ti 실리사이드 막 (211) 을 형성하고, 절연막 상의 미반응 Ti 막을 제거하고 있지만 [상기의 도 8 공정 (f) 참조], 본 실시예 3 에서는 후기하는 바와 같이, 선택 Si 막 (선택 실리콘막 (507)) 상에 자기 정합적으로 Ti 실리사이드막 (511) 을 형성하고, 절연막 상의 미반응 Ti 막 층을 제거하고 있다 [후기 도 10 의 공정 (g)].
이하, 본 실시예 3 을 도 9, 도 10 에 의거하여 상세히 설명한다. 또, 도 9 는 실시예 3 에 관한 반도체장치의 제조 공정을 나타내는 도로서, 공정 (a) ∼ (d) 로 이루어지는 제조공정순서 단면도로서, 도 10 은 도 9 에 이어지는 공정 (e) ~ (g) 로 이루어지는 제조공정순서 단면도이다.
본 실시예 3 에서는, 먼저, 도 9 (a) 에서 나타낸 바와 같이, Si 기판 (실리콘 기판 (501)) 상에 소자분리 산화막 (필드 산화막 (502)) 을 형성한 후, 열산화법에 의하여 두께 5 ㎚ 의 산화막을 형성하고, 또한 CVD 법에 의하여 두께 200 ㎚ 의 폴리실리콘막을 성장시킨다. 이어서, 포토리소그래피 기술에 의한 패터닝을 실시하여, 게이트 산화막 (505) 및 게이트 전극 (폴리실리콘 게이트 (506)) 을 형성한다.
이어서, CVD 법을 이용하여, 제 1 층 절연막으로서 실리콘 질화막 (503) 을 40 ㎚, 제 2 층 절연막으로서 실리콘 산화막 (504) 을 각각 40 ㎚ 성장시킨 후 [도 9 (a) 참조], 도 9 (b) 에서 나타낸 바와 같이 이방성 드라이 에칭에 의한 에칭을 실시하고, 산화막과 질화막의 적층 구조를 가지는 측벽 절연막 [도 9 (b) 의 실리콘 질화막 (503), 실리콘 산화막 (504)] 을 형성한다.
이어서, 도 9 (c) 에 나타낸 바와 같이, Si 기판 (실리콘 기판 (501)) 상 및 게이트 전극 (폴리실리콘 게이트 (506)) 상에서 선택적으로 Si 막 (선택 실리콘막 (507)) 을 50 ㎚ 성장시킨다. 선택 Si 막의 성장은, 상기 실시예 2 에서 사용된 방법과 동일한 방법으로 실시된다. 다음에, 기판을, 순수한 물로 희석시킨 HF 용액에 담그고, 적층구조의 측벽 절연막의 산화막층 (실리콘 산화막 (504)) 만을 에칭 제거한다 [도 9 (d) 참조].
그 후, 이온 주입법을 이용하여 BF2이온을 가속 전압 : 20 keV, 면적 농도 : 3 × 1015/㎠ 의 조건 하에서 주입한다.
그리고, 본 실시예 3 에서는, 주입 이온의 투영비정을 20 ㎜ 으로 설정함으로써, 소스, 드레인 영역에서 불순물의 피크 농도는 선택 Si 막 (선택 실리콘 성장막 (507)) 또는 질화막 측벽 (실리콘 질화막 (504)) 중에 존재하게 된다. 또, 질화막 중에서의 이온의 비정 거리는 단결정 Si 에 비하여 짧아지므로, 이온 주입 직후의 소스·드레인 영역 (불순물 주입층 (508)) 의 선택 Si 막/기판 계면으로부터의 불순물 주입 깊이는, 도 10 (e) 에서 나타낸 바와 같이 대략 동일한 깊이가 된다.
따라서, 그 후의 질소 분위기 중에서의 1000 ℃ , 10 초의 램프어닐링 처리하여 기판 중에 도입된 이온을 활성화시키면, 도 10 (f) 에서 나타낸 바와 같이, 질화막 측벽 바로 아래의 소스, 드레인 영역에서는 표면 농도 1 × 1020/㎤ 정도의 얕은, 비교적 저저항의 확산층 (소스 확산층 (510), 드레인 확산층 (509)) 이 형성된다.
이로써, 트랜지스터의 특성인 단채널 효과를 억제함과 동시에 구동전류를 보다 향상시킬 수 있다는 이점이 있다. 또, 얕은 확산층의 접합 깊이와 불순물 농도는 측벽 질화막의 막의 두께로 정확한 제어가 가능하다는 이점이 있다.
이어서, 도 10 (g) 에서 나타낸 바와 같이, 자기정합적으로 Ti 실리 사이드막 (511) 을 형성하고, 절연막 상의 미반응 Ti 막을 제거한다.
그 후, 공지의 공정을 사용하여 층간 절연막의 형성과 배선공정을 거쳐 MOS 트랜지스터 (MOS Tr) 를 형성한다.
본 발명에 관한 반도체장치의 제조방법에 의하면, 밀어올림 공정을 이용한종래 기술에서 문제가 되는 게이트와 소스 또는 드레인 사이의 전기적 쇼트의 가능성을 저감시킬 수 있는 효과가 생긴다. 또한, 게이트와 소스 또는 드레인 사이의 누설 전류가 적은 반도체장치 (MOS Tr) 를 제공할 수 있다.
그 결과, 본 발명의 구조를 가지는 반도체장치 (MOS Tr) 의 제조 생산율 또는 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 관한 반도체장치의 제조방법에 의하면, 게이트 전극과 소스 또는 드레인 사이의 누설 전류가 적고, 확산층이 저저항화된 고성능 반도체장치를 제공할 수 있다.
그 결과, 본 발명의 구조를 가지는 반도체장치의 구동 능력을 향상시킬 수 있다.

Claims (17)

  1. 실리콘 기판표면상에 걸쳐서 게이트 절연막상의 게이트 전극의 측벽에 게이트 측벽 절연막을 형성하는 방법으로서,
    게이트 전극의 측벽에 게이트 측벽 절연막을 선택적으로 형성하는 단계;
    상기 게이트 측벽 절연막 및 게이트 전극의 상부 중의 적어도 일부분상에 실리콘 막을 선택적으로 형성하는 단계; 및
    상기 게이트 측벽 절연막의 표면 영역을 에칭하여, 상기 게이트 측벽 절연막의 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 게이트 측벽 절연막의 형성방법.
  2. 제 1 항에 있어서,
    게이트 측벽 절연막의 에칭된 표면상에 제2게이트 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 게이트 측벽 절연막은 실리콘 산화물 막으로 형성되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    실리콘 산화물막의 에칭된 표면상에 제2게이트 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 게이트 측벽 절연막은 실리콘 질화물 막상의 실리콘 산화물막을 포함하며, 상기 게이트 측벽 절연막의 표면 영역을 에칭하는 단계 동안에는, 상기 실리콘 산화물막은 에칭되지만 상기 실리콘 질화물막은 에칭되지 않는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    잔존하는 실리콘 질화물 막상에 제2실리콘 산화물 막을 형성하는 단계를 더 포함하는 것을 특징으로 방법.
  7. 제 1 항에 있어서,
    상기 게이트 측벽 절연막의 상기 표면영역을 에칭하는 단계는 등방성 에칭을 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 등방성 에칭은 희석 HF용액을 사용하여 수행되는 습식 에칭을 포함하는 것을 특징으로 하는 방법.
  9. 실리콘 기판표면상에 걸쳐서 게이트 절연막상의 게이트 전극의 측벽에 게이트 측벽 절연막을 형성하는 방법으로서,
    게이트 전극의 측벽에 게이트 측벽 절연막을 선택적으로 형성하는 단계;
    상기 게이트 측벽 절연막 및 게이트 전극의 상부 중의 적어도 일부분상에 실리콘 막을 선택적으로 형성하는 단계; 및
    상기 게이트 측벽 절연막의 표면영역에 등방성 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 게이트 측벽 절연막의 형성방법.
  10. 제 9 항에 있어서,
    상기 등방성 에칭은 희석 HF용액을 이용하여 수행되는 습식에칭을 포함하는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서,
    게이트 측벽 절연막의 에칭된 표면상에 제2 게이트 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 게이트 측벽 절연막은 실리콘 산화물 막을 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    실리콘 산화물 막의 에치된 표면상에 제2게이트 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 9 항에 있어서,
    상기 게이트 측벽 절연막은 실리콘 질화물 막상의 실리콘 산화물막을 포함하며, 상기 게이트 측벽 절연막의 표면 영역을 에칭하는 단계 동안에는, 상기 실리콘 산화물막은 에칭되지만 상기 실리콘 질화물막은 에칭되지 않는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    잔존하는 실리콘 질화물막상에 제2실리콘 산화물 막을 형성하는 단계를 더 포함하는 것을 특징으로 방법.
  16. 반도체 기판상에 게이트 전극을 형성하는 단계;
    게이트 전극과 반도체 기판상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막상에 제 2 절연막을 형성하는 단계;
    제 1 및 제 2 절연막을 에칭하여 게이트 전극의 측면상에 라미네이트된 측벽을 형성하는 단계;
    게이트 전극과 반도체 기판상에 실리콘막을 성장시키는 단계;
    그 실리콘막을 통하여 실리콘 기판에 이온을 주입하는 단계; 및
    측벽에서 제2절연막을 에칭하여 측벽의 두께를 삭감하여 측벽상에 부적절하게 형성된 실리콘막의 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 MOS전계효과 트랜지스터를 제조하는 방법.
  17. 제 16 항에 있어서,
    제 1절연막은 실리콘 질화물막이며, 제 2 절연막은 실리콘 산화물막인 것을 특징으로 하는 방법.
KR1019970075341A 1996-12-27 1997-12-27 게이트측벽절연막의형성방법및mos전계효과트랜지스터의제조방법 KR100307568B1 (ko)

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271577B1 (en) * 1997-12-17 2001-08-07 Texas Instruments Incorporated Transistor and method
US6159852A (en) 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
US6797558B2 (en) * 2001-04-24 2004-09-28 Micron Technology, Inc. Methods of forming a capacitor with substantially selective deposite of polysilicon on a substantially crystalline capacitor dielectric layer
TW375806B (en) * 1998-03-05 1999-12-01 United Microelectronics Corp Process for preparing self-align contact window
JP4204671B2 (ja) * 1998-09-11 2009-01-07 三菱電機株式会社 半導体装置の製造方法
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
JP3381252B2 (ja) * 1999-06-30 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
DE19946437A1 (de) * 1999-09-28 2001-04-12 Infineon Technologies Ag Ferroelektrischer Transistor
US6174776B1 (en) * 1999-10-22 2001-01-16 United Microelectronics Corp. Method for forming gate contact in complementary metal oxide semiconductor
JP2001196581A (ja) * 2000-01-17 2001-07-19 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
FR2804793B1 (fr) * 2000-02-07 2003-07-04 St Microelectronics Sa Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant
JP3483541B2 (ja) * 2000-12-08 2004-01-06 沖電気工業株式会社 半導体装置の製造方法
KR100363097B1 (ko) * 2001-01-06 2002-12-05 삼성전자 주식회사 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법
US6764912B1 (en) 2001-08-02 2004-07-20 Advanced Micro Devices, Inc. Passivation of nitride spacer
US6784506B2 (en) 2001-08-28 2004-08-31 Advanced Micro Devices, Inc. Silicide process using high K-dielectrics
KR20030050784A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030050785A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030055688A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 반도체소자의 실리사이드막 제조방법
KR100400782B1 (ko) * 2001-12-27 2003-10-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100506055B1 (ko) * 2001-12-31 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그의 제조 방법
KR100508548B1 (ko) 2003-04-16 2005-08-17 한국전자통신연구원 쇼트키 장벽 트랜지스터 및 그 제조방법
DE10335100B4 (de) * 2003-07-31 2008-06-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung verkürzter Seitenwandabstandselemente für eine Polysiliziumleitung und Verfahren zur Herstellung eines Feldeffekttransistors
KR100596416B1 (ko) 2003-12-30 2006-07-03 동부일렉트로닉스 주식회사 선택 폴리 증착을 이용한 반도체 제조 방법
JP2010123981A (ja) * 2009-12-28 2010-06-03 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
JP5944285B2 (ja) 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20150187578A1 (en) * 2013-12-26 2015-07-02 Macronix International Co., Ltd. Method of forming silicon layer, and method of manufacturing flash memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2630290B2 (ja) * 1995-01-30 1997-07-16 日本電気株式会社 半導体装置の製造方法
JP2663905B2 (ja) * 1995-03-30 1997-10-15 日本電気株式会社 半導体装置の製造方法

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