KR102158458B1 - 반도체 장치 - Google Patents

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Abstract

ESD 내량이 높은 반도체 장치를 제공하기 위해, 소스 배선 (32a) 은, NMOS 트랜지스터 (30) 의 영역에 있어서 게이트 (31) 및 소스 (32) 상에 형성된다. 소스 배선 (32a) 은, 게이트 (31) 와 소스 (32) 와 접지 단자를 전기적으로 접속한다. 드레인 배선 (33a) 은, NMOS 트랜지스터 (30) 의 영역에 있어서 드레인 (33) 상에 형성된다. 드레인 배선 (33a) 은, 드레인 (33) 과 외부 접속용 전극인 패드 (20) 를 전기적으로 접속한다. 또, NMOS 트랜지스터 (30) 의 영역에 있어서, 드레인 배선 (33a) 은, 소스 배선 (32a) 의 배선폭과 동일한 배선폭을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, N 채널형 MOS 트랜지스터를 사용한 ESD 보호 회로를 갖는 반도체 장치에 관한 것이다.
반도체 집적 회로로 이루어지는 반도체 장치는, 외부 접속용 전극인 패드를 갖는다. 이 패드의 근방에는, 통상적으로 ESD (정전기 방전) 로부터 반도체 장치의 내부 회로를 보호하는 ESD 보호 회로가 형성된다. ESD 보호 회로의 하나로, 멀티핑거 타입의 N 채널형 MOS 트랜지스터 (이하 NMOS 트랜지스터) 를 사용한 것이 있다. 여기서, 이 NMOS 트랜지스터의 게이트와 소스는 접지 단자에 접속되고, 드레인은 패드 및 내부 회로에 접속된다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2007-116049호
특허문헌 1 에 의해 개시된 기술에서는, NMOS 트랜지스터를 사용한 ESD 보호 회로에 있어서, 드레인의 콘택트와 게이트 전극 사이의 살리사이드 블록폭을 조정함으로써 ESD 내량을 향상시키고 있다. 이 구조의 경우, 드레인의 콘택트와 게이트 전극 사이에 살리사이드 블록이 있고, 소스의 콘택트와 게이트 전극 사이에 살리사이드 블록이 없다. 도 3 은 이와 같은 상황의 트랜지스터의 예를 나타내고 있다. ESD 보호 회로의 NMOS 트랜지스터 (30) 는 패드 (40) 및 내부 회로에 접속된 드레인 배선 (53a) 과, 접지 배선에 접속된 게이트 (51) 및 소스 배선 (52a) 을 갖고 있다. 도 3 에 나타내는 바와 같이, 통상적으로 NMOS 트랜지스터 (50) 의 영역에 있어서, 드레인 배선 (53a) 의 배선폭이 소스 배선 (52a) 의 배선폭보다 굵게 레이아웃 설계되므로, 드레인 배선 (53a) 의 저항값은 소스 배선 (52a) 의 저항값보다 낮아진다.
정 (正) 의 서지 전압이 패드 (40) 에 인가되면, 발생한 서지 전류는 패드 (40) 로부터 NMOS 트랜지스터 (50) 를 통해 접지 단자로 흐른다. 구체적으로는, 서지 전류는, 드레인 배선 (53a) 으로 대표되는 저항과 게이트 (51) 아래의 채널 영역의 저항과 소스 배선 (52a) 으로 대표되는 저항에 차례로 흐른다. 그 전류 경로는 게이트폭에 대하여 무수히 존재하며, 예를 들어 도 3 의 경로 1 도 경로 2 도 전류 경로가 된다.
가령 NMOS 트랜지스터 (50) 가 채널폭 방향으로 균등하게 5 분할된 경우, 그 분할된 1 개의 길이에 있어서의 드레인 배선과 소스 배선의 저항을 Rd0 및 Rs0 으로 하고, 경로 1 을 드레인 배선 (53a) 측 (도 3 의 상방측) 에서 보아 게이트폭이 1/5 인 장소의 경로로 가정하고, 경로 2 를 게이트폭이 4/5 인 장소의 경로로 가정하면, 경로 1 및 경로 2 의 저항 성분은 각각 이하와 같이 나타난다.
경로 1 의 저항 성분 = 1Rd0 + Rch + 4Rs0
경로 2 의 저항 성분 = 4Rd0 + Rch + 1Rs0
이 식으로 나타내는 분할된 NMOS 트랜지스터의 등가 회로도를 도 4 에 나타낸다. 이 도면에 나타내는 바와 같이, 예를 들어 드레인 배선의 저항 (Rd0) 은, 배선 금속의 저항, 콘택트의 저항, 드레인 영역의 저항 등 모든 저항 성분을 포함하고 있다. 여기서, 드레인 배선폭 ＞ 소스 배선폭이므로, Rd0 ＜ Rs0 가 되고, 경로 1 의 저항 성분 ＞ 경로 2 의 저항 성분이 성립하므로, 서지 전류는 경로 1 보다 경로 2 에 있어서 흐르기 쉬워진다. 즉, 각각의 핑거에 있어서 소스 배선 (52a) 측 (도 3 의 하방측) 의 게이트에 서지 전류가 집중된다. 따라서, 이 부분의 채널 영역 부근이 파괴되기 쉬워져, NMOS 트랜지스터 (50) 및 반도체 장치의 ESD 내량이 낮아진다.
본 발명은 상기 과제를 감안하여 이루어지고, ESD 내량이 높은 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, NMOS 트랜지스터형 ESD 보호 회로를 갖는 반도체 장치에 있어서, 멀티 핑거 타입이고, 반도체 기판 표면에 교대로 배치되는 복수의 소스 및 복수의 드레인과, 상기 소스와 상기 드레인 사이에 배치되는 복수의 채널 영역과, 상기 채널 영역 상에 형성되는 게이트를 갖는 상기 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 영역에 있어서 상기 게이트 및 상기 소스 상에 형성되고, 상기 게이트와 상기 소스와 접지 단자를 전기적으로 접속하는 소스 배선과, 상기 NMOS 트랜지스터의 영역에 있어서 상기 드레인 상에 형성되고, 상기 드레인과 외부 접속용 전극인 패드를 전기적으로 접속하고, 상기 NMOS 트랜지스터의 영역에 있어서 상기 소스 배선의 배선폭과 동일한 배선폭을 갖는 드레인 배선을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에 의하면, 칩 사이즈를 증대하지 않고 반도체 장치의 ESD 내량을 높이는 것이 가능해진다.
도 1 은, 반도체 장치 내의 NMOS 트랜지스터를 사용한 ESD 보호 회로를 나타내는 평면도이다.
도 2 는, 반도체 장치 내의 ESD 보호 회로를 나타내는 회로도이다.
도 3 은, 종래의 반도체 장치 내의 NMOS 트랜지스터를 사용한 ESD 보호 회로를 나타내는 평면도이다.
도 4 는, 분할된 NMOS 트랜지스터의 등가 회로도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
먼저, NMOS 트랜지스터를 사용한 ESD 보호 회로를 갖는 반도체 장치의 구조에 대해 도 1 을 이용하여 설명한다. 도 1 은 NMOS 트랜지스터를 사용한 ESD 보호 회로를 나타내는 평면도이다.
NMOS 트랜지스터 (30) 는, 멀티 핑거 타입이고, 복수의 소스 영역 (32) 및 복수의 드레인 영역 (33) 은 반도체 기판 표면에 교대로 배치된다. 복수의 채널 영역은, 소스 영역 (32) 과 드레인 영역 (33) 사이에 배치되고, 게이트 전극 (31) 이 채널 영역 상에 형성된다. 소스 배선 (32a) 은, NMOS 트랜지스터 (30) 의 영역에 있어서 게이트 전극 (31) 및 소스 영역 (32) 상에 형성된다. 소스 배선 (32a) 은, 게이트 전극 (31) 과 소스 영역 (32) 과 접지 단자를 전기적으로 접속한다. 드레인 배선 (33a) 은, NMOS 트랜지스터 (30) 의 영역에 있어서 드레인 영역 (33) 상에 형성되고, 게이트 전극 (31) 상에는 형성되지 않는다. 드레인 배선 (33a) 은 드레인 영역 (33) 과 외부 접속용 전극인 패드 (20) (도 2) 를 전기적으로 접속한다. 또, NMOS 트랜지스터 (30) 의 영역에 있어서, 드레인 배선 (33a) 은, 소스 배선 (32a) 의 배선폭과 동일한 배선폭을 갖고, 콘택트 (34) 의 배치 방법은 양배선에서 동등하다. 여기서는, 하나의 게이트 전극을 사이에 두고 있는 소스 영역 및 소스 배선과 드레인 영역 및 드레인 배선을 하나의 핑거라고 부른다. 그리고, NMOS 트랜지스터 (30) 는, 하나의 핑거가 되접혀 꺾여 순서대로 연속해서 배치됨으로써 형성되는 것으로 한다.
다음으로, NMOS 트랜지스터 (30) 의 ESD 보호 동작에 대해 설명한다. 도 2 는, 반도체 장치의 ESD 보호 회로를 나타내는 회로도이다.
패드 (20) 로의 서지 전압이 인가되면, 서지 전류는 패드 (20) 로부터 접지 단자로 ESD 보호 회로를 통해 흐르도록 설계되어 있다. 이 때, NMOS 트랜지스터 (30) 는, 표면 브레이크 다운을 트리거로 하는 바이폴라 동작에 의해, 이 서지 전류를 드레인으로부터 소스로 흐르게 하므로, 서지 전류는 NMOS 트랜지스터 (30) 를 흐르고, 내부 회로에는 흐르지 않는다. 이렇게 하여, 내부 회로가 서지 전류로부터 보호된다.
이 때, 서지 전류는, 드레인 배선 (33a) 의 저항과 게이트 (31) 아래의 채널 영역의 저항과 소스 배선 (32a) 의 저항에 차례로 흐른다. 도 1 에 있어서도, 도 3 의 경우와 동일하게, NMOS 트랜지스터 (30) 의 하나의 핑거를 채널폭 방향으로 균등하게 5 분할하고, 각각의 영역에 있어서의 드레인 배선 (33a) 의 저항을 Rd0, 채널 영역의 저항을 Rch, 소스 배선의 저항을 Rs0 으로 하면, 경로 1 및 경로 2 의 저항 성분은,
경로 1 의 저항 성분 = 1Rd0 + Rch + 4Rs0
경로 2 의 저항 성분 = 4Rd0 + Rch + 1Rs0
로 나타낼 수 있고, 종래예와 마찬가지로 도 4 에 나타내는 분할된 NMOS 트랜지스터의 등가 회로로 나타낼 수 있다. 그러나, 도 1 과 같이, NMOS 트랜지스터 (30) 의 영역에서는, 드레인 배선 (53a) 의 배선폭이 소스 배선 (52a) 의 배선폭과 동일하게 레이아웃 설계되고, 콘택트 (34) 의 배치도 동등하므로, Rd0 = Rs0 가 성립하여, 경로 1 의 저항 성분 = 경로 2 의 저항 성분이 된다.
즉, 균등하게 분할된 각 부분의 저항이 동등한 것이 된다. 저항이 균등하게 배정되는 경우, 서지 전류가 NMOS 트랜지스터 (30) 의 하나의 핑거에 있어서 어느 채널 영역을 흘러도, 패드 (20) 로부터 접지 단자까지의 사이에서 서지 전류에 대한 배선의 저항의 합계 저항값은 동일해진다. 그러면, 서지 전류는, 채널 영역에 있어서 특정한 부분에 집중되지 않게 된다. 따라서, 특정한 부분의 채널 영역 부근이 파괴되기 어려워져, NMOS 트랜지스터 (30) 및 반도체 장치의 ESD 내량이 높아진다.
또, 소스 배선 (32a) 을 소스 영역 (32) 상뿐만 아니라 게이트 전극 (31) 상에까지 형성하는 이유는, 소자 사이즈의 증대와, ESD 내량의 저하를 피하기 위함이다. 상기로부터 기생 저항을 동일하게 하기 위해, 드레인 배선 (33a) 과 소스 배선 (32a) 의 배선폭이 동일한 것이 ESD 내량 향상에 기여하지만, 이들 배선폭을 동일하게 해도 배선폭이 지나치게 가늘면 서지 전류에 의해 배선이 용해되어, ESD 내량 저하를 초래한다. 그 때문에, 드레인 배선 (33a) 과 소스 배선 (32a) 의 배선폭은 적어도 드레인 영역 (33) 과 동등한 폭이 이상적이다. 그러나, 드레인 영역 (33) 의 폭보다 좁은 폭을 갖는 소스 영역 (32) 상에 드레인 영역 (33) 과 동등한 폭의 소스 배선 (32a) 을 배치하기에는 소스 영역 (32) 은 지나치게 좁다. 그 해결책의 하나로서 소스 영역 (32) 의 폭을 드레인 영역 (33) 의 폭과 동등하게 하는 것을 들 수 있지만, 이것으로는 소자 사이즈가 커져 칩 사이즈 증대에 영향을 준다. 그래서, 소스 영역 (32) 을 확대하지 않고, 소스 배선 (32a) 을 게이트 전극 (31) 상까지 형성함으로써, 소자 사이즈의 증대와, ESD 내량의 저하를 피할 수 있다.
30 : NMOS 트랜지스터
31 : 게이트
32 : 소스
33 : 드레인
32a : 소스 배선
33a : 드레인 배선
34 : 콘택트
20 : 패드
Rs : 소스 배선의 기생 저항
Rd : 드레인 배선의 기생 저항
Rch : 채널 영역의 기생 저항

Claims (3)

  1. 반도체 기판 표면에 교대로 배치된 복수의 소스 영역 및 복수의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 복수의 채널 영역과, 상기 채널 영역 상에 형성되는 게이트 전극을 갖는 동일한 핑거가 조합된 멀티 핑거 타입의 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 상기 핑거의 영역에 있어서 상기 게이트 전극 및 상기 소스 영역 상에 형성되고, 상기 게이트 전극과 상기 소스 영역과 접지 단자를 전기적으로 접속하는 소스 배선과,
    상기 NMOS 트랜지스터의 영역에 있어서 상기 드레인 영역 상에 형성되고, 상기 드레인 영역과 외부 접속용 전극인 패드를 전기적으로 접속하는 드레인 배선을 구비하고,
    상기 NMOS 트랜지스터의 각 핑거는 채널폭 방향으로 균등하게 분할했을 때에, 분할된 각 부분의 저항값이 동등하고,
    상기 소스 배선과 상기 드레인 배선의 폭이 상기 각 핑거에 있어서 동등한 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 반도체 기판 표면에 교대로 배치된 복수의 소스 영역 및 복수의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 복수의 채널 영역과, 상기 채널 영역 상에 형성되는 게이트 전극을 갖는 동일한 핑거가 조합된 멀티 핑거 타입의 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 상기 핑거의 영역에 있어서 상기 게이트 전극 및 상기 소스 영역 상에 형성되고, 상기 게이트 전극과 상기 소스 영역과 접지 단자를 전기적으로 접속하는 소스 배선과,
    상기 NMOS 트랜지스터의 영역에 있어서 상기 드레인 영역 상에 형성되고, 상기 드레인 영역과 외부 접속용 전극인 패드를 전기적으로 접속하고, 상기 NMOS 트랜지스터의 영역에 있어서 상기 소스 배선의 배선폭과 동일한 배선폭을 갖는 드레인 배선을 구비하는 것을 특징으로 하는 반도체 장치.

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