JP2005347483A - トランジスタ - Google Patents
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Abstract
【解決手段】素子領域EAが格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルSCとドレイン拡散層が形成されるドレインセルDCとが割り当てられる。ここで、素子領域EAの内側には、それらソース拡散層およびドレイン拡散層のいずれの拡散層も形成されない領域CAが、多結晶シリコンからなるゲート電極層とアルミニウムからなるゲート配線EGとのコンタクト領域として設けられる。
【選択図】 図3
Description
(イ)高温プロセスに耐えることができる。
(ロ)ゲート絶縁膜(酸化シリコン)との相性が良い。
(ハ)セルフアラインで形成することができるため、アライメントずれを容易に抑えることができる。
等々の利点から多結晶シリコンが用いられる。このような場合には、上記構造のように、該多結晶シリコンよりも電気抵抗率の小さい例えばアルミニウムや銅等の金属材料を上記ゲート配線の材料として採用することで、トランジスタとしての上記構造の実現も容易となる。
図1〜8に、この発明にかかるトランジスタについてその第1の実施の形態を示す。
この実施の形態にかかるトランジスタも、先の図19に例示したトランジスタと同様、半導体基板中の素子領域に交互に形成されたソース拡散層とドレイン拡散層との間にそれぞれ形成された各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するものである。ただし、この実施の形態のトランジスタでは、素子領域内の各セルやゲート配線等を図3に示すような構造とすることによって、前述のゲート配線にかかる設計の自由度低下を解消しつつ、素子領域内に形成された各ゲートの充電ばらつき(アンバランス)に起因するサージ耐量の低下についてもこれを抑制するようにしている。
同図2に示すように、このトランジスタにおいても、素子領域EAは、格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルSCとドレイン拡散層が形成されるドレインセルDCとが割り当てられる。ただし、この実施の形態にかかるトランジスタでは、上記素子領域EAの内側に、ソース拡散層およびドレイン拡散層のいずれも形成されない領域CAを、上記ゲート電極層とゲート配線とのコンタクト領域として設けるようにしている。なお、この図2に示されている上記素子領域EAの格子状に区画された各領域は、「斜線ハッチング」で示されている領域が上記コンタクト領域CAに、「点ハッチング」で示されている領域が上記ソースセルSCに、そしてハッチングの無い領域が上記ドレインセルDCにそれぞれ相当する。
(1)上記ソース拡散層24とドレイン拡散層22とが交互に形成される素子領域EAの内側に、それらソース拡散層24およびドレイン拡散層22のいずれも形成されない領域CAを、上記ゲート電極層PGとゲート配線EGとのコンタクト領域として設けるようにした。こうした構造によれば、同コンタクト領域CAに形成されるゲート電極層PGとゲート配線EGとのコンタクトCTgを通じて、前述した素子領域内に形成された各ゲートの充電ばらつき(アンバランス)に起因するサージ耐量の低下は抑制されるようになる。しかも、上記素子領域EA内に積極的にこのような領域CAを設けることによって、素子領域EAを大面積化する場合であれ、前述したゲート配線にかかる設計の自由度低下についても、これが自ずと解消されるようになる。
(3)上記ゲート電極層PGにおいて、素子領域EAの内側に設けられたゲート電極層PGとゲート配線EGとのコンタクト領域CAに相当する部位には、上記開口部OPsおよびOPdを形成することなく、ゲート配線EGとのコンタクトCTgを形成するための領域を確保するようにした。こうすることで、当該ゲート電極層PGに、ゲート配線EGとのコンタクトCTgを形成するための領域を確実に確保することができるようになる。
(8)素子領域EAの内側に設けられたゲート電極層PGとゲート配線EGとのコンタクト領域CAに、LOCOS構造のフィールド酸化膜31を設ける構造とした。これにより、例えばESD(静電気放電)等によるサージに起因するゲート絶縁膜(ゲート絶縁層)破壊についても、その防止あるいは抑制が容易且つ好適に図られるようになる。
図9〜15に、この発明にかかるトランジスタについてその第2の実施の形態を示す。この実施の形態にかかるトランジスタも、先の第1の実施の形態のトランジスタと同様、半導体基板中の素子領域に交互に形成されたソース拡散層とドレイン拡散層との間にそれぞれ形成された各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するものである。また、この実施の形態のトランジスタも、例えば先の図1に示したような回路等に適用される。ただし、この実施の形態のトランジスタでは、素子領域内の各セルやゲート配線等を図10に示すような構造とすることによって、前述のゲート配線にかかる設計の自由度低下を解消しつつ、素子領域内に形成された各ゲートの充電ばらつき(アンバランス)に起因するサージ耐量の低下についてもこれを抑制するようにしている。
同図9に示すように、このトランジスタにおいても、素子領域EAは、格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルSCとドレイン拡散層が形成されるドレインセルDCとが割り当てられる。ただし、この実施の形態にかかるトランジスタにおいては、上記素子領域EAの格子状に区画された領域に、前述のゲート電極層とゲート配線とのコンタクト領域として、ソース拡散層およびドレイン拡散層のいずれも形成されないダミーセルFCを選択的に設けるようにしている。なお、この図9に示されている上記素子領域EAの格子状に区画された各領域は、「斜線ハッチング」で示されている領域が上記ダミーセルFCに、「点ハッチング」で示されている領域が上記ソースセルSCに、そしてハッチングの無い領域が上記ドレインセルDCにそれぞれ相当する。
なお、上記各実施の形態は、以下のように変更して実施してもよい。
・上記各実施の形態においては、当該トランジスタのドレイン・ゲート間に、ツェナーダイオードTD1およびTD2、並びにバイポーラトランジスタTRからなるサージ用保護素子を配設するようにした。しかし、当該サージ用保護素子はこうしたものに限られることなく、ツェナーダイオードおよびコンデンサおよびMOS(Metal Oxide Semiconductor)トランジスタおよびバイポーラトランジスタの少なくとも1つからなるものであれば足りる。また、このサージ用保護素子の配設場所についてもこれが、ドレイン・ゲート間に限られることはなく、当該トランジスタのゲート・ソース間に配設するようにしてもよい。
Claims (11)
- 半導体基板中の素子領域にソース拡散層とドレイン拡散層とが交互に形成されてなるとともに、それら交互に形成されたソース拡散層とドレイン拡散層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にゲート絶縁層を介してゲート電極層が形成されて各々ゲートを構成し、前記素子領域内の各ソース拡散層を電気的に並列接続するソース配線と前記素子領域内の各ドレイン拡散層を電気的に並列接続するドレイン配線とを通じてそれら並列接続されるソース拡散層とドレイン拡散層との間に電流が供給されるとともに、前記ゲート電極層よりも小さな電気抵抗率をもって同ゲート電極層に電気的に接続されるゲート配線を通じて前記素子領域内の各ゲートに駆動電圧が印加されることによって、前記ソース拡散層と前記ドレイン拡散層との間に流れる電流を制御するトランジスタにおいて、
前記素子領域の内側には、前記ソース拡散層および前記ドレイン拡散層のいずれも形成されない領域が前記ゲート電極層と前記ゲート配線とのコンタクト領域として設けられてなる
ことを特徴とするトランジスタ。 - 前記ソース配線および前記ドレイン配線は、それぞれ前記ゲート電極層に設けられた開口部を通じて前記ソース拡散層および前記ドレイン拡散層とのコンタクトを形成してなり、当該ゲート電極層において、前記素子領域の内側に設けられたゲート電極層とゲート配線とのコンタクト領域に相当する部位には、前記開口部が形成されることなく、前記ゲート配線とのコンタクトを形成するための領域が確保されてなる
請求項1に記載のトランジスタ。 - 前記ゲート配線は、前記素子領域の内側に設けられたゲート電極層とゲート配線とのコンタクト領域に対応する態様でパターン形成されてなる
請求項1または2に記載のトランジスタ。 - 前記素子領域は格子状に区画されてなり、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、前記ソース拡散層が形成されるソースセルと前記ドレイン拡散層が形成されるドレインセルとが割り当てられてなる
請求項1〜3のいずれか一項に記載のトランジスタ。 - 前記素子領域の格子状に区画された領域には、前記素子領域の内側に設けられるゲート電極層とゲート配線とのコンタクト領域として、前記ソース拡散層および前記ドレイン拡散層のいずれも形成されないダミーセルが選択的に設けられてなる
請求項4に記載のトランジスタ。 - 前記ゲート電極層と前記ゲート配線とのコンタクトが、前記素子領域の全域にわたって均等に配置されてなる
請求項1〜5のいずれか一項に記載のトランジスタ。 - 前記素子領域には、前記ゲート電極層と前記ゲート配線とのコンタクトが対称に配置されてなる領域が少なくとも1組ある
請求項1〜6のいずれか一項に記載のトランジスタ。 - 前記素子領域の内側に設けられたゲート電極層とゲート配線とのコンタクト領域には、LOCOS構造をとるフィールド酸化膜が設けられてなる
請求項1〜7のいずれか一項に記載のトランジスタ。 - 前記ゲート電極層は多結晶シリコンからなり、前記ゲート配線は該多結晶シリコンよりも電気抵抗率の小さい金属材料からなる
請求項1〜8のいずれか一項に記載のトランジスタ。 - 前記ソース配線および前記ドレイン配線および前記ゲート配線は、同一の材料からなる
請求項1〜9のいずれか一項に記載のトランジスタ。 - 当該トランジスタのゲート・ドレイン間もしくはゲート・ソース間には、ツェナーダイオードおよびコンデンサおよびMOSトランジスタおよびバイポーラトランジスタの少なくとも1つからなるサージ用保護素子が配設されてなる
請求項1〜10のいずれか一項に記載のトランジスタ。
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