JP2010123774A - 半導体装置 - Google Patents

Abstract

【課題】ソース／ドレインの配線抵抗の上昇を抑制し、ゲート配線の低抵抗化を図る。
【解決手段】もっとも半導体基板１０側に位置する第１配線層２０は、半導体素子のソース領域１５に電気的に接続された第１ソース配線２１と、半導体素子のドレイン領域１２に電気的に接続された第１ドレイン配線２２と、ゲート電極１７に電気的に接続された中継部２３とを備えている。そして、第１ソース配線２１および第１ドレイン配線２２にそれぞれ設けられたソース側凹部２１ａおよびドレイン側凹部２２ａによって設けられた間隙２４にこの中継部２３を配置する。
【選択図】図１

Description

本発明は、横型の半導体素子を備えた半導体装置に関する。

従来より、スイッチング素子として使用されるパワー素子を高速化するためにゲート配線の低抵抗化が要求されている。そこで、このゲート配線の低抵抗化の手法として、ゲート材料であるポリシリコンの一部を金属化するシリサイドプロセスが採用されている。

しかし、半導体装置の製造上、シリサイド工程が追加されるためにプロセスコストが上昇してしまうという問題がある。それに対し、低コストでゲート配線を低抵抗化する手法として、ソース／ドレインに使用する配線でゲート配線を裏打ちする手法が特許文献１で提案されている。

特許文献１では、メッシュパターンのトレンチを有するトレンチ横型パワー半導体素子を備えた半導体装置において、ソース配線およびドレイン配線に平行に延びるポリシリコンなどのゲート配線が設けられたものが提案されている。そして、このゲート配線の上にアルミニウムなどの裏打ち配線が形成されることで、ゲート抵抗の低下が図られている。
特開２００５−１２０１９号公報

しかしながら、上記従来の技術では、ソース配線およびドレイン配線と同じ配線層にソース配線およびドレイン配線に平行にゲート配線を設けるため、ソース配線およびドレイン配線の幅を狭くしなければならないという問題がある。その結果として、ソース／ドレインの配線抵抗が上昇し、パワー半導体素子のオン抵抗が上昇してしまう。

また、ポリシリコンなどのゲート配線は、ソース配線およびドレイン配線に沿って設けられるため、抵抗として機能することとなる。このため、セル内でスイッチングのオン／オフのタイミングに分布が生じてしまい、セル内に流れる電流に偏りが生じてしまう。これにより、パワー半導体素子の効率が下がってしまうという問題がある。

本発明は、上記点に鑑み、ソース／ドレインの配線抵抗の上昇を抑制し、ゲート配線の低抵抗化を図ることを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ソース領域（１５）、ドレイン領域（１２）、およびゲート電極（１７）を備えた横型の半導体素子が半導体基板（１０）に形成され、半導体基板（１０）の上に複数の配線層が形成された半導体装置であって、複数の配線層のうち、もっとも半導体基板（１０）側に位置する第１配線層（２０）は、半導体素子のソース領域（１５）に電気的に接続された第１ソース配線（２１）と、半導体素子のドレイン領域（１２）に電気的に接続された第１ドレイン配線（２２）と、ゲート電極（１７）に電気的に接続された中継部（２３）とを備え、第１ソース配線（２１）および第１ドレイン配線（２２）は、半導体基板（１０）の表面（１１）に平行な方向にストライプ状に配置されており、第１ソース配線（２１）および第１ドレイン配線（２２）のいずれか一方または両方は、第１ソース配線（２１）と第１ドレイン配線（２２）との間隔を広くする凹部（２１ａ、２２ａ）を備え、中継部（２３）は、第１ソース配線（２１）と第１ドレイン配線（２２）との間において、凹部（２１ａ、２２ａ）によって広くされた第１ソース配線（２１）と第１ドレイン配線（２２）との間隙（２４、２６、２７）に配置されていることを特徴とする。

これにより、第１ソース配線（２１）および第１ドレイン配線（２２）の幅全体をそれぞれ細くする必要がなくなり、第１ソース配線（２１）および第１ドレイン配線（２２）の配線抵抗の上昇を抑制することができる。

また、ゲート電極（１７）には、第１配線層（２０）の上の配線層への接続部として機能する中継部（２３）を介してゲート電圧が印加される。このため、ゲートパッドから半導体素子のゲートまでの距離に応じたゲート電極（１７）の抵抗分のゲート電圧への影響を大幅に低減させることができる。したがって、半導体素子のゲート抵抗の低抵抗化を図ることができる。

請求項２に記載の発明では、第１ソース配線（２１）は、凹部として第１ソース配線（２１）の一部の幅が狭くされたソース側凹部（２１ａ）を備え、第１ドレイン配線（２２）は、凹部として第１ドレイン配線（２２）の一部の幅が狭くされたドレイン側凹部（２２ａ）を備えており、ソース側凹部（２１ａ）およびドレイン側凹部（２２ａ）は対向するようにそれぞれ配置され、中継部（２３）は、第１ソース配線（２１）と第１ドレイン配線（２２）との間において、ソース側凹部（２１ａ）とドレイン側凹部（２２ａ）とによって広くされた間隙（２４）に配置されていることを特徴とする。

請求項３に記載の発明では、第１ソース配線（２１）は、凹部として第１ソース配線（２１）の一部の幅が狭くされたソース側凹部（２１ａ）を備え、中継部（２３）は、第１ソース配線（２１）と第１ドレイン配線（２２）との間において、ソース側凹部（２１ａ）によって広くされた間隙（２６）に配置されていることを特徴とする。

請求項４に記載の発明では、第１ドレイン配線（２２）は、凹部として第１ドレイン配線（２２）の一部の幅が狭くされたドレイン側凹部（２２ａ）を備え、中継部（２３）は、第１ソース配線（２１）と第１ドレイン配線（２２）との間において、ドレイン側凹部（２２ａ）によって広くされた間隙（２７）に配置されていることを特徴とする。

請求項５に記載の発明では、第１ソース配線（２１）は、凹部として第１ソース配線（２１）の一部の幅が狭くされたソース側凹部（２１ａ）を備え、第１ドレイン配線（２２）は、凹部として第１ドレイン配線（２２）の一部の幅が狭くされたドレイン側凹部（２２ａ）を備えており、中継部（２３）は、第１ソース配線（２１）と第１ドレイン配線（２２）との間において、ソース側凹部（２１ａ）によって広くされた第１ドレイン配線（２２）とソース側凹部（２１ａ）との間の間隙（２６）に配置されていると共に、ドレイン側凹部（２２ａ）によって広くされた第１ソース配線（２１）とドレイン側凹部（２２ａ）との間の間隙（２７）に配置されていることを特徴とする。

以上のように、第１ソース配線（２１）および第１ドレイン配線（２２）のうち少なくとも一方にソース側凹部（２１ａ）やドレイン側凹部（２２ａ）を設ける。これにより、第１ソース配線（２１）および第１ドレイン配線（２２）全体を細くしなくても、ゲート電極（１７）に接続される中継部（２３）を配置することができる。

請求項６に記載の発明では、複数の配線層は、第１配線層（２０）の上に第２配線層（３０）を備えており、第２配線層（３０）は、第１ソース配線（２１）に電気的に接続された第２ソース配線（３１）と、第１ドレイン配線（２２）に電気的に接続された第２ドレイン配線（３２）と、中継部（２３）に電気的に接続された裏打ち用配線（３３）とを備えていることを特徴とする。

これにより、裏打ち用配線（３３）から中継部（２３）を介してゲート電極（１７）にゲート電圧を印加することができる。すなわち、ゲート抵抗を実質的に裏打ち用配線（３３）の抵抗とすることができる。

請求項７に記載の発明のように、ソース領域（１５）およびドレイン領域（１２）は半導体基板（１０）にストライプ状に形成されている構造とすることができる。

請求項８に記載の発明のように、ソース領域（１５）およびドレイン領域（１２）は半導体基板（１０）にメッシュ状に形成されている構造とすることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の第１実施形態に係る半導体装置の断面図である。

図１に示されるように、半導体装置は、半導体基板１０と、この半導体基板１０の上に形成された複数の配線層とを備えて構成されている。半導体基板１０としてＮ型のシリコン基板が用いられる。この半導体基板１０の表面１１側に半導体素子として横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが形成されている。

具体的に、Ｎ型半導体基板１０の表層部にＮ＋型のドレイン領域１２とＰ型のチャネル領域１３とが半導体基板１０の表面１１に平行な一方向に交互に形成されている。本実施形態では、ドレイン領域１２およびチャネル領域１３は半導体基板１０の表面１１に平行な方向にストライプ状に交互に配置されている。また、ドレイン領域１２を挟むようにＬＯＣＯＳ酸化膜１４が形成されている。

一方、チャネル領域１３の表層部にＮ＋型のソース領域１５が離間して形成されている。このソース領域１５は、チャネル領域１３と共に半導体基板１０の表面１１に平行な一方向に延設されている。これらソース領域１５の間にＰ＋型のボディ領域１６が形成されている。そして、ドレイン領域１２はＬＤＭＯＳトランジスタのドレインに対応し、ソース領域１５はＬＤＭＯＳトランジスタのソースに対応する領域である。

さらに、ソース領域１５の一部、チャネル領域１３の外縁部、半導体基板１０の表面１１の一部、およびＬＯＣＯＳ酸化膜１４の一部を覆うゲート電極１７が形成されている。該ゲート電極１７は例えばポリシリコンで形成されたものである。

このような構造の半導体基板１０の上にＰＳＧ膜などからなる層間絶縁膜１８が形成されている。この層間絶縁膜には、ソース領域１５の一部、ボディ領域１６の一部、ドレイン領域１２の一部、ゲート電極１７の一部がそれぞれ露出するコンタクトホールが設けられている。このコンタクトホール内および層間絶縁膜１８の上に、複数の配線層のうちもっとも半導体基板１０側に位置する第１配線層２０が形成されている。

第１配線層２０は、ソース領域１５およびボディ領域１６に接続された第１ソース配線２１と、ドレイン領域１２に接続された第１ドレイン配線２２と、ゲート電極１７に電気的に接続された中継部２３とを備えている。

第１ソース配線２１、第１ドレイン配線２２、および中継部２３は、層間絶縁膜１８に設けられたコンタクトホール内に形成されたＷ（タングステン）プラグと、層間絶縁膜１８の上に形成された１ｓｔＡｌ（アルミニウム）とで構成されている。この構成は一例であり、もちろん、第１ソース配線２１全体、第１ドレイン配線２２全体、および中継部２３全体がＡｌのみで形成されていても良い。

図２は複数の配線層のレイアウトを示した平面図であり、図２（ａ）は第１配線層２０のレイアウトの一部を示した平面図である。図２（ａ）においてＡ−Ａ断面が図１の断面図に対応する。

図２（ａ）に示されるように、第１ソース配線２１および第１ドレイン配線２２は、半導体基板１０の表面１１に平行な方向にストライプ状に交互に配置されている。これは、第１ソース配線２１および第１ドレイン配線２２が、ストライプ状に設けられた半導体素子のソース領域１５およびドレイン領域１２に対応して設けられているからである。第１ソース配線２１および第１ドレイン配線２２の幅は、例えば１０μｍ未満になっている。

本実施形態では、第１ソース配線２１は該第１ソース配線２１の一部の幅が狭くされたソース側凹部２１ａを備えている。同様に、第１ドレイン配線２２は該第１ドレイン配線２２の一部の幅が狭くされたドレイン側凹部２２ａを備えている。言い換えると、ソース側凹部２１ａは、第１ソース配線２１が延設された方向に垂直な方向に第１ソース配線２１が凹んだ部位である。同様に、ドレイン側凹部２２ａは、第１ドレイン配線２２が延設された方向に垂直な方向に第１ドレイン配線２２が凹んだ部位である。ソース側凹部２１ａの凹みの深さとドレイン側凹部２２ａの凹みの深さとは同じでも良いし、それぞれ異なる深さになっていても良い。

これらソース側凹部２１ａやドレイン側凹部２２ａは、第１ソース配線２１や第１ドレイン配線２２がコの字状に凹んだ形状になっている。また、ソース側凹部２１ａおよびドレイン側凹部２２ａは、各々が対向するようにそれぞれ配置されている。これにより、ソース側凹部２１ａとドレイン側凹部２２ａとの間には、第１ソース配線２１および第１ドレイン配線２２においてソース側凹部２１ａやドレイン側凹部２２ａが設けられていない部分における間隙よりも広い間隙２４が作り出されている。そして、中継部２３はこのソース側凹部２１ａとドレイン側凹部２２ａとの間の間隙２４に配置されている。

中継部２３は例えば正方形をなしている。中継部２３のサイズは、第１配線層２０より上の配線層に中継するために必要最小サイズ以上であれば良い。例えば、第１配線層２０と後で説明する第２配線層３０とを接続するビア４０のサイズ以上のサイズになっている。

具体的に、中継部２３は、例えば１μｍ四方のサイズになっている。これは、半導体素子のゲート電極１７には第１ソース配線２１や第１ドレイン配線２２に流れる大電流を流す必要がないため、中継部２３を第１ソース配線２１や第１ドレイン配線２２と同様の太さの配線に構成する必要がないからである。

ソース側凹部２１ａやドレイン側凹部２２ａは、第１ソース配線２１および第１ドレイン配線２２にそれぞれ複数設けられており、これに伴って間隙２４も複数設けられている。そして、各間隙２４に中継部２３がそれぞれ配置されている。これにより、図２（ａ）に示されるように、中継部２３は点在して配置された状態になっている。各中継部２３は、第１配線層２０の上の第２配線層３０への接続部として機能する。

このような構成の第１配線層２０の上には、図１に示されるように、第１ソース配線２１、第１ドレイン配線２２、および中継部２３を覆う層間絶縁膜２５が形成されている。この層間絶縁膜２５の上に第２配線層３０が形成されている。

図２（ｂ）は、第２配線層３０のレイアウトの一部を示した平面図である。図２（ｂ）においてＡ−Ａ断面が図１の断面図に対応する。

図２（ｂ）に示されるように、第２配線層３０は、第１ソース配線２１に電気的に接続された第２ソース配線３１と、第１ドレイン配線２２に電気的に接続された第２ドレイン配線３２と、中継部２３に電気的に接続された裏打ち用配線３３とを備えている。

本実施形態では、第２ソース配線３１、第２ドレイン配線３２、および裏打ち用配線３３は、裏打ち用配線３３、第２ソース配線３１、裏打ち用配線３３、第２ドレイン配線３２という順で繰り返し配置されている。また、第２ソース配線３１、第２ドレイン配線３２、および裏打ち用配線３３は、第１ソース配線２１や第１ドレイン配線２２が延設される方向に対して垂直にそれぞれ延設されている。図１に示されるように、第２配線層３０における裏打ち用配線３３は、図面の紙面垂直方向に延設された第１配線層２０に対して、紙面に平行な方向に設けられている。

これら第２ソース配線３１、第２ドレイン配線３２、および裏打ち用配線３３は、いわゆる２ｎｄＡｌであり、Ａｌによって形成されている。第２ソース配線３１および第２ドレイン配線３２の幅は、例えば５０μｍ〜１００μｍになっている。

第１ソース配線２１と第２ソース配線３１とは、層間絶縁膜２５に設けられたビア４０によって電気的に接続されている。同様に、第１ドレイン配線２２と第２ドレイン配線３２とは、層間絶縁膜２５に設けられたビア４０によって電気的に接続されている。中継部２３と裏打ち用配線３３ともビア４０により電気的に接続されている。本実施形態では、ビア４０は、例えば第１ソース配線２１や第１ドレイン配線２２が延設された方向における中継部２３と中継部２３との間に４箇所を一組として設けられている。

裏打ち用配線３３は、中継部２３を介して半導体素子のゲート電極１７に接続されるゲート配線に相当する。裏打ち用配線３３は、図示しないゲートパッドに直接接続されるか、または第２配線層３０より上層の配線を介してゲートパッドに接続される。

図２（ｂ）に示されるように、第２配線層３０の層では、ゲート配線として裏打ち用配線３３をレイアウトするため、第２ソース配線３１および第２ドレイン配線３２は細くはなる。しかし、レイアウトの自由度が大きいため、第２ソース配線３１および第２ドレイン配線３２を太くレイアウトでき、抵抗の増加による半導体素子の特性への影響はない。

なお、この場合、有効トランジスタの外部では、第２ソース配線３１および第２ドレイン配線３２は再度１ｓｔＡｌである第１ソース配線２１および第１ドレイン配線２２にそれぞれ接続される場合もある。

このような構成の第２配線層３０の上にさらに図示しない配線層が積層されることによって複数の配線層が構成される。上記のように、複数の配線層は少なくとも第１配線層２０および第２配線層３０によって構成されていれば良く、もちろん、３層以上で構成されていても良い。以上が、本実施形態に係る半導体装置の全体構成である。

上記半導体装置において、第１配線層２０は以下のように形成される。まず、半導体素子が形成された半導体基板１０の表面１１に層間絶縁膜１８を形成し、層間絶縁膜１８にエッチングの方法によりコンタクトホールを設ける。そして、このコンタクトホール内にＷプラグ等を形成すると共に、層間絶縁膜１８の上に蒸着、スパッタリング、ＣＶＤなどの方法により、第１配線層２０となる金属層を形成する。

続いて、例えば金属層の上にレジストを形成し、該レジストを露光により開口する。このとき、第１ソース配線２１および第１ドレイン配線２２の一部の幅を狭くするソース側凹部２１ａやドレイン側凹部２２ａが形成されるようにレジストを露光する。また、ソース側凹部２１ａおよびドレイン側凹部２２ａが設けられることによる間隙２４に中継部２３が形成されるように、金属層のうち中継部２３となる部分の上にレジストが残るように露光する。

この後、レジストをマスクとして金属層をエッチングの方法によりパターニングする。これにより、金属層から図２（ａ）に示されるレイアウト構成の第１ソース配線２１、第１ドレイン配線２２、および中継部２３を形成する。そして、第１配線層２０の上に層間絶縁膜２５およびビア４０を形成し、第１配線層２０の形成方法と同様の方法により第２配線層３０を形成する。こうして、図１および図２に示される構成の半導体装置が得られる。

次に、第１配線層２０に含まれる中継部２３の作用について説明する。まず、ポリシリコンは配線の材料として用いられるＡｌに比べて抵抗が高い材料である。したがって、従来のように、ゲートパッドに接続されたゲート電極１７が第１ソース配線２１および第１ドレイン配線２２と平行に延設されているとすれば、セル内においてゲートパッドから遠い場所ほど、ゲート電極１７の抵抗は高くなる。

例えば、ＬＤＭＯＳトランジスタの幅が１００μｍであり、５つのＬＤＭＯＳトランジスタが並べられているとすれば、パッドからもっとも遠い場所までのゲート電極１７の抵抗は５００μｍ分の抵抗となる。

一方、本実施形態では、上述のように、ポリシリコンで形成されたゲート電極１７と第２配線層３０を構成するＡｌで形成された裏打ち用配線３３とを接続する接続部として中継部２３が採用されている。つまり、ゲート電極１７には、ゲートパッドに接続された裏打ち用配線３３から、一定の間隔で配置された中継部２３を介してゲート電圧が与えられることを意味する。その間隔については、ゲート配線抵抗の仕様で決められる。

例えば、ＬＤＭＯＳトランジスタの幅の１０分の１間隔に中継部２３を配置すれば、ゲートパッドからゲート抵抗を１０分の１に減らすことができる。具体的には、ＬＤＭＯＳトランジスタの幅が１００μｍのものが５つ並べられている場合、従来ではパッドからもっとも遠い場所まで５００μｍ分のゲート抵抗があったが、中継部２３を用いることでそれが１０分の１に減少して５０μｍ分のゲート抵抗で済む。

このように、中継部２３はあくまでゲート電極１７と裏打ち用配線３３とを接続するものとして機能する。このため、ゲート抵抗は、中継部２３の抵抗で決まるのではなく、中継部２３に接続された裏打ち用配線３３によって決まる。裏打ち用配線３３は、ポリシリコンではなくＡｌで形成された低抵抗の配線であるから、ゲート抵抗の低抵抗化が可能になる。

以上説明したように、本実施形態では、第１配線層２０の層において、半導体素子のゲート電極１７に中継部２３を接続している。この場合、第１配線層２０の層に中継部２３を配置するために、第１ソース配線２１および第１ドレイン配線２２にそれぞれソース側凹部２１ａおよびドレイン側凹部２２ａを設けて間隙２４を作り、この間隙２４に中継部２３を配置していることが特徴となっている。

これにより、大電流が流れる第１ソース配線２１および第１ドレイン配線２２の幅全体をそれぞれ細くしなくて済む。このため、第１ソース配線２１および第１ドレイン配線２２の配線抵抗の上昇を抑制することができる。

また、第１ソース配線２１および第１ドレイン配線２２の幅を確保できることから、瞬時に大電流を流すための抵抗にならないようにすることができ、ひいてはＥＳＤ耐量の低下を抑制することもできる。

そして、ゲート電極１７には中継部２３を介して裏打ち用配線３３からゲート電圧が印加される。このため、ゲートパッドからＬＤＭＯＳトランジスタのゲートまでの距離に応じたゲート電極１７の抵抗分がゲート電圧に影響することはない。したがって、ゲート抵抗の低抵抗化を図ることができる。これにより、ＬＤＭＯＳトランジスタの高速動作時にＬＤＭＯＳトランジスタを均一動作させることができると共に、ＬＤＭＯＳトランジスタを高速動作させることができる。

このようなゲート抵抗の低抵抗化は、従来の配線構造であってもプロセスコストを向上させることで可能であるが、コストも製造工程数も多くなって好ましくない。しかし、上記のように中継部２３を設けることで、プロセスコストや工程数を増加させることなく半導体装置を構成することができる。

なお、図１および図２に描かれた半導体装置は模式図であり、第１配線層２０など、実際の寸法（縦横比）を表すものではない。以下に示される図も同様である。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図３（ａ）は、本実施形態に係る第１配線層２０のレイアウトの一部を示した平面図であり、図３（ｂ）は第２配線層３０のレイアウトの一部を示した平面図である。

図３（ａ）に示されるように、ビア４０は、第１ソース配線２１が延設された方向における中継部２３と中継部２３との間に２箇所を一組として設けられている。これに伴い、図３（ｂ）に示されるように、第２配線層３０における第２ソース配線３１と第２ドレイン配線３２とは、裏打ち用配線３３と裏打ち用配線３３との間にそれぞれ配置されている。つまり、第２ソース配線３１、第２ドレイン配線３２、裏打ち用配線３３、第２ソース配線３１・・・という順に繰り返し配置されている。

以上のように、第１配線層２０と第２配線層３０とを中継するビア４０の配置を変更することにより、第２配線層３０における第２ソース配線３１、第２ドレイン配線３２、および裏打ち用配線３３のレイアウトを変更することが可能である。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。本実施形態では、ソース側凹部２１ａと第１ドレイン配線２２とによって間隙が設けられていると共に、ドレイン側凹部２２ａと第１ソース配線２１とによって間隙が設けられていることが特徴となっている。

図４は、本実施形態に係る第１配線層２０のレイアウトの一部を示した平面図である。この図に示されるように、第１ソース配線２１には第１ソース配線２１の一部の幅が狭くされたソース側凹部２１ａが設けられている。また、第１ソース配線２１と第１ドレイン配線２２との間においては、ソース側凹部２１ａによって広くされた第１ドレイン配線２２とソース側凹部２１ａとの間に間隙２６が設けられている。そして、この間隙２６に中継部２３が配置されている。

一方、第１ドレイン配線２２には第１ドレイン配線２２の一部の幅が狭くされたドレイン側凹部２２ａが設けられている。また、第１ソース配線２１と第１ドレイン配線２２との間においては、ドレイン側凹部２２ａによって広くされた第１ソース配線２１とドレイン側凹部２２ａとの間に間隙２７が設けられている。そして、この間隙２７に中継部２３が配置されている
ビア４０の配置については、第２実施形態と同じである。したがって、第２配線層３０は図３（ｂ）に示されるものと同じである。もちろん、ビア４０の配置については第１実施形態のように４箇所を一組としても良い。

以上のように、第１ソース配線２１に設けたソース側凹部２１ａだけで第１ソース配線２１と第１ドレイン配線２２との間に間隙２６を設けて該間隙２６に中継部２３を配置することができる。同様に、第１ドレイン配線２２に設けたドレイン側凹部２２ａだけで第１ソース配線２１と第１ドレイン配線２２との間に間隙２７を設けて該間隙２６に中継部を配置することもできる。

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。上記各実施形態では、半導体素子を構成するドレイン領域１２とソース領域１５とが半導体基板１０に対してストライプ状に配置されたものが示され、このような半導体素子に対する第１配線層２０や第２配線層３０のレイアウトが示された。本実施形態では、半導体素子を構成するドレイン領域１２とソース領域１５とが半導体基板１０にメッシュ状に形成されたものに対して第１配線層２０や第２配線層３０をレイアウトしたことが特徴となっている。

図５は、本実施形態に係る半導体装置の複数の配線層の平面図である。ドレイン領域１２とソース領域１５とが半導体基板１０にメッシュ状に形成された場所に対して、ソース領域１５を直線状に繋ぐように第１ソース配線２１が形成されていると共に、ドレイン領域１２を直線状に繋ぐように第１ドレイン配線２２が形成されている。これら第１ソース配線２１および第２ソース配線３１は、上記各実施形態と同様に、交互にストライプ状に配置されている。

また、第１ソース配線２１の上に一定の間隔でビア４１が設けられている。このビア４１は、第１ソース配線２１と第２ソース配線３１との中継に用いられる。同様に、第１ドレイン配線２２の上に一定の間隔でビア４２が設けられている。このビア４２は、第１ドレイン配線２２と第２ドレイン配線３２との中継に用いられる。

そして、第１ソース配線２１および第１ドレイン配線２２と交差するように第２ソース配線３１および第２ドレイン配線３２が交互にストライプ状に設けられている。各第２ソース配線３１の端部はそれぞれ電気的に接続されている。

図５に示された平面図において複数の配線層のうち第１配線層２０と第２配線層３０とに分解した詳細な平面図を図６に示す。図６（ａ）は第１配線層２０の平面図であり、図６（ｂ）は第２配線層３０の平面図である。

図６（ａ）に示されるように、第１ソース配線２１にソース側凹部２１ａが設けられ、第１ドレイン配線２２にドレイン側凹部２２ａが設けられており、各凹部２１ａ、２２ａが互いに対向配置されている。そして、各凹部２１ａ、２２ａによって形成された間隙２４に中継部２３が配置されている。この中継部２３は、第１配線層２０において点在させられている。

また、図６（ｂ）に示されるように、第２ソース配線３１および第２ドレイン配線３２が、第１ソース配線２１や第１ドレイン配線２２の延設方向に対して垂直方向にそれぞれ設けられている。これら第２ソース配線３１や第２ドレイン配線３２はビア４１、４２を介して下層の第１ソース配線２１や第１ドレイン配線２２に電気的に接続されている。

さらに、第２配線層３０では、第２ソース配線３１と第２ドレイン配線３２との間に、これらに沿ってゲートとして機能する裏打ち用配線３３が延設されている。この裏打ち用配線３３は各中継部２３に電気的に接続されている。

以上のように、ドレイン領域１２とソース領域１５とがメッシュ状に設けられたものであっても、上記各実施形態と同様に第１配線層２０および第２配線層３０を設けることができる。

また、上記では第１ソース配線２１のソース側凹部２１ａと第１ドレイン配線２２のドレイン側凹部２２ａとが対向配置されて間隙２４が形成されたものについて示されているが、中継部２３を配置するための間隙２４は他の手段によって設けても良い。例えば、図４に示されるように、第１ソース配線２１および第１ドレイン配線２２の少なくとも一方にソース側凹部２１ａやドレイン側凹部２２ａが設けられたものでも良い。

（他の実施形態）
上記各実施形態では、半導体素子としてＬＤＭＯＳトランジスタを例に説明したが、これは一例を示したものであり、他の半導体素子でも良い。例えば、ＤＭＯＳトランジスタやＩＧＢＴなどのラテラル型の素子（表面デバイス）を採用することができる。

上記各実施形態で示された中継部２３は正方形をなしているが、中継部２３の平面形状は正方形に限らず、他の形状でも良い。例えば、長方形や多角形や円形などでも良い。

上記各実施形態では、中継部２３は例えば図２（ａ）に示される規則的に配列されているが、これは中継部２３の配置の一例を示したものであり、他の配列であっても良い。もちろん、ゲート電極１７の位置に従って不規則に点在していても良い。

上記各実施形態で示されたソース側凹部２１ａやドレイン側凹部２２ａは、第１ソース配線２１や第１ドレイン配線２２がコの字状に凹んだ形状になっているが、これは一例を示したものであり、他の形状でも良い。例えば、円弧状でも良い。

本発明の第１実施形態に係る半導体装置の断面図である。 （ａ）は第１配線層のレイアウトの一部を示した平面図であり、（ｂ）は第２配線層のレイアウトの一部を示した平面図である。 （ａ）は、本発明の第２実施形態に係る第１配線層のレイアウトの一部を示した平面図であり、（ｂ）は第２配線層のレイアウトの一部を示した平面図である。 本発明の第３実施形態に係る第１配線層のレイアウトの一部を示した平面図である。 本発明の第４実施形態に係る半導体装置の複数の配線層の平面図である。 （ａ）は図５に示された第１配線層の平面図であり、（ｂ）は図５に示された第２配線層の平面図である。

符号の説明

１０ 半導体基板
１１ 半導体基板の表面
１２ ドレイン領域
１５ ソース領域
１７ ゲート電極
２０ 第１配線層
２１ 第１ソース配線
２１ａ ソース側凹部
２２ 第１ドレイン配線
２２ａ ドレイン側凹部
２３ 中継部
２４、２６、２７ 間隙
３０ 第２配線層
３１ 第２ソース配線
３２ 第２ドレイン配線
３３ 裏打ち用配線

Claims (8)

1. ソース領域（１５）、ドレイン領域（１２）、およびゲート電極（１７）を備えた横型の半導体素子が半導体基板（１０）に形成され、前記半導体基板（１０）の上に複数の配線層が形成された半導体装置であって、
   前記複数の配線層のうち、もっとも半導体基板（１０）側に位置する第１配線層（２０）は、前記半導体素子のソース領域（１５）に電気的に接続された第１ソース配線（２１）と、前記半導体素子のドレイン領域（１２）に電気的に接続された第１ドレイン配線（２２）と、前記ゲート電極（１７）に電気的に接続された中継部（２３）とを備え、
   前記第１ソース配線（２１）および前記第１ドレイン配線（２２）は、前記半導体基板（１０）の表面（１１）に平行な方向にストライプ状に配置されており、
   前記第１ソース配線（２１）および前記第１ドレイン配線（２２）のいずれか一方または両方は、前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間隔を広くする凹部（２１ａ、２２ａ）を備え、
   前記中継部（２３）は、前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間において、前記凹部（２１ａ、２２ａ）によって広くされた前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間隙（２４、２６、２７）に配置されていることを特徴とする半導体装置。
2. 前記第１ソース配線（２１）は、前記凹部として前記第１ソース配線（２１）の一部の幅が狭くされたソース側凹部（２１ａ）を備え、
   前記第１ドレイン配線（２２）は、前記凹部として前記第１ドレイン配線（２２）の一部の幅が狭くされたドレイン側凹部（２２ａ）を備えており、
   前記ソース側凹部（２１ａ）および前記ドレイン側凹部（２２ａ）は対向するようにそれぞれ配置され、
   前記中継部（２３）は、前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間において、前記ソース側凹部（２１ａ）と前記ドレイン側凹部（２２ａ）とによって広くされた間隙（２４）に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ソース配線（２１）は、前記凹部として前記第１ソース配線（２１）の一部の幅が狭くされたソース側凹部（２１ａ）を備え、
   前記中継部（２３）は、前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間において、前記ソース側凹部（２１ａ）によって広くされた間隙（２６）に配置されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第１ドレイン配線（２２）は、前記凹部として前記第１ドレイン配線（２２）の一部の幅が狭くされたドレイン側凹部（２２ａ）を備え、
   前記中継部（２３）は、前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間において、前記ドレイン側凹部（２２ａ）によって広くされた間隙（２７）に配置されていることを特徴とする請求項１に記載の半導体装置。
5. 前記第１ソース配線（２１）は、前記凹部として前記第１ソース配線（２１）の一部の幅が狭くされたソース側凹部（２１ａ）を備え、
   前記第１ドレイン配線（２２）は、前記凹部として前記第１ドレイン配線（２２）の一部の幅が狭くされたドレイン側凹部（２２ａ）を備えており、
   前記中継部（２３）は、前記第１ソース配線（２１）と前記第１ドレイン配線（２２）との間において、前記ソース側凹部（２１ａ）によって広くされた前記第１ドレイン配線（２２）と前記ソース側凹部（２１ａ）との間の間隙（２６）に配置されていると共に、前記ドレイン側凹部（２２ａ）によって広くされた前記第１ソース配線（２１）と前記ドレイン側凹部（２２ａ）との間の間隙（２７）に配置されていることを特徴とする請求項１に記載の半導体装置。
6. 前記複数の配線層は、前記第１配線層（２０）の上に第２配線層（３０）を備えており、
   前記第２配線層（３０）は、
   前記第１ソース配線（２１）に電気的に接続された第２ソース配線（３１）と、
   前記第１ドレイン配線（２２）に電気的に接続された第２ドレイン配線（３２）と、
   前記中継部（２３）に電気的に接続された裏打ち用配線（３３）とを備えていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記ソース領域（１５）および前記ドレイン領域（１２）は前記半導体基板（１０）にストライプ状に形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記ソース領域（１５）および前記ドレイン領域（１２）は前記半導体基板（１０）にメッシュ状に形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。

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