JPH08298292A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08298292A JPH08298292A JP8153965A JP15396596A JPH08298292A JP H08298292 A JPH08298292 A JP H08298292A JP 8153965 A JP8153965 A JP 8153965A JP 15396596 A JP15396596 A JP 15396596A JP H08298292 A JPH08298292 A JP H08298292A
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- Japan
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Abstract
(57)【要約】
【課題】 内部回路形成領域４でのラッチアップ現象を
防止することができ、内部回路形成領域４のチップ面積
を減少させる半導体集積回路を提供することを目的とす
る。 【解決手段】 入力回路または出力回路を構成する拡散
素子のうち、入力端子または出力端子に接続する拡散素
子を入力端子または出力端子が形成される領域１と接す
る側（領域２）に形成し、領域２に形成した拡散素子を
除く拡散素子を内部回路形成領域４と接する側（領域
３）に形成することにより、入力端子または出力端子に
接続した拡散素子から内部回路へ基板電流が流れ込むの
をしゃ断することができる。
防止することができ、内部回路形成領域４のチップ面積
を減少させる半導体集積回路を提供することを目的とす
る。 【解決手段】 入力回路または出力回路を構成する拡散
素子のうち、入力端子または出力端子に接続する拡散素
子を入力端子または出力端子が形成される領域１と接す
る側（領域２）に形成し、領域２に形成した拡散素子を
除く拡散素子を内部回路形成領域４と接する側（領域
３）に形成することにより、入力端子または出力端子に
接続した拡散素子から内部回路へ基板電流が流れ込むの
をしゃ断することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、詳しくは、ＣＭＯＳ集積回路の内部回路形成領域に
おけるラッチアップ現象防止に関する。
り、詳しくは、ＣＭＯＳ集積回路の内部回路形成領域に
おけるラッチアップ現象防止に関する。
【０００２】
【従来の技術】ラッチアップ現象発生の要因は、外部よ
り入力端子または出力端子を通し電荷が流入した場合
に、電荷が入力端子または出力端子に隣接した拡散領域
より基板に流れ込み、基板電流となり寄生トランジスタ
を動作させるためである。
り入力端子または出力端子を通し電荷が流入した場合
に、電荷が入力端子または出力端子に隣接した拡散領域
より基板に流れ込み、基板電流となり寄生トランジスタ
を動作させるためである。
【０００３】以下、従来の半導体集積回路について図面
を参照しながら説明する。図４は従来の半導体集積回路
の配置例を示すものである。
を参照しながら説明する。図４は従来の半導体集積回路
の配置例を示すものである。
【０００４】図４において、５は入力端子または出力端
子形成領域、６は入力回路または出力回路の形成領域、
７は内部回路形成領域を示す。従来の半導体集積回路で
は、ラッチアップ現象防止対策を入力回路または出力回
路の形成領域６及び内部回路形成領域７にそれぞれ設け
ていた。
子形成領域、６は入力回路または出力回路の形成領域、
７は内部回路形成領域を示す。従来の半導体集積回路で
は、ラッチアップ現象防止対策を入力回路または出力回
路の形成領域６及び内部回路形成領域７にそれぞれ設け
ていた。
【０００５】この従来のラッチアップ現象防止対策を以
下、説明する。入力回路または出力回路の形成領域６及
び内部回路形成領域７のそれぞれの領域では、電界効果
型ＰチャンネルＭＯＳトランジスタ（以下、Ｐチャンネ
ルＭＯＳＦＥＴと表す）と電界効果型ＮチャンネルＭＯ
Ｓトランジスタ（以下、ＮチャンネルＭＯＳＦＥＴと表
す）とを分離形成し、その間に基板と同一導電形の拡散
領域を形成し、基板電流を拡散領域に吸収さすことによ
って、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳ
ＦＥＴとの間の電気的経路をしゃ断し、寄生トランジス
タを動作させないようにしてラッチアップ対策をしてい
た。
下、説明する。入力回路または出力回路の形成領域６及
び内部回路形成領域７のそれぞれの領域では、電界効果
型ＰチャンネルＭＯＳトランジスタ（以下、Ｐチャンネ
ルＭＯＳＦＥＴと表す）と電界効果型ＮチャンネルＭＯ
Ｓトランジスタ（以下、ＮチャンネルＭＯＳＦＥＴと表
す）とを分離形成し、その間に基板と同一導電形の拡散
領域を形成し、基板電流を拡散領域に吸収さすことによ
って、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳ
ＦＥＴとの間の電気的経路をしゃ断し、寄生トランジス
タを動作させないようにしてラッチアップ対策をしてい
た。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、ラッチアップ対策のために、入力
回路または出力回路形成領域だけではなく内部回路形成
領域でもＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴとを分離形成していたため、半導体基板（チッ
プ）面積を減少させることが難しいという問題があっ
た。また、基板電流を拡散領域に吸収さすことでラッチ
アップ対策をしていたが、従来のラッチアップ対策で
は、充分には基板電流を吸収することはできないという
問題があった。
半導体集積回路では、ラッチアップ対策のために、入力
回路または出力回路形成領域だけではなく内部回路形成
領域でもＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴとを分離形成していたため、半導体基板（チッ
プ）面積を減少させることが難しいという問題があっ
た。また、基板電流を拡散領域に吸収さすことでラッチ
アップ対策をしていたが、従来のラッチアップ対策で
は、充分には基板電流を吸収することはできないという
問題があった。
【０００７】本発明は上記課題を解決するもので、内部
回路形成領域でのラッチアップ現象を防止することがで
き、内部回路形成領域のチップ面積を減少させる半導体
集積回路を提供することを目的とする。
回路形成領域でのラッチアップ現象を防止することがで
き、内部回路形成領域のチップ面積を減少させる半導体
集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ラッチアップ
現象の原因となる寄生トランジスタの形成に着目し、半
導体基板に入力端子または出力端子が形成される領域
（第１の領域）と内部回路が形成される領域（第３の領
域）との間の入力回路または出力回路が形成される領域
（第２の領域）において、入力回路または出力回路を構
成する拡散素子のうち入力端子または出力端子に接続す
る拡散素子全てを入力端子または出力端子が形成される
領域と接する側の領域（第４の領域）に形成し、入力回
路または出力回路を構成する拡散素子のうち入力端子ま
たは出力端子に接続する拡散素子を除く全ての拡散素子
を内部回路が形成される領域と接する側の領域（第５の
領域）に配置することを特徴とするものである。本発明
では、寄生トランジスタの原因となる拡散素子が内部回
路に接する領域に形成されないので、入力端子または出
力端子に接続した拡散素子から内部回路への基板電流が
流れ込むのをしゃ断することができるものである。
現象の原因となる寄生トランジスタの形成に着目し、半
導体基板に入力端子または出力端子が形成される領域
（第１の領域）と内部回路が形成される領域（第３の領
域）との間の入力回路または出力回路が形成される領域
（第２の領域）において、入力回路または出力回路を構
成する拡散素子のうち入力端子または出力端子に接続す
る拡散素子全てを入力端子または出力端子が形成される
領域と接する側の領域（第４の領域）に形成し、入力回
路または出力回路を構成する拡散素子のうち入力端子ま
たは出力端子に接続する拡散素子を除く全ての拡散素子
を内部回路が形成される領域と接する側の領域（第５の
領域）に配置することを特徴とするものである。本発明
では、寄生トランジスタの原因となる拡散素子が内部回
路に接する領域に形成されないので、入力端子または出
力端子に接続した拡散素子から内部回路への基板電流が
流れ込むのをしゃ断することができるものである。
【０００９】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。
明する。
【００１０】図１は本発明の実施の形態を示す配置図で
あり、１は入力端子または出力端子形成領域、２は入力
回路または出力回路を形成する拡散素子のうち入力端子
または出力端子に接続する拡散素子を形成する領域、３
は分離領域で、入力回路または出力回路を形成する拡散
素子のうち入力端子または出力端子に接続する拡散素子
を除く全ての拡散素子が形成される。４は内部回路形成
領域を示す。
あり、１は入力端子または出力端子形成領域、２は入力
回路または出力回路を形成する拡散素子のうち入力端子
または出力端子に接続する拡散素子を形成する領域、３
は分離領域で、入力回路または出力回路を形成する拡散
素子のうち入力端子または出力端子に接続する拡散素子
を除く全ての拡散素子が形成される。４は内部回路形成
領域を示す。
【００１１】以下、入力端子または出力端子に接続する
拡散素子を形成する領域２または分離領域３に形成され
る入力回路または出力回路の一例を、図２及び図３を参
照しながら説明する。
拡散素子を形成する領域２または分離領域３に形成され
る入力回路または出力回路の一例を、図２及び図３を参
照しながら説明する。
【００１２】図２は入力回路をＣＭＯＳインバータで構
成した例を示す図である。８は入力端子、１４は内部回
路と接続する信号線である。ＰチャンネルＭＯＳＦＥＴ
１２およびＮチャンネルＭＯＳＦＥＴ１３でＣＭＯＳイ
ンバータを構成しており、ＰチャンネルＭＯＳＦＥＴ１
２のソースは電源に、ＮチャンネルＭＯＳＦＥＴ１３の
ソースは接地されている。そして、ＰチャンネルＭＯＳ
ＦＥＴ１２およびＮチャンネルＭＯＳＦＥＴ１３のドレ
インは内部回路と接続する信号線１４と接続されてい
る。また、ＰチャンネルＭＯＳＦＥＴ１２およびＮチャ
ンネルＭＯＳＦＥＴ１３のゲートは入力端子８に接続さ
れている。ＰチャンネルＭＯＳＦＥＴ１２のソースと入
力端子８の間にはダイオード９が形成され、Ｎチャンネ
ルＭＯＳＦＥＴ１３のソースと入力端子８の間には、ダ
イオード１０が形成される。さらに、ＰチャンネルＭＯ
ＳＦＥＴ１２及びＮチャンネルＭＯＳＦＥＴ１３のゲー
トと入力端子８の間には、拡散抵抗１１が形成される。
成した例を示す図である。８は入力端子、１４は内部回
路と接続する信号線である。ＰチャンネルＭＯＳＦＥＴ
１２およびＮチャンネルＭＯＳＦＥＴ１３でＣＭＯＳイ
ンバータを構成しており、ＰチャンネルＭＯＳＦＥＴ１
２のソースは電源に、ＮチャンネルＭＯＳＦＥＴ１３の
ソースは接地されている。そして、ＰチャンネルＭＯＳ
ＦＥＴ１２およびＮチャンネルＭＯＳＦＥＴ１３のドレ
インは内部回路と接続する信号線１４と接続されてい
る。また、ＰチャンネルＭＯＳＦＥＴ１２およびＮチャ
ンネルＭＯＳＦＥＴ１３のゲートは入力端子８に接続さ
れている。ＰチャンネルＭＯＳＦＥＴ１２のソースと入
力端子８の間にはダイオード９が形成され、Ｎチャンネ
ルＭＯＳＦＥＴ１３のソースと入力端子８の間には、ダ
イオード１０が形成される。さらに、ＰチャンネルＭＯ
ＳＦＥＴ１２及びＮチャンネルＭＯＳＦＥＴ１３のゲー
トと入力端子８の間には、拡散抵抗１１が形成される。
【００１３】図３は出力回路をＣＭＯＳインバータで構
成した例を示す図である。１５は出力端子、２１は内部
回路と接続する信号線である。ＰチャンネルＭＯＳＦＥ
Ｔ１９およびＮチャンネルＭＯＳＦＥＴ２０でＣＭＯＳ
インバータを構成しており、ＰチャンネルＭＯＳＦＥＴ
１９のソースは電源に、ＮチャンネルＭＯＳＦＥＴ２０
のソースは接地されている。そして、ＰチャンネルＭＯ
ＳＦＥＴ１９およびＮチャンネルＭＯＳＦＥＴ２０のゲ
ートは、信号線２１に接続されている。また、Ｐチャン
ネルＭＯＳＦＥＴ１９およびＮチャンネルＭＯＳＦＥＴ
２０のドレインは出力端子１５に接続されている。Ｐチ
ャンネルＭＯＳＦＥＴ１９のソースと出力端子１５の間
には、ダイオード１６が形成され、ＮチャンネルＭＯＳ
ＦＥＴ２０のソースと出力端子１５の間には、ダイオー
ド１７が形成される。さらに、ＰチャンネルＭＯＳＦＥ
Ｔ１９及びＮチャンネルＭＯＳＦＥＴ２０のドレインと
出力端子１５の間には、拡散抵抗１８が形成される。
成した例を示す図である。１５は出力端子、２１は内部
回路と接続する信号線である。ＰチャンネルＭＯＳＦＥ
Ｔ１９およびＮチャンネルＭＯＳＦＥＴ２０でＣＭＯＳ
インバータを構成しており、ＰチャンネルＭＯＳＦＥＴ
１９のソースは電源に、ＮチャンネルＭＯＳＦＥＴ２０
のソースは接地されている。そして、ＰチャンネルＭＯ
ＳＦＥＴ１９およびＮチャンネルＭＯＳＦＥＴ２０のゲ
ートは、信号線２１に接続されている。また、Ｐチャン
ネルＭＯＳＦＥＴ１９およびＮチャンネルＭＯＳＦＥＴ
２０のドレインは出力端子１５に接続されている。Ｐチ
ャンネルＭＯＳＦＥＴ１９のソースと出力端子１５の間
には、ダイオード１６が形成され、ＮチャンネルＭＯＳ
ＦＥＴ２０のソースと出力端子１５の間には、ダイオー
ド１７が形成される。さらに、ＰチャンネルＭＯＳＦＥ
Ｔ１９及びＮチャンネルＭＯＳＦＥＴ２０のドレインと
出力端子１５の間には、拡散抵抗１８が形成される。
【００１４】なお、図２及び図３では入力端子及び出力
端子を別々に構成しているが、入力端子と出力端子を共
通とし、入出力端子や、入力回路または出力回路を構成
しても何ら問題はない。
端子を別々に構成しているが、入力端子と出力端子を共
通とし、入出力端子や、入力回路または出力回路を構成
しても何ら問題はない。
【００１５】次に、図２及び図３を参照に説明した入力
回路及び出力回路の例を用いて、図１に示した入力端子
または出力端子に接続する拡散素子を形成する領域２及
び分離領域３の配置について、詳細に説明する。
回路及び出力回路の例を用いて、図１に示した入力端子
または出力端子に接続する拡散素子を形成する領域２及
び分離領域３の配置について、詳細に説明する。
【００１６】上記して説明したように、２は入力回路ま
たは出力回路を形成する拡散素子のうち入力端子または
出力端子に接続する拡散素子を形成する領域であり、図
２に示す入力回路を構成する拡散素子では、ダイオード
９及び１０、拡散抵抗１１がつくり込まれる。そして、
分離領域３には、入力端子８に直接、拡散領域が接続さ
れない拡散素子であるＰチャンネルＭＯＳＦＥＴ１２及
びＮチャンネルＭＯＳＦＥＴ１３をつくり込む。
たは出力回路を形成する拡散素子のうち入力端子または
出力端子に接続する拡散素子を形成する領域であり、図
２に示す入力回路を構成する拡散素子では、ダイオード
９及び１０、拡散抵抗１１がつくり込まれる。そして、
分離領域３には、入力端子８に直接、拡散領域が接続さ
れない拡散素子であるＰチャンネルＭＯＳＦＥＴ１２及
びＮチャンネルＭＯＳＦＥＴ１３をつくり込む。
【００１７】また、図３に示す出力回路を構成する拡散
素子では、ダイオード１６、１７および拡散抵抗１８、
ならびに、ＰチャンネルＭＯＳＦＥＴ１９のドレイン
部、ＮチャンネルＭＯＳＦＥＴ２０のドレイン部が出力
端子１５と拡散領域が接続する拡散素子に該当し、これ
らの各拡散素子を入力端子または出力端子に接続する拡
散素子を形成する領域２につくり込む。
素子では、ダイオード１６、１７および拡散抵抗１８、
ならびに、ＰチャンネルＭＯＳＦＥＴ１９のドレイン
部、ＮチャンネルＭＯＳＦＥＴ２０のドレイン部が出力
端子１５と拡散領域が接続する拡散素子に該当し、これ
らの各拡散素子を入力端子または出力端子に接続する拡
散素子を形成する領域２につくり込む。
【００１８】以上のように本発明の実施の形態では、入
力端子または出力端子と接続した拡散素子を内部回路と
分離した位置に配置形成するため、入力端子または出力
端子と内部回路とを接続する寄生トランジスタが形成さ
れない。このため内部回路形成領域４に対してラッチア
ップ現象の原因となる基板電流の電気的経路をしゃ断す
る働きをし、内部回路形成領域４でラッチアップ現象が
起こりにくくなる。しかも、従来のラッチアップ現象対
策のようにＰチャンネルＭＯＳＦＥＴとＮチャンネルＭ
ＯＳＦＥＴを分離形成するのではなく、拡散素子の配置
を限定しているだけなので、チップ面積が増大すること
もない。
力端子または出力端子と接続した拡散素子を内部回路と
分離した位置に配置形成するため、入力端子または出力
端子と内部回路とを接続する寄生トランジスタが形成さ
れない。このため内部回路形成領域４に対してラッチア
ップ現象の原因となる基板電流の電気的経路をしゃ断す
る働きをし、内部回路形成領域４でラッチアップ現象が
起こりにくくなる。しかも、従来のラッチアップ現象対
策のようにＰチャンネルＭＯＳＦＥＴとＮチャンネルＭ
ＯＳＦＥＴを分離形成するのではなく、拡散素子の配置
を限定しているだけなので、チップ面積が増大すること
もない。
【００１９】また、入力回路または出力回路に従来の技
術と同様に、ラッチアップ防止策を設ければ、入力回路
または出力回路の面積は従来通りであるが、内部回路に
ラッチアップ防止策を設けなくてすむので、全体として
のチップ面積を減少させることができる。なお、入力回
路または出力回路にラッチアップ防止策を設ければ、入
力回路または出力回路における基板電流は、ラッチアッ
プ防止策を設けない場合と比較してかなり減少されるの
で、本発明と組み合わせることによって、内部回路形成
領域４のラッチアップ現象対策で、より大きな効果が得
られる。
術と同様に、ラッチアップ防止策を設ければ、入力回路
または出力回路の面積は従来通りであるが、内部回路に
ラッチアップ防止策を設けなくてすむので、全体として
のチップ面積を減少させることができる。なお、入力回
路または出力回路にラッチアップ防止策を設ければ、入
力回路または出力回路における基板電流は、ラッチアッ
プ防止策を設けない場合と比較してかなり減少されるの
で、本発明と組み合わせることによって、内部回路形成
領域４のラッチアップ現象対策で、より大きな効果が得
られる。
【００２０】
【発明の効果】以上のように本発明は、内部回路と、入
力端子または出力端子に接続した拡散素子とが直接、接
する構成をとらないので、入力端子または出力端子に接
続した拡散素子から内部回路へ、ラッチアップ現象の原
因となる基板電流の流れ込みをしゃ断することができ内
部回路形成領域ではラッチアップ現象が起こりにくくな
る。
力端子または出力端子に接続した拡散素子とが直接、接
する構成をとらないので、入力端子または出力端子に接
続した拡散素子から内部回路へ、ラッチアップ現象の原
因となる基板電流の流れ込みをしゃ断することができ内
部回路形成領域ではラッチアップ現象が起こりにくくな
る。
【００２１】さらに、入力回路または出力回路形成領域
にラッチアップ現象対策を行えば、内部回路形成領域に
おけるラッチアップ現象はほとんどなくなり、ラッチア
ップ現象防止策を内部回路形成領域には設けなくてす
み、内部回路の面積を減少させることもできる。
にラッチアップ現象対策を行えば、内部回路形成領域に
おけるラッチアップ現象はほとんどなくなり、ラッチア
ップ現象防止策を内部回路形成領域には設けなくてす
み、内部回路の面積を減少させることもできる。
【図１】本発明の実施の形態を示す配置図
【図２】入力回路の一例を示す図
【図３】出力回路の一例を示す図
【図４】従来例を示す配置図
１ 入力端子または出力端子形成領域 ２ 入力端子または出力端子に接続する拡散素子を形成
する領域 ３ 分離領域 ４ 内部回路形成領域
する領域 ３ 分離領域 ４ 内部回路形成領域
Claims (2)
- 【請求項１】 半導体基板に入力端子が形成される第１
の領域と、ダイオード、拡散抵抗、及び、ＣＭＯＳイン
バータで構成される入力回路が形成される第２の領域
と、内部回路が形成される第３の領域とを有し、前記第
２の領域は前記第１の領域と第３の領域との間に配置
し、前記第２の領域は、前記第１の領域と接する第４の
領域と前記第３の領域と接する第５の領域とを有し、前
記入力回路を構成する拡散素子のうち前記入力端子に接
続する拡散素子全てを前記第４の領域に配置し、前記入
出力回路のうち前記第４の領域に配置した拡散素子を除
く全ての拡散素子を第５の領域に配置し、前記ＣＭＯＳ
インバータを構成する電界効果型ＰチャンネルＭＯＳト
ランジスタと電界効果型ＮチャンネルＭＯＳトランジス
タのドレイン部及びソース部のうち、各々一方の種類の
電極を、各々他方の種類の電極に比し前記第１の領域側
に配置することを特徴とする半導体集積回路。 - 【請求項２】 半導体基板に出力端子が形成される第１
の領域と、ダイオード、拡散抵抗、及び、ＣＭＯＳイン
バータで構成される出力回路が形成される第２の領域
と、内部回路が形成される第３の領域とを有し、前記第
２の領域は前記第１の領域と第３の領域との間に配置
し、前記第２の領域は、前記第１の領域と接する第４の
領域と前記第３の領域と接する第５の領域とを有し、前
記出力回路を構成する拡散素子のうち前記出力端子に接
続する拡散素子全てを前記第４の領域に配置し、前記入
出力回路のうち前記第４の領域に配置した拡散素子を除
く全ての拡散素子を第５の領域に配置し、前記ＣＭＯＳ
インバータを構成する電界効果型ＰチャンネルＭＯＳト
ランジスタと電界効果型ＮチャンネルＭＯＳトランジス
タのドレイン部及びソース部のうち、各々一方の種類の
電極を、各々他方の種類の電極に比し前記第１の領域側
に配置することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153965A JPH08298292A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153965A JPH08298292A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095380A Division JPH0770687B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298292A true JPH08298292A (ja) | 1996-11-12 |
Family
ID=15573946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153965A Pending JPH08298292A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298292A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788774A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Semiconductor device |
| JPS6132562A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置 |
| JPS6151958A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
-
1996
- 1996-06-14 JP JP8153965A patent/JPH08298292A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788774A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Semiconductor device |
| JPS6132562A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置 |
| JPS6151958A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
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