KR20060034263A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 적은 공정 수로 MIM형 용량소자를 형성함과 동시에, 저항값의 편차 또는 기생저항이 적은 저항체를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
반도체장치는, 기판상에 형성된 절연막(2) 상에, 아래쪽으로부터 차례로 적층된 금속장벽 막(6) 및 AlCu 막(8) 및 TiN 막(9)으로 이루어지는 배선(10ｂ, 10ｃ)과, 금속장벽 막(6)으로 이루어지는 용량 하부전극과, 용량 하부전극 상에 형성된 용량절연막으로서의 SiＯ2 막(7)과, SiＯ2 막(7) 상에 형성된 AlCu 막(8) 및 TiN 막(9)으로 이루어지는 용량 상부전극으로 구성되는 용량소자(10a)를 구비한다.
절연막, 배선, 용량 하부전극, 용량소자
Description
도 1은 본 발명의 제 1 실시 예에 관한 반도체장치의 단면도.
도 2는 본 발명의 제 2 실시 예에 관한 반도체장치의 단면도.
도 3은 본 발명의 제 3 실시 예에 관한 반도체장치의 단면도.
도 4는 본 발명의 제 4 실시 예에 관한 반도체장치의 단면도.
도 5의 (a)∼(c)는 본 발명의 제 5 실시 예에 관한 반도체장치 제조공정을 나타내는 단면도.
도 6의 (a)∼(c)는 본 발명의 제 5 실시 예에 관한 반도체장치 제조공정을 나타내는 단면도.
도 7의 (a)∼(c)는 본 발명의 제 6 실시 예에 관한 반도체장치 제조공정을 나타내는 단면도.
도 8의 (a) 및 (b)는 본 발명의 제 6 실시 예에 관한 반도체장치 제조공정을 나타내는 단면도.
도 9는 종래의 MIM형 용량소자를 나타내는 단면도.
도 10은 종래의 MIM형 용량소자를 나타내는 단면도.
도 11은 종래의 아날로그회로용 저항체를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 30, 41, 51, 71 : 기판
2, 21, 31, 42, 52, 72 : 절연막
3a 및 3b, 32, 43, 53, 73 : 제 1 배선
4, 33, 44, 54, 74 : 제 1 층간절연 막
6, 22, 35, 56, 76 : 금속장벽 막(제 1 도전 막)
7, 23, 57, 77 : SiO2 막(용량절연막)
8, 24, 36, 59, 79 : AlCu 막(제 2 도전 막)
9, 25, 37, 60, 80 : TiN 막
10a, 26a, 46a, 62a, 82a : 용량소자
10b, 10c, 26c, 46d, 62b, 82d : 제 2 배선
11, 38, 47, 63, 83 : 제 2 층간절연 막
5a, 5b, 5c, 12a, 12b, 28a, 28b, 34, 48a, 48b, 48c, 55a, 55b, 64a, 64b, 75, 84a, 84b, 84c : 콘택트
13a, 13b, 29a, 29b, 39, 49a, 49b, 49c, 65a, 65b, 85a, 85b, 85c: 제 3 배선
22a, 82b : 용량 하부전극용 배선 26b, 46c, 82c : 중계 전극
27 : 층간절연 막 35a :저항체
35b, 35c, 46f, 46g, 82e, 82g : 저항용 전극
58, 61, 78, 81 : 레지스트 패턴
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 MIM(Metal- Insulator-Metal)형 용량소자 및 아날로그회로 등에 이용되는 저항체를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
아날로그 계 회로를 포함하는 반도체집적회로장치에는, 일반적으로 용량 상부전극과 용량 하부전극 사이에 용량절연막을 갖는 MIM형 용량소자 또는 수동소자인 저항체가 탑재된다.
도 9는 아날로그회로에 이용되는 종래의 MIM형 용량소자 구조를 나타내는 단면도이다.
도 9에 나타내는 바와 같이, 반도체기판(100) 상에 제 1 도전 막(101)으로 이루어지는 용량 하부전극(101a) 및 제 1 도전 막(101)으로 이루어지는 제 1 배선(101ｂ)이 형성된다. 용량 하부전극(101a) 및 제 1 배선(101ｂ)을 피복하도록 형성된 층간절연 막(102)으로 개구되며, 또 용량 하부전극(101a)의 상면과 연통되는 개구 면적이 큰 개구부(102a)의 적어도 저면 및 측면을 피복하도록, 용량절연막(103) 및 제 2 도전 막(104)으로 구성되는 용량 상부전극(104a)이 차례로 형성된다. 또 용량 하부전극(101a) 및 제 1 배선(101ｂ)을 피복하도록 형성된 층간절연 막(102) 및 이 층간절연 막(102) 상에 형성된 용량절연막(103)으로 개구되며 또 제 1 배선 (101ｂ)의 상면과 연통되는 콘택트 홀(102b)을 매입하도록, 제 2 도전 막(104)으로 이루어지는 콘택트(102c) 및 제 2 도전 막(104)으로 이루어지는 제 2 배선(104b)이 형성된다. 여기서 제 1 배선(101ｂ)과, 콘택트 홀(102b)을 개재하고 접속된 제 2 배선(104b)으로 구성되는 구조는, 통상의 콘택트 구조이다.
도 10은, 상기 도 9에 나타낸 구조와 다른 구조를 갖는 MIM형 용량소자의 구조를 나타내는 단면도이며, 반도체집적회로 상의 콘택트로서 평탄화에 의해 형성된 텅스텐플러그가 채용되는 일반적인 MIM형 용량소자의 단면도를 나타낸다. 특히, 미세소자패턴을 갖는 고밀도 반도체 디바이스에서는, 도 10에 나타내는 바와 같은 구조가 적용된다.
도 10에 나타내는 바와 같이, 반도체기판(200) 상에 제 1 배선(201)이 형성된다. 용량 하부전극으로서의 제 1 배선(201) 상에, 용량절연막(202) 및 용량 상부전극(203)이 아래쪽으로부터 차례로 형성된다. 용량 상부전극(203) 및 제 1 배선(201)을 피복하도록 형성된 층간절연 막(204)으로 개구되며 또 용량 상부전극(203)의 상면과 연통되는 콘택트 홀에 텅스텐 막이 매입되어 이루어지는 콘택트(205a)가 형성된다. 층간절연 막(204) 및 콘택트(205a) 상에, 콘택트(205a)를 개재하고 용량 상부전극(203)과 접속되는, 제 2 도전 막(206)으로 이루어지는 제 2 배선(206a)이 형성된다. 또 제 1 배선(201) 상의 층간절연 막(204)으로 개구되며 또 제 1 배선(201)의 상면과 연통되는 콘택트 홀에 텅스텐 막이 매입되어 이루어지는 콘택트(205b)가 형성된다. 여기서 제 1 배선(201)과, 콘택트(205b)를 개재하고 접속된 제 2 배선(206b)으로 구성되는 구조는, 통상의 2 층 배선구조이다.
도 11은 일반 반도체집적회로의 아날로그회로에 통상 이용되는 저항체를 나타내는 단면도이다.
도 11에 나타내는 바와 같이, 실리콘기판(300) 상에 소자분리를 위한 절연막(301)이 형성되며, 이 절연막(301) 상에 고농도의 불순물을 함유하는 폴리실리콘 저항체(302)가 형성된다. 폴리실리콘 저항체(302)를 피복하도록 형성된 층간절연 막(303)에 개구되며 또 폴리실리콘 저항체(302)의 상면과 연통되는 콘택트 홀에 텅스텐 막이 매입되어 이루어지는 콘택트(304)가 형성된다. 층간절연 막(303) 상에 콘택트(304)를 개재하고 폴리실리콘 저항체(302)와 접속되는 제 2 배선(305)이 형성된다(이상, 예를 들어 특허문헌 1∼3 참조).
-특허문헌 1- 일특개소 62-42553
-특허문헌 2- 일특개평 01-223757
-특허문헌 3- 일특개 2001-4203329
상기 도 9에 나타낸 MIM형 용량소자를 형성하기 위해서는, 반도체집적회로의 상층을 구성하는 제 1 도전 막(101)으로 이루어지는 용량 하부전극(101a) 및 제 1 도전 막(101)으로 이루어지는 제 1 배선(10１b)을 형성하는 공정과, 반도체집적회로의 상층을 구성하는 제 2 도전 막(104)으로 이루어지는 용량 상부전극(104a) 및 제 2 도전 막(104)으로 이루어지는 제 2 배선(104b)을 형성하는 공정에 추가로, 층 간절연 막(102)에 용량소자를 형성하기 위한 개구부(102a)를 형성하는 공정과 용량절연막(103)을 퇴적시키는 공정을 실시하면 된다. 이 경우, 제 1 배선(101b) 상의 제 2 도전 막(104)으로 이루어지는 콘택트(102c) 및 제 2 도전 막(104)으로 이루어지는 제 2 배선(104b)은, 상기 도 9에서 명백해진 바와 같이, 개구부(102a) 및 층간절연 막(102) 상에 용량절연막(103)을 퇴적시킨 후에, 콘택트 홀(102b)을 형성한다. 다음에, 콘택트 홀(102b) 및 용량절연막(103) 상에 제 2 배선 층(104)을 퇴적시킨 후에 이 제 2 배선 층(104)을 패터닝함으로써, 제 1 배선(101b) 상에 콘택트(102c)를 개재하고 제 2 배선(104b)이 형성된다.
이 때문에, 콘택트 홀(102b)을 포함하는 소자패턴이 미세화됐을 경우에, 콘택트 홀(102b)에 텅스텐 막을 매입시켜 평탄화함으로써 콘택트(102c)를 형성하는 프로세스를 행하면, 우선 개구 면적이 큰 개구부(102a)에는 텅스텐 막이 충분히 매입되지 않는다. 또 콘택트 홀(102b)에 매입된 텅스텐 막을 평탄화하기 위해 CMP(화학기계연마), 또는 에치백을 실시하면, 개구 면적이 큰 개구부(102a)에는 텅스텐 막이 충분히 매입되지 않는다.
따라서 최근의 평탄화 프로세스는, 일반적으로 상기 도 10에 나타낸 바와 같은 구조를 갖는 MIM형 용량소자를 형성할 때에 이용된다. 그러나 이와 같은 구조의 MIM형 용량소자를 형성하기 위해서는 용량절연막(202)을 퇴적시키는 공정, 용량 상부전극(203)을 구성하는 금속층을 퇴적시키는 공정 및 이 금속층을 패터닝하여 용량 상부전극(203)을 형성하는 공정이 필요해진다. 또 용량절연막(202) 및 용량 상부전극(203)을 패터닝한 후에, 용량 하부전극으로서의 제 1 배선(201)을 패터닝하 므로, 용량 상부전극(203) 막 두께만큼의 단차를 고려하면, 용량 하부전극으로서의 제 1 배선(201)을 패터닝할 때에 이용하는 레지스트막의 두께가 제한된다. 또 층간절연 막(204)에서 용량 상부전극(203)의 위쪽부분 막 두께와 층간절연 막(204)에서 제 1 배선(201)의 위쪽부분 막 두께가 다르므로, 제 1 배선(201) 상에 형성된 콘택트(205b)와 제 2 배선(206b)과의 접촉저항 신뢰성이 열화된다는 문제가 있다.
또한 상기 도 11에 나타낸 저항은, 예를 들어 게이트전극을 형성하는 공정에서 이용하는 폴리실리콘 막으로 형성되므로, 저항값이 아날로그회로를 구성하기 위해 필요한 값 이상으로 커짐과 동시에, 저항값의 편차가 크다. 따라서 저항과 회로가 직접 접속되는 구조 또는 다층배선구조의 디바이스에 있어서, 회로에서 저항까지의 배선 길이가 길어질 수밖에 없는 경우는 기생저항이 커지므로, 저항값에 대한 기생저항의 영향이 문제가 된다.
본 발명은 상기에 감안하여, 미세소자를 구비하는 고집적반도체장치에 있어서, 적은 공정 수로 MIM형 용량소자가 형성 가능함과 동시에, 저항값의 편차 또는 기생저항이 적은 저항체를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 반도체장치는, 층간절연 막과, 상기 층간절연 막 상에, 아래쪽에서부터 차례로 적층된 제 1 도전막 및 제 2 도전막으로 이루어지는 배선과, 상기 층간절연 막 상에, 상기 제 1 도전막으로 이루어지는 용량 하부전극과, 상기 용량 하부전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 형성된 상기 제 2 도전막으로 이루어지는 용량 상부전극으로 구성되는 용량소자를 구비하고, 상기 용량 하부전극의 두께는 상기 용량 상부전극의 두께보다 얇으며, 상기 용량 하부전극의 하면의 상기 층간절연 막에는 상기 용량 하부전극에 접속된 하부 콘택트가 형성되어 있다.
본 발명의 반도체장치에 의하면, 용량소자를 구성하는 용량 상부전극은, 배선을 구성하는 제 2 도전 막을 이용하여 형성되므로, 종래와 같이, 배선을 구성하는 막과는 별도로 새로운 막을 이용하여 용량 상부전극을 형성할 필요가 없어진다. 이로써 미세소자를 갖는 고집적반도체장치에서, 용량 상부전극에 상당하는 막 두께만큼의 단차를 저감할 수 있는 동시에, 적은 공정 수로 용량소자를 형성할 수 있다.
바람직하게는, 본 발명의 반도체장치는, 상기 층간절연 막의 아래에는 하부 층간절연 막이 형성되어 있고, 상기 하부 층간절연 막 상에는 하부 배선이 형성되어 있으며, 상기 하부 콘택트는 상기 하부 배선에 접속되어 있다.
바람직하게는, 본 발명의 반도체장치는, 상기 용량소자가 형성된 상기 층간절연 막의 표면이 평탄화되어 있다.
바람직하게는, 본 발명의 반도체장치는, 상기 용량소자 및 상기 배선을 피복하도록 상부 층간절연 막이 형성되어 있고, 상기 용량 상부전극의 상면의 상기 상부 층간절연 막에는 상기 용량 상부전극에 접속된 상부 콘택트가 형성되어 있다.
바람직하게는, 본 발명의 반도체장치는, 상기 상부 층간절연 막 상에는 상부 배선이 형성되어 있고, 상기 상부 콘택트는 상기 상부 배선에 접속되어 있다.
본 발명의 반도체장치 제조방법은, 층간절연 막에 매입된 하부 콘택트를 형성하는 공정과, 마스크패턴을 이용한 에칭에 의해, 상기 층간절연 막 및 상기 하부 콘택트 상에, 제 1 도전막, 용량절연막, 및 제 2 도전막으로 구성되는 용량소자를 형성하는 동시에, 마스크패턴을 이용한 에칭에 의해, 상기 층간절연 막 상에, 상기 제 1 도전막 및 상기 제 2 도전막으로 구성되는 배선을 형성하는 공정을 구비하며, 상기 용량 하부전극의 두께는 상기 용량 상부전극의 두께보다 얇고, 상기 용량 하부전극은 상기 하부 콘택트의 상단과 접속되도록 형성되는 것을 특징으로 한다.
또, 본 발명의 반도체장치의 제조방법은, 층간절연 막에 매입된 하부 콘택트를 형성하는 공정과, 상기 층간절연 막 및 상기 하부 콘택트 상에 제 1 도전막 및 용량절연막을 아래쪽에서부터 차례로 퇴적하는 공정과, 상기 용량절연막을 선택적으로 에칭함으로써, 상기 하부 콘택트의 상부로서, 용량소자를 형성하는 제 1 영역에 상기 용량절연막을 잔존시키는 공정과, 상기 제 1 도전막 상에 상기 용량절연막을 피복하도록, 상기 제 1 도전막의 두께보다 두꺼운 두께를 갖는 제 2 도전막을 퇴적하는 공정과, 상기 제 1 도전막 및 상기 제 2 도전막을 선택적으로 에칭함으로써, 상기 제 1 영역과는 다른 제 2 영역에 상기 제 1 도전막 및 상기 제 2 도전막으로 이루어지는 배선을 형성하는 동시에, 상기 제 1 도전막, 상기 잔존시킨 용량절연막, 및 상기 제 2 도전막을 선택적으로 에칭함으로써, 상기 제 1 영역에, 상기 제 1 도전막으로 이루어지는 용량 하부전극, 상기 용량절연막, 및 상기 제 2 도전막으로 이루어지는 용량 상부전극으로 구성되는 상기 용량소자를 형성하는 공정을 구비한다.
본 발명의 반도체장치 제조방법에 의하면, 용량소자를 구성하는 용량 상부전극은, 배선을 구성하는 제 2 도전 막을 이용하여 형성되므로, 종래와 같이, 배선을 구성하는 막과는 별도로 새로운 막을 이용하여 용량 상부전극을 형성할 필요가 없어진다. 이로써, 미세소자를 갖는 고집적반도체장치에서, 용량 상부전극에 상당하는 막 두께만큼의 단차를 저감할 수 있는 동시에, 적은 공정 수로 용량소자를 형성할 수 있다.
바람직하게는, 본 발명의 반도체장치 제조방법은, 상기 용량절연막을 잔존시키는 공정은, 상기 용량절연막을, 상기 용량 상부전극이 패턴화되는 사이즈보다 커지도록 패턴화하는 공정을 포함한다.
바람직하게는, 상기 용량소자를 형성하는 공정은, 동일한 에칭공정에 의해 행해진다.
바람직하게는, 상기 층간절연 막의 아래에는 하부 층간절연 막이 형성되어 있고, 상기 하부 층간절연 막 상에는 하부 배선이 형성되어 있으며, 상기 하부 콘택트는 상기 하부 배선에 접속되어 있다.
바람직하게는, 본 발명의 반도체장치 제조방법은, 상기 용량소자가 형성된 상기 층간절연 막의 표면이 평탄화되어 있다.
바람직하게는, 상기 용량소자 및 상기 배선을 피복하도록 상부 층간절연 막이 형성되어 있고, 상기 용량 상부전극의 상면의 상기 상부 층간절연 막에는 상기 용량 상부전극에 접속된 상부 콘택트가 형성되어 있다.
바람직하게는, 상기 상부 층간절연 막 상에는 상부 배선이 형성되어 있고, 상기 상부 콘택트는 상기 상부 배선에 접속되어 있다.
또, 본 발명에서, 제 1 도전 막이 금속질화물로 이루어질 경우, 원하는 시트저항을 얻을 수 있다.
또, 본 발명에서, 제 2 도전 막으로서 배선의 주재료인 알루미늄합금을 사용할 수 있다.
또, 본 발명에서, 상기 용량절연막은 SiN으로 이루어진다.
또, 본 발명에서, 상기 용량 상부전극은 알루미늄 합금 및 배리어 층에 의해 구성되어 있다.
또, 본 발명에서, 상기 용량 하부전극은 배리어 층에 의해 구성되어 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해서 보다 명확해 질 것이다.
(실시 예)
이하, 본 발명의 각 실시 예에 대하여 도면을 참조하면서 설명한다.
(제 1 실시 예)
도 1은 본 발명의 제 1 실시 예에 관한 반도체장치의 단면도이며, MIM형 용량소자와 일반 배선부분을 나타낸다.
도 1에 나타내는 바와 같이, 반도체기판(1) 상에 형성된 절연막(2) 상에 동일 막 층으로 이루어지는 제 1 배선(3a 및 3b)이 형성된다. 이 제 1 배선(3a 및 3b)을 피복하도록 표면이 평탄화된 제 1 층간절연 막(4)이 형성되며, 이 제 1 층간절연 막(4)에는 텅스텐 막이 매입된 콘택트(5a, 5b 및 5c)가 형성된다. 제 1 층간 절연 막(4) 및 콘택트(5a) 상에, 금속장벽 막(6)(제 1 도전 막)으로 이루어지는 용량 하부전극, SiO2 막(7)으로 이루어지는 용량절연막, 및 AlCu 막(8)(제 2 도전 막) 그리고 TiN 막(9)이 차례로 적층되어 이루어지는 용량 상부전극으로 구성되는 MIM형 용량소자(10a)가 형성된다.
또 제 1 층간절연 막(4) 및 콘택트(5b, 5c) 상에, 금속장벽 막(6), AlCu 막(8) 및 TiN 막(9)이 차례로 적층되어 이루어져 전기적으로 기여하는 제 2 배선(10b 및 10c)이 형성된다. 또한 콘택트(5a)는 제 1 배선(3a)과 MIM형 용량소자(10a)를 접속하며, 콘택트(5b)는 제 1 배선(3a)과 제 2 배선(10b)을 접속하고, 콘택트(5c)는 제 1 배선(3b)과 제 2 배선(10c)을 접속한다.
MIM형 용량소자(10a), 제 2 배선(10b, 10c)을 피복하도록 표면이 평탄화된 제 2 층간절연 막(11)이 형성되며, 이 제 2 층간절연 막(11)에 텅스텐 막이 매입된 콘택트(12a 및 12b)가 형성된다. 제 2 층간절연 막(11) 상에 콘택트(12a)를 개재하고 MIM형 용량소자(10a)와 접속되는 제 3 배선(13a)이 형성된다. 또 제 2 층간절연 막(11) 상에 콘택트(12b)를 개재하고 제 2 배선(10b)과 접속되는 제 3 배선(13b)이 형성된다.
이상과 같이 본 실시 예에 의하면, MIM형 용량소자(10a)의 용량 상부전극은, 칩 내부의 집적회로에서 제 2 층간절연 막(11)으로 피복된 층 내에서 이용되는 배선 층을 이용하여 형성되므로, 상기 도 10에 나타낸 종래 예와 같이, 배선을 구성하는 막과는 별도로 새로운 막을 이용하여 용량 상부전극을 형성할 필요가 없어진다. 이로써, 미세소자를 갖는 고집적반도체장치에 있어서, 용량 상부전극에 상당하 는 막 두께만큼의 단차를 저감할 수 있는 동시에, 적은 공정 수로 MIM형 용량소자를 형성할 수 있다.
(제 2 실시 예)
도 2는 본 발명의 제 2 실시 예에 관한 반도체장치의 단면도이며, MIM형 용량소자와 그 근방의 일반 배선부분을 나타낸다. 여기 도 2에서는 상기 도 1에서 나타낸 바와 같은 반도체기판, 이 반도체기판상에 형성된 절연막 및 이 절연막 상에 형성된 제 1 배선의 도시는 생략한다.
도 2에 나타내는 바와 같이, 절연막 상에 형성된 배선(도시 생략)을 피복하도록 표면이 평탄화된 제 1 층간절연 막(21)이 형성된다. 이 제 1 층간절연 막(21) 상에, 금속장벽 막(22)(제 1 도전 막)으로 이루어지는 용량 하부전극, SiO2 막(23)으로 이루어지는 용량절연막, 및 AlCu 막(24)(제 2 도전 막) 그리고 TiN 막(25)이 차례로 적층되어 이루어지는 용량 상부전극으로 구성되는 MIM형 용량소자(26a)가 형성된다. 또 제 1 층간절연 막(21) 상에, 금속장벽 막(22), AlCu 막(24) 및 TiN 막(25)이 차례로 적층되어 이루어지는, 전기적으로 중계 역할을 하는 중계 전극(26b)이 형성된다. 또한 제 1 층간절연 막(21) 상에, 금속장벽 막(22), AlCu 막(24) 및 TiN 막(25)이 차례로 적층되어 이루어지는, 전기적으로 기여하는 제 2 배선(26c)이 형성된다.
또 MIM형 용량소자(26a)의 용량 하부전극으로서의 금속장벽 막(22)과, 중계 전극(26b)을 적층시키는 하층으로서의 금속장벽 막(22)은, 도 2에 나타내는 바와 같이 이어져있다. 그리고 MIM형 용량소자(26a)와 중계 전극(26b) 사이의 금속장벽 막(22) 부분을 용량 하부전극용 배선(22a)이라 부르기로 한다.
또 제 1 층간절연 막(21) 상에, MIM형 용량소자(26a), 중계 전극(26b), 제 2 배선(26c) 및 용량 하부전극용 배선(22a)을 피복하도록 표면이 평탄화된 제 2 층간절연 막(27)이 형성된다. 이 제 2 층간절연 막(27)에, MIM형 용량소자(26a)와 접속되는 텅스텐 막으로 이루어지는 콘택트(28a)와, 중계 전극(26b)과 접속되는 텅스텐 막으로 이루어지는 콘택트(28b)가 형성된다. 또한 제 2 층간절연 막(27) 상에 동일 도전 막으로 이루어지는 제 3 배선(29a 및 29b)이 형성된다. 제 3 배선(29a)은 콘택트(28a)를 개재하고 MIM형 용량소자(26a)와 접속되며, 제 3 배선(29b)은 콘택트(28b)를 개재하고 중계 전극(26b)과 접속된다.
이상과 같이 MIM형 용량소자(26a)를 구성하는 용량 하부전극 및 용량 상부전극은, 상기 제 1 실시 예와 마찬가지로, 칩 내부의 집적회로에서 제 2 층간절연 막(27)으로 피복된 층 내에서 이용되는 배선 층을 이용하여 형성되므로, 배선을 구성하는 막과는 별도로 새로운 막을 이용하여 용량 상부전극을 형성할 필요가 없어진다. 또 상기 제 1 실시 예에서, MIM형 용량소자의 용량 상부전극으로의 전압은 제 3 배선으로부터 부여하는 동시에, 용량 하부전극으로의 전압은 제 1 배선으로부터 부여하지만, 본 실시 예에서는, MIM형 용량소자(26a)의 용량 상부전극 및 용량 하부전극으로의 전압은 모두 제 3 도전 막(29)으로 이루어지는 제 3 배선(29a 및 29b)으로부터 부여할 수 있다. 그리고 MIM형 용량소자와 전압인가 배선 층이 차지하는 면적은 본 실시 예에 비하면 상기 제 1 실시 예 쪽이 유리하다.
또 본 실시 예의 반도체장치 구조에서, 금속장벽 막(22)을 TiN과 Ti으로 구 성되는 적층구조로 하고, 또 각각의 막 두께를 동등하게 20㎚로 하면, 금속장벽 막(22)의 시트저항은 30Ω/□가 되므로, 금속장벽 막(22)은 용량 하부전극용 배선(22a)에 이용하는데 충분히 낮은 저항을 갖는다.
이상과 같이, 본 실시 예에 의하면, 용량 하부전극 및 용량 하부전극용 배선(22a)을 구성하는 금속장벽 막(22)을 용량 하부전극용 배선(22a)으로서 이용함으로써, 종래 예(도 10)와 같이 배선과 콘택트를 별개로 형성하여 용량 하부전극에 접속하는 방법에 비하면, 배선의 길이를 짧게 할 수 있는 동시에, 기생저항을 억제할 수 있다. 또 제 1 실시 예와 마찬가지로, 미세소자를 갖는 고집적반도체장치에 있어서, 용량 상부전극에 상당하는 막 두께만큼의 단차를 저감할 수 있는 동시에, 적은 공정 수로 MIM형 용량소자를 형성할 수 있다.
(제 3 실시 예)
도 3은 본 발명의 제 3 실시 예에 관한 반도체장치의 단면도를 나타내는 것이며, 저항부분을 나타낸다.
도 3에 나타내는 바와 같이, 반도체기판(30) 상에 형성된 절연막(31) 상에 제 1 배선(32)이 형성된다. 절연막(31) 상에, 이 제 1 배선(32)을 피복하도록 표면이 평탄화된 제 1 층간절연 막(33)이 형성되며, 이 제 1 층간절연 막(33)에 텅스텐 막이 매입된 콘택트(34)가 형성된다.
제 1 층간절연 막(33) 및 콘택트(34) 상에, 금속장벽 막(35)(제 1 도전 막)으로 이루어지는 저항체(35a)가 형성된다. 저항체(35a)의 좌우 양끝부분에, 금속장벽 막(35) 및 AlCu 막(36)(제 2 도전 막) 및 TiN 막(37)이 적층되어 이루어지는 저 항용 전극(35ｂ, 35ｃ)이 형성된다. 그리고 저항체(35a) 및 저항용 전극(35ｂ, 35ｃ)에 의해 저항소자가 구성된다. 제 1 층간절연 막(33) 상에, 저항체(35a) 및 저항용 전극(35ｂ, 35ｃ)을 피복하도록 표면이 평탄화된 제 2 층간절연 막(38)이 형성된다. 제 2 층간절연 막(38)에 텅스텐 막이 매입되어 이루어지는 콘택트(38a)가 형성된다. 제 2 층간절연 막(38) 상에 제 3 배선(39)이 형성된다.
저항용 전극(35ｂ, 35ｃ)은, 칩 내부의 집적회로에서 제 2 층간절연 막(38)으로 피복된 층 내에서 이용되는 배선 층을 이용하여 형성되며, 배선 형성과 동시에 형성할 수 있다. 또 저항체(35a)는 제 2 층간절연 막(38)으로 피복된 층 내에서 이용되는 배선 층을 구성하는 금속장벽 막(35)을 이용하여 형성된다. 콘택트(34)는 제 1 배선(32)과 저항용 전극(35b)을 전기적으로 접속하며, 콘택트(38a)는 제 3 배선(39)과 저항용 전극(35c)을 전기적으로 접속한다.
또한 본 실시 예의 반도체장치 구조에서, 금속장벽 막(35)을 TiN과 Ti으로 구성되는 적층구조로 하며, 또 각각의 막 두께를 동등하게 20㎚로 하면, 금속장벽 막(35)으로 이루어지는 저항체(35a)의 시트저항은 30Ω/□로 낮은 값을 얻을 수 있다.
이상과 같이 본 실시 예에 의하면, 아날로그회로용 저항체(35a)는, 칩 내부의 집적회로에서 제 2 층간절연 막(38)으로 피복된 층 내에서 이용되는 배선 층을 구성하는 금속장벽 막(35)을 이용하여 형성되므로, 종래 예와 같이, 폴리실리콘 막으로 이루어지는 저항체에 비해 저항값의 값을 낮출 수 있는 동시에, 집적회로의 내부 배선에 직렬로 저항을 설치할 경우라도, 내부로 향하는 배선의 기생저항으로 서 집적회로 특성에 악영향을 끼치는 사태를 회피할 수 있다. 더욱이 고융점금속 또는 그 질화물과 같은 금속화합물로 이루어지는 금속장벽 막(35)을 저항체(35a)에 이용하므로, 종래 예의 폴리실리콘 막으로 이루어지는 저항체와 달리, 저항값의 차를 저감할 수 있다.
(제 4 실시 예)
도 4는 본 발명의 제 4 실시 예에 관한 반도체장치의 단면도이며, 상기 도 2에 나타낸 구조와 마찬가지의 MIM형 용량소자와 상기 도 3에 나타낸 구조와 마찬가지의 저항체가 동시에 형성된 경우의 반도체장치 단면도를 나타낸다.
도 4에 나타내는 바와 같이, 반도체기판(41) 상에 형성된 절연막(42) 상에 제 1 배선(43)이 형성된다. 절연막(42) 상에, 이 제 1 배선(43)을 피복하도록 표면이 평탄화된 제 1 층간절연 막(44)이 형성되며, 이 제 1 층간절연 막(44)에는 텅스텐 막이 매입되어 이루어지는 콘택트(45)가 형성된다. 제 1 층간절연 막(44) 및 콘택트(45) 상에, 상기 제 2 실시 예와 마찬가지로 하여, 상기 도 2에 나타낸 대응하는 각 부분과 동일 막 층을 이용하여 이루어지는 MIM형 용량소자(46a), 용량 하부전극용 배선(46b), 중계 전극(46c) 및 제 2 배선(46d)이 형성된다. 또 제 1 층간절연 막(44) 및 콘택트(45) 상에, 상기 제 3 실시 예와 마찬가지로 하여, 상기 도 3에 나타낸 대응하는 각 부분과 동일 막 층을 이용하여 이루어지는 저항체(46e) 및 저항용 전극(46f, 46g)이 형성된다.
또한 상기 제 2 및 제 3 실시 예와 마찬가지로, MIM형 용량소자(46a), 용량 하부전극용 배선(46b), 저항체(46e), 중계 전극(46c), 제 2 배선(46d) 및 저항용 전극(46f, 46g)을 피복하도록, 평면이 평탄화된 제 2 층간절연 막(47)이 형성되며, 이 제 2 층간절연 막(47)에는 텅스텐 막이 매입되어 이루어지는 콘택트(48a∼48c)가 형성된다. 또 제 2 층간절연 막(47) 및 콘택트(48a∼48c) 상에 제 3 배선(49a∼49c)이 형성된다.
이상과 같이 본 실시 예에 의하면, 칩 내부의 집적회로에서 제 2 층간절연 막(47)으로 피복된 층 내에서 이용되는 배선 층을 구성하는 막을 이용하여, MIM형 용량소자(46a), 용량 하부전극용 배선(46b), 저항체(46e), 중계 전극(46c), 제 2 배선(46d) 및 저항용 전극(46f, 46g)이 형성되므로, 상기 제 2 및 제 3 실시 예 양쪽의 효과를 실현할 수 있다. 또 본 실시 예에서 MIM형 용량소자(46a)와 저항체(46e)는, 칩 내부의 집적회로에서 제 2 층간절연 막(47)으로 피복된 층 내에서 이용되는 배선 층을 구성하는 막을 이용하여 형성되지만, MIM형 용량소자(46a)와 저항체(46e)를 서로 다른 배선 층(예를 들어 제 1 배선(43) 또는 제 3 배선(49a∼49c) 등의 배선 층)을 구성하는 막을 이용하여 형성할 수 있다. 또한 본 실시 예의 반도체장치 구조에서, 금속장벽 막(22)으로서 30㎚의 막 두께를 갖는 TiN 막을 이용하면, 금속장벽 막(22)으로 이루어지는 저항체(46e) 및 용량 하부전극용 배선(46b)의 시트저항은 약 40Ω/□가 되므로, 저항값을 낮출 수 있는 동시에 저항값의 편차를 억제할 수 있다.
(제 5 실시 예)
도 5의 (a)∼(c) 및 도 6의 (a)∼(c)는 본 발명의 제 5 실시 예에 관한 반도체장치 제조방법을 나타내는 단면도이며, 특히 상기 도 1에 나타낸 바와 같은 MIM 형 용량소자를 포함하는 반도체장치의 제조방법을 나타낸다.
우선 도 5의 (a)에 나타내는 바와 같이, 반도체기판(51) 상에 형성된 절연막(52) 상에 제 1 배선(53)을 형성한 후, 이 제 1 배선(53)을 피복하도록 평면이 평탄화된 제 1 층간절연 막(54)을 형성한다. 다음으로, 이 제 1 층간절연 막(54)에 제 1 배선(53)의 상면과 연통되는 콘택트 홀을 형성한 후, 이 콘택트 홀에 텅스텐 막을 매입시켜 콘택트(55a 및 55b)를 형성한다. 다음에 스퍼터링으로, 제 1 층간절연 막(54) 및 콘택트(55a 및 55b) 상에 금속장벽 막(56)(제 1 도전 막)으로서 막 두께 30㎚인 TiN 막을 퇴적시킨다. 다음으로, 370℃이며 모노실란 및 N2O가스의 분위기 하에서, CVD법으로 금속장벽 막(56) 상에 막 두께가 50㎚인 SiO2 막(57)(용량절연막)을 퇴적시킨다.
다음 도 5의 (b)에 나타내는 바와 같이, SiO2 막(57) 상이며 MIM형 용량소자를 형성할 영역(제 1 영역)에 레지스트 패턴(58)을 형성한 후, 레지스트 패턴(58)을 마스크로 CF4와 CHF3으로 된 혼합가스를 이용하여 SiO2 막(57)을 선택적으로 드라이 에칭을 한다.
다음으로 도 5의 (c)에 나타내는 바와 같이, 애싱과 세정기술에 의해 레지스트 패턴(58)을 제거한 후, 스퍼터링으로 금속장벽 막(56) 및 SiO2 막(57) 상에, 막 두께 450㎚인 AlCu 막(59)(제 2 도전 막)을 퇴적시킨다. 그 후, AlCu 막(59) 상에, 막 두께 30㎚인 TiN 막(60)을 퇴적시킨다.
다음, 도 6의 (a)에 나타내는 바와 같이, TiN 막(60) 상이며 배선을 형성할 영역(제 2 영역)과, TiN 막(60) 상이고 MIM형 용량소자를 형성할 영역이며 하방에 SiO2 막(57)이 존재하는 영역에 레지스트 패턴(61)을 형성한다.
다음으로 도 6의 (b)에 나타내는 바와 같이, 레지스트 패턴(61)을 마스크로 TiN 막(60), AlCu 막(59), SiO2 막(57) 및 금속장벽 막(TiN 막)(56)을 선택적으로 드라이 에칭 함으로써, MIM형 용량소자(62a) 및 제 2 배선(62b)을 형성한다.
다음에 도 6의 (c)에 나타내는 바와 같이, 제 1 층간절연 막(54) 상에, MIM형 용량소자(62a) 및 제 2 배선(62b)을 피복하도록 표면이 평탄화된 제 2 층간절연 막(63)을 형성한다. 다음으로 제 2 층간절연 막(63)에 콘택트 홀을 형성한 후, 이 콘택트 홀에 텅스텐 막을 매입시켜 콘택트(64a 및 64b)를 형성한다. 그 후 제 2 층간절연 막(63) 및 콘택트(64a 및 64b) 상에 제 3 배선(65a 및 65b)을 형성한다.
이와 같이 하여 완성된 MIM형 용량소자(62a)를 구성하는 용량 하부전극은 금속장벽 막(TiN 막)(56)으로 이루어지며, 용량 상부전극은 AlCu 막(59)과 TiN 막(60)의 적층 막으로 이루어진다. 또 용량 하부전극은 콘택트(55a)를 개재하고 제 1 배선(53)에 접속됨과 동시에, 용량 상부전극은 제 3 배선(65a)에 접속된다. 이로써 용량 상부전극 및 용량 하부전극에 전압을 인가할 수 있다.
이상과 같이 본 실시 예에 의하면, 칩 내부의 집적회로에서 제 2 층간절연 막(63)으로 피복된 층 내에서 이용되는 배선을 제조하는 공정을 이용하여 금속장벽 막(TiN 막)(56), AlCu 막(59) 및 TiN 막(60)을 형성하는 공정에 더불어, 용량절연막으로서의 SiO2 막(57)을 형성하는 공정을 추가하는 것만으로 MIM형 용량소자(62a)를 형성할 수 있다. 이로써, 본 실시 예에 의하면, 상기 도 10에 나타낸 종래 예의 MIM형 용량소자를 제조하는 경우와 같이, 용량 상부전극을 형성하는 공정을 별도 추가할 필요가 없다. 따라서 콘택트 홀에 텅스텐 막을 매입시켜 콘택트를 형성할 필요가 있는 고밀도 미세 소자에 대응한 반도체장치를 제조하는 공정 수를 삭감할 수 있음과 동시에 제조원가를 저감할 수 있다.
(제 6 실시 예)
도 7의 (a)∼(c) 및 도 8의 (a), (b)는 본 발명의 제 6 실시 예에 관한 반도체장치 제조방법을 나타내는 단면도이며, 상기 도 4에 나타낸 바와 같은 반도체장치를 제조하는 방법을 나타내는 단면도이다.
우선 도 7의 (a)에 나타내는 바와 같이, 반도체기판(71) 상에 형성된 절연막(72)(제 1 절연막) 상에 제 1 배선(73)을 형성한다. 다음에, 절연막(72) 상에, 이 제 1 배선(73)을 피복하도록 표면이 평탄화된 제 1 층간절연 막(74)을 형성한다. 다음으로 제 1 층간절연 막(74)에 제 1 배선(73)의 상면과 연통되는 콘택트 홀을 형성한 후, 이 콘택트 홀에 텅스텐 막을 매입시켜 콘택트(75)를 형성한다. 다음에 스퍼터링으로, 제 1 층간절연 막(74) 및 콘택트(75) 상에, 금속장벽 막(76)(제 1 도전 막)으로서 막 두께 30㎚인 TiN 막을 퇴적시킨 후, 370℃이며 모노실란 및 N2O가스의 분위기 하에서, CVD법으로 금속장벽 막(76) 상에 막 두께 50㎚인 SiO2 막(77)을 퇴적시킨다.
다음 도 7의 (b)에 나타내는 바와 같이, SiO2 막(77) 상이며 또 적어도 MIM형 용량소자 및 용량 하부전극용 배선을 형성할 영역(제 3 영역)과, 저항체를 형성 할 영역(제 5 영역)에 제 1 레지스트 패턴(78)을 형성한 후, 이 제 1 레지스트 패턴(78)을 마스크로 CF4와 CFH3으로 된 혼합가스를 이용하여 SiO2 막(77)(제 2 절연막)을 선택적으로 드라이 에칭 함으로써, MIM형 용량소자, 용량 하부전극용 배선 및 저항체를 형성할 영역에 대응하는 부분에 있는 SiO2 막(77)을 잔존시킨다.
다음으로 도 7의 (c)에 나타내는 바와 같이, 애싱과 세정기술에 의해 제 1 레지스트 패턴(78)을 제거한다. 다음에 스퍼터링으로 금속장벽 막(76) 및 잔존하는 SiO2 막(77) 상에, 막 두께 450㎚인 AlCu 막(79)(제 2 도전 막)을 퇴적시킨 후, 이 AlCu 막(79) 상에, 막 두께 30㎚인 TiN 막(80)을 퇴적시킨다. 다음에, 제 2 배선을 형성할 영역(제 4 또는 제 6 영역에 포함됨), MIM형 용량소자 및 용량 하부전극용 배선을 형성할 영역, 저항체를 형성할 영역, 중계 전극 및 저항용 전극을 형성할 영역(제 4 또는 제 6 영역에 포함됨)에 제 2 레지스트 패턴(81)을 형성한다.
다음, 도 8의 (a)에 나타내는 바와 같이, SiO2 막(77)에 대하여 선택비가 높은 드라이 에칭기술을 이용하여, 제 2 레지스트 패턴(81)을 마스크로 금속장벽 막(TiN 막)(76), AlCu 막(79), SiO2 막(77) 및 TiN 막(80)을 드라이 에칭 한다. 이 경우, SiO2 막(77)은 거의 에칭되지 않으므로, MIM형 용량소자(82a)의 하부전극용 배선(82b)과 저항체(82f)가 형성됨과 동시에, MIM형 용량소자(82a), 중계 전극(82c), 제 2 배선(82d) 및 저항용 전극(82e, 82g)이 형성된다.
다음에 도 8의 (b)에 나타내는 바와 같이, 제 1 층간절연 막(74) 상에, MIM형 용량소자(82a), 용량 하부전극용 배선(82b), 중계 전극(82c), 제 2 배선(82d), 저항체(82f) 및 저항체(82f) 양끝부분의 저항용 전극(82e, 82g)을 피복하도록 제 2 층간절연 막(83)을 형성한다. 다음으로 이 제 2 층간절연 막(83)에 콘택트 홀을 형성한 후, 이 콘택트 홀에 텅스텐 막을 매입시킴으로써, MIM형 용량소자(82a)에 접속되는 콘택트(84a), 중계 전극(82c)에 접속되는 콘택트(84b), 및 저항용 전극(82e)과 접속되는 콘택트(84c)를 형성한다. 다음으로, 제 2 층간절연 막(83) 상에, 콘택트(84a)와 접속되는 제 3 배선(85a), 콘택트(84b)와 접속되는 제 3배선(85b), 및 콘택트(84c)와 접속되는 제 3 배선(85c)을 형성한다.
이상과 같이 본 실시 예에 의하면, 칩 내부의 집적회로에서 제 2 층간절연 막(83)으로 피복된 층 내에서 이용되는 배선을 제조하는 공정을 이용하여 금속장벽 막(TiN 막)(76), AlCu 막(79) 및 TiN 막(80)을 형성하는 공정에 더불어, 용량절연막으로서의 SiO2 막(77)을 형성하는 공정을 추가하는 것만으로 MIM형 용량소자(82a)를 형성할 수 있다. 이로써, 본 실시 예에 의하면, 상기 도 10에 나타낸 종래 예의 MIM형 용량소자를 제조하는 경우와 같이, 용량 상부전극을 형성하는 공정을 별도 추가할 필요가 없다. 따라서 콘택트 홀에 텅스텐 막을 매입시켜 콘택트를 형성할 필요가 있는 고밀도 미세소자에 대응한 반도체장치를 제조하는 공정 수를 삭감할 수 있음과 동시에 제조원가를 저감할 수 있다.
또 본 실시 예에서는, 제 2 층간절연 막(83)으로 피복된 층 내에서 이용되는 배선 층을 구성하는 막을 이용함으로써 MIM형 용량소자(82a)와 저항체(82f)를 형성하는 방법을 나타냈다. 그러나 필요에 따라, 예를 들어 제 1 배선(73)과 같이, TiN 막/AlCu 막/TiN 막의 적층구조로 이루어지는 배선 층을 구성하는 막을 이용하여 MIM형 용량소자(82a)를 형성하는 한편, 예를 들어 제 2 배선(82d)을 구성하는 막을 이용하여 저항체(82f)를 형성하는 식으로, MIM형 용량소자(82a)와 저항체(82f)를 각각 서로 다른 배선 층을 구성하는 막을 이용하여 제조할 수도 있다. 이 경우, MIM형 용량소자(82a)에 대해서는 상기 도 7 및 도 8에서 설명한 MIM형 용량소자의 부분과 동일한 제조공정을 이용할 수가 있으며, 또 저항에 대해서도 상기 도 7 및 도 8에서 설명한 저항체의 부분과 동일한 제조공정을 이용하면 된다.
그리고 상기 제 1∼제 6의 각 실시 예에서는 금속장벽 막의 재료로서 TiN 막 또는 TiN 막 및 Ti막으로 이루어지는 적층 막을 이용하지만, 이 이외에 티탄막, 텅스텐 막, 탄탈 막 등의 고융점금속 막, 고융점금속 실리사이드 막, 고융점금속 질화물 또는 고융점금속 탄화물 막 등도 저항 비가 낮으므로, 금속장벽 막을 구성하는 주요재료로서 적합하므로, 이들 재료를 단체(單體)로서 또는 층간절연 막에 대한 밀착 층인 티탄 막 등과 조합시켜 사용할 수도 있다. 그 밖에, 원하는 시트저항을 얻을 수 있다면, 어떤 재료로 이루어진 막을 이용하여 금속장벽 막을 구성해도 상관없다. 또 용량절연막 또는 제 2 절연막으로서 SiO2 막을 이용하지만, 그 밖에 SiO막, SiON막, SiN막, 산화탄탈 또는 이들의 적층 막 등과 같이, 용량절연막이 되는 것 또는 제 2 절연막이 되는 것이라면 어떤 재료로 이루어진 막을 이용해도 상관없다.
이상과 같이 본 발명에 의하면, 용량소자를 구성하는 용량 상부전극은, 배선을 구성하는 제 1 도전 막 및 제 2 도전 막을 이용하여 형성되므로, 종래와 같이, 배선을 구성하는 막과는 별도로 새로운 막을 이용하여 용량 상부전극을 형성할 필요가 없어진다. 이로써, 미세소자를 갖는 반도체장치에 있어서, 용량 상부전극에 상당하는 막 두께만큼의 단차를 저감할 수 있음과 동시에, 적은 공정 수로 용량소자를 형성할 수 있다. 그 결과, 반도체장치의 제조원가 삭감, 수율 향상 및 성능 향상에 크게 기여할 수 있다.
Claims (23)
- 층간절연 막과,상기 층간절연 막 상에, 아래쪽에서부터 차례로 적층된 제 1 도전 막 및 제 2 도전 막으로 이루어지는 배선과,상기 층간절연 막 상에, 상기 제 1 도전 막으로 이루어지는 용량 하부전극과, 상기 용량 하부전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 형성된 상기 제 2 도전 막으로 이루어지는 용량 상부전극으로 구성되는 용량소자를 구비하고,상기 용량 하부전극의 두께는 상기 용량 상부전극의 두께보다 얇으며,상기 용량 하부전극의 하면의 상기 층간절연 막에는 상기 용량 하부전극에 접속된 하부 콘택트가 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서,상기 층간절연 막의 아래에는 하부 층간절연 막이 형성되어 있고,상기 하부 층간절연 막 상에는 하부 배선이 형성되어 있으며,상기 하부 콘택트는 상기 하부 배선에 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서,상기 용량소자가 형성된 상기 층간절연 막의 표면이 평탄화되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서,상기 용량소자 및 상기 배선을 피복하도록 상부 층간절연 막이 형성되어 있고,상기 용량 상부전극의 상면의 상기 상부 층간절연 막에는 상기 용량 상부전극에 접속된 상부 콘택트가 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 4항에 있어서,상기 상부 층간절연 막 상에는 상부 배선이 형성되어 있고,상기 상부 콘택트는 상기 상부 배선에 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 제 1 도전 막은 금속질화물로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 제 2 도전 막은 알루미늄 합금으로 이루어지는 것을 특징으로 하는 반 도체장치.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 용량절연막은 SiN인 것을 특징으로 하는 반도체장치.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 용량 상부전극은 알루미늄 합금 및 배리어 층에 의해 구성되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 용량 하부전극은 배리어 층에 의해 구성되어 있는 것을 특징으로 하는 반도체장치.
- 층간절연 막에 매입된 하부 콘택트를 형성하는 공정과,마스크패턴을 이용한 에칭에 의해, 상기 층간절연 막 및 상기 하부 콘택트 상에, 제 1 도전 막, 용량절연막, 및 제 2 도전 막으로 구성되는 용량소자를 형성하는 동시에,마스크패턴을 이용한 에칭에 의해, 상기 층간절연 막 상에, 상기 제 1 도전 막 및 상기 제 2 도전 막으로 구성되는 배선을 형성하는 공정을 구비하며,상기 용량 하부전극의 두께는 상기 용량 상부전극의 두께보다 얇고,상기 용량 하부전극은 상기 하부 콘택트의 상단과 접속되도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 층간절연 막에 매입된 하부 콘택트를 형성하는 공정과,상기 층간절연 막 및 상기 하부 콘택트 상에 제 1 도전 막 및 용량절연막을 아래쪽에서부터 차례로 퇴적하는 공정과,상기 용량절연막을 선택적으로 에칭함으로써, 상기 하부 콘택트의 상부로서, 용량소자를 형성하는 제 1 영역에 상기 용량절연막을 잔존시키는 공정과,상기 제 1 도전 막 상에 상기 용량절연막을 피복하도록, 상기 제 1 도전 막의 두께보다 두꺼운 두께를 갖는 제 2 도전 막을 퇴적하는 공정과,상기 제 1 도전 막 및 상기 제 2 도전 막을 선택적으로 에칭함으로써, 상기 제 1 영역과는 다른 제 2 영역에 상기 제 1 도전 막 및 상기 제 2 도전 막으로 이루어지는 배선을 형성하는 동시에,상기 제 1 도전 막, 상기 잔존시킨 용량절연막, 및 상기 제 2 도전 막을 선택적으로 에칭함으로써, 상기 제 1 영역에, 상기 제 1 도전 막으로 이루어지는 용량 하부전극, 상기 용량절연막, 및 상기 제 2 도전 막으로 이루어지는 용량 상부전극으로 구성되는 상기 용량소자를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 12항에 있어서,상기 용량절연막을 잔존시키는 공정은, 상기 용량절연막을, 상기 용량 상부전극이 패턴화되는 사이즈보다 커지도록 패턴화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 11항 또는 제 12항에 있어서,상기 용량소자를 형성하는 공정은, 동일한 에칭 공정에 의해 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 13항에 있어서,상기 층간절연 막의 아래에는 하부 층간절연 막이 형성되어 있고,상기 하부 층간절연 막 상에는 하부 배선이 형성되어 있으며,상기 하부 콘택트는 상기 하부 배선에 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 13항에 있어서,상기 용량소자가 형성된 상기 층간절연 막의 표면이 평탄화되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 13항에 있어서,상기 용량소자 및 상기 배선을 피복하도록 상부 층간절연 막이 형성되어 있 고,상기 용량 상부전극의 상면의 상기 상부 층간절연 막에는 상기 용량 상부전극에 접속된 상부 콘택트가 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 13항에 있어서,상기 상부 층간절연 막 상에는 상부 배선이 형성되어 있고,상기 상부 콘택트는 상기 상부 배선에 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 11항 또는 제 12항에 있어서,상기 제 1 도전 막은 금속질화물로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항 또는 제 12항에 있어서,상기 제 2 도전 막은 알루미늄 합금으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항 또는 제 12항에 있어서,상기 용량절연막은 SiN인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항 또는 제 12항에 있어서,상기 용량 상부전극은 알루미늄 합금 및 배리어 층에 의해 구성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항 또는 제 12항에 있어서,상기 용량 하부전극은 배리어 층에 의해 구성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
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