KR20150139772A - 반도체장치 - Google Patents

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KR20150139772A
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insulating film
wiring
lower electrode
plug
film
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KR1020150067834A
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타카히사 후루하시
마사히로 마츠모토
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르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

[과제] 용량소자를 가지는 반도체장치의 신뢰성을 향상시킨다.
[해결 수단] 반도체기판 상의 층간절연막(L3) 상에 배선(M3) 및 용량소자(CP)가 형성되고, 층간절연막(L3) 상에 배선(M3) 및 용량소자(CP)를 덮도록 층간절연막(L4)이 형성되어 있다. 용량소자(CP)는, 층간절연막(L3) 상에 형성된 하부전극(LE)과, 층간절연막(L3) 상에 하부전극(LE)의 적어도 일부를 덮도록 형성된 상부전극(UE)과, 하부전극(LE)과 상부전극(UE)의 사이에 개재하는 용량절연막(YZ)을 가지고 있으며, 상부전극(UE)과 배선(M3)은, 동층의 도전막 패턴으로 형성되어 있다. 하부전극(LE) 하에 플러그(P3a)가 배치되어 하부전극(LE)과 전기적으로 접속되고, 하부전극(LE)에 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)가 배치되어 상부전극(UE)과 전기적으로 접속되며, 배선(M3) 상에 플러그(P4c)가 배치되어 배선(M3)과 전기적으로 접속된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 예를 들면, 용량소자를 가지는 반도체장치에 적합하게 이용가능한 것이다.
반도체기판 상에, MISFET나 용량소자 등을 형성하고, 각 소자 간을 배선으로 결선함으로써 다양한 반도체장치가 제조된다. 용량소자에는, MIM형의 용량소자 등이 있다.
일본 특개 2001-313370호 공보(특허문헌 1), 일본 특개 2004-119461호 공보(특허문헌 2), 및 일본 특개 2004-266005호 공보(특허문헌 3)에는, MIM형의 용량소자를 가지는 반도체장치에 관한 기술이 기재되어 있다.
일본 특개 2001-313370호 공보 일본 특개 2004-119461호 공보 일본 특개 2004-266005호 공보
용량소자를 가지는 반도체장치에 있어서도, 가능한 한 신뢰성을 향상시키는 것이 요구된다.
그 외의 과제와 신규한 특징은, 본 명세서의 설명 및 첨부 도면으로부터 명확하게 될 것이다.
일 실시 형태에 의하면, 반도체장치는, 반도체기판 상의 제1 층간절연막 상에 형성된 제1 배선 및 용량소자와, 상기 제1 층간절연막 상에 상기 제1 배선 및 상기 용량소자를 덮도록 형성된 제2 층간절연막을 가지고 있다. 상기 용량소자는, 상기 제1 층간절연막 상에 형성된 하부전극과, 상기 제1 층간절연막 상에 상기 하부전극의 적어도 일부를 덮도록 형성된 상부전극과, 상기 하부전극과 상기 상부전극의 사이에 개재하는 용량절연막을 가지고 있으며, 상기 제1 배선과 상기 상부전극은, 동층의 도전막 패턴으로 형성되어 있다. 반도체장치는, 게다가, 상기 하부전극 하에 배치되어 상기 하부전극과 전기적으로 접속된 제1 컨택트 플러그와, 상기 상부전극 상 또는 상기 상부전극 하에 배치되어 상기 상부전극과 전기적으로 접속된 제2 컨택트 플러그와, 상기 제1 배선 상에 배치되어 상기 제1 배선에 전기적으로 접속된 제3 컨택트 플러그를 가지고 있다. 상기 제2 컨택트 플러그는, 상기 하부전극과 평면으로 볼 때 중첩되지 않는 부분의 상기 상부전극 상, 또는 상기 하부전극과 평면으로 볼 때 중첩되지 않는 부분의 상기 상부전극 하에, 배치되어 있다.
일 실시 형태에 의하면, 반도체장치의 신뢰성을 향상시킬 수 있다.
[도 1] 일 실시 형태에 따른 반도체장치의 요부 단면도이다.
[도 2] 일 실시 형태에 따른 반도체장치의 요부 평면도이다.
[도 3] 일 실시 형태로서 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 4] 도 3에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 5] 도 4에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 6] 도 5에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 7] 도 6에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 8] 도 7에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 9] 도 8에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 10] 도 9에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 11] 도 10과 같은 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 12] 도 11에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 13] 도 12에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 14] 도 13에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 15] 도 14에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 16] 도 15에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 17] 도 16에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 18] 도 17에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 19] 도 18에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 20] 도 19에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 21] 도 20에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 22] 도 21에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 23] 도 22에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 24] 도 23에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 25] 검토예에 따른 반도체장치의 요부 단면도이다.
[도 26] 다른 실시 형태에 따른 반도체장치의 요부 단면도이다.
[도 27] 다른 실시 형태에 따른 반도체장치의 요부 평면도이다.
[도 28] 다른 실시 형태로서 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 29] 도 28에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 30] 다른 실시 형태에 따른 반도체장치의 요부 단면도이다.
[도 31] 다른 실시 형태에 따른 반도체장치의 요부 평면도이다.
[도 32] 다른 실시 형태로서 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 33] 도 32에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 34] 도 33에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 35] 도 34에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 36] 다른 실시 형태에 따른 반도체장치의 요부 단면도이다.
[도 37] 다른 실시 형태에 따른 반도체장치의 요부 평면도이다.
[도 38] 다른 실시 형태로서 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 39] 도 38에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 40] 도 39에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 41] 도 40과 같은 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 42] 도 41에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 43] 도 42에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 44] 도 43에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
[도 45] 도 44에 이어지는 반도체장치의 제조 공정 중의 요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수라고 여겨지는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시 형태에 있어서, 구성요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 여겨지는 경우 등을 제외하고, 실질적으로 그 형상 등과 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 가지는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 경우 이외에는 동일 또는 유사한 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에 있어서는, 단면도여도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우가 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위해서 해칭을 부여하는 경우도 있다.
(실시 형태 1)
＜반도체장치의 구조에 대해＞
본 실시 형태에 따른 반도체장치는, MIM(Metal Insulator Metal)형의 용량소자를 가지는 반도체장치이다. MIM형의 용량소자는, 반도체기판 상의 층간절연막 상에 형성할 수 있으므로, 용량소자의 하방에 다양한 소자(예를 들면, 트랜지스터 등)를 형성하는 것도 가능하고, 칩 면적의 축소를 도모하는데 유리하다.
본 실시 형태에 따른 반도체장치의 구조에 대해서, 도 1 및 도 2를 참조하여 설명한다.
도 1은, 본 실시 형태에 따른 반도체장치의 요부 단면도이다. 도 1에서는, 일례로서, 반도체장치가 CMOS 이미지 센서인 예에 대해서, 도시하고 있다. 그래서, 실제로는, 반도체기판(SB)의 주면에는, 포토다이오드(DI)와 복수의 트랜지스터로 이루어지는 화소가 어레이 형상으로 복수 배치되어 있지만, 도 1에서는, 그 중 하나의 화소에 대한 포토다이오드(photodiode; DI)와 전송 트랜지스터(transfer transistor; TX)와 화소 트랜지스터(pixel transistor; Q1)가 대표해서 나타나 있다.
또한, 도 2는, 본 실시 형태에 따른 반도체장치의 요부 평면도이다. 도 2에는, 용량소자(CP)의 평면도(평면 배치도)가 나타나 있고, 용량소자(CP)를 구성하는 하부전극(LE)과 용량절연막(YZ)과 상부전극(UE)이 나타나 있지만, 도면을 보기 쉽게 하기 위해서, 하부전극(LE)을 파선으로 나타내고, 용량절연막(YZ)을 이점 쇄선으로 나타내며, 상부전극(UE)을 실선으로 나타내고 있다. 또한, 도 2에는, 하부전극(LE)에 접속하는 플러그(P3a)와, 상부전극(UE)에 접속하는 플러그(P4a)도 나타나 있지만, 하부전극(LE)에 접속하는 플러그(P3a)를 파선으로 나타내며, 상부전극(UE)에 접속하는 플러그(P4a)를 실선으로 나타내고 있다. 도 1에는, 용량소자(CP)의 단면도 나타나 있지만, 도 1에서의 용량소자(CP)의 단면은, 도 2의 A-A선의 위치에서의 단면에 거의 대응한다.
또한, 여기에서는, 반도체기판(SB)의 주면에 CMOS 이미지 센서를 구성하는 복수의 화소가 형성된 경우에 대해서 도시 및 설명하지만, 이것으로 한정되는 것은 아니며, 반도체기판(SB)의 주면에 형성하는 소자나 회로는, 다양하게 변경 가능하고, 임의의 소자나 회로를 반도체기판(SB)의 주면에 형성할 수 있다.
도 1에 나타나는 바와 같이, 반도체기판(SB)의 주면에 있어서, 소자분리영역(ST)으로 규정된 활성영역에는, 포토다이오드(DI)와 전송 트랜지스터(TX)와 화소 트랜지스터(Q1)가 형성되어 있다. 포토다이오드(DI)는, 반도체기판(SB)에 형성된 p형 웰(PW1), n형 반도체영역(n형 웰; NW) 및 p+형 반도체영역(PR)으로 이루어진다.
전송 트랜지스터(TX)는, 포토다이오드(DI)에 의해 생성된 전하를 전송하는 전송용 트랜지스터이다. 또한, 하나의 화소는, 전송 트랜지스터(TX)를 포함하는 복수의 트랜지스터를 가지고 있지만, 화소를 구성하는 복수의 트랜지스터 중, 전송 트랜지스터(TX) 이외의 트랜지스터를 대표하여, 화소 트랜지스터(Q1)로서 나타나 있다.
반도체기판(SB)은, 예를 들면, 인(P) 또는 비소(As) 등의 n형 불순물(도너)이 도입된 n형의 단결정 실리콘 등으로 이루어지는 반도체기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체기판(SB)을, 이른바 에피택시얼 웨이퍼(epitaxial wafer)로 할 수도 있다.
반도체기판(SB)의 주면에는, 활성영역을 규정하기 위해서, 절연체로 이루어지는 소자분리영역(ST)이 형성되어 있다.
반도체기판(SB)의 주면으로부터 소정의 깊이에 걸쳐서, p형 웰(p형 반도체영역; PW1, PW2)이 형성되어 있다. p형 웰(PW1)은, 포토다이오드(DI)가 형성되어 있는 영역과, 전송 트랜지스터(TX)가 형성되어 있는 영역에 걸쳐서 형성되어 있다. p형 웰(PW2)은, 화소 트랜지스터(Q1)가 형성되는 영역에 형성되어 있다.
반도체기판(SB)에 있어서, p형 웰(PW1)에 내포되도록, n형 반도체영역(n형 웰; NW)이 형성되어 있다. n형 반도체영역(NW)은, 포토다이오드(DI)를 형성하기 위한 n형 반도체영역이지만, 전송 트랜지스터(TX)의 소스 영역도 n형 반도체영역(NW)에 의해 형성된다.
n형 반도체영역(NW)의 표면의 일부에는, p+형 반도체영역(PR)이 형성되어 있다. p+형 반도체영역(PR)의 불순물 농도(p형 불순물 농도)는, p형 웰(PW1)의 불순물 농도(p형 불순물 농도)보다 높다.
p+형 반도체영역(PR)의 저면의 깊이는, n형 반도체영역(NW)의 저면의 깊이보다 얕고, p+형 반도체영역(PR)은, 주로, n형 반도체영역(NW)의 표층 부분에 형성된다. 그래서, 반도체기판(SB)의 두께 방향에서 보면, 최상층의 p+형 반도체영역(PR) 하에 n형 반도체영역(NW)이 존재하고, n형 반도체영역(NW) 하에 p형 웰(PW1)이 존재하는 상태가 된다. 또한, n형 반도체영역(NW)이 형성되어 있지 않은 영역에 있어서, p+형 반도체영역(PR)의 일부는 p형 웰(PW1)에 접하고 있다.
p형 웰(PW1)과 n형 반도체영역(NW)의 사이에는, PN접합이 형성된다. 또한, p+형 반도체영역(PR)과 n형 반도체영역(NW)의 사이에는, PN접합이 형성된다. p형 웰(PW1)과 n형 반도체영역(NW)과 p+형 반도체영역(PR)에 의해서, 포토다이오드(PN접합 다이오드; DI)가 형성된다.
p+형 반도체영역(PR)은, 반도체기판(SB)의 표면에 다수 형성되어 있는 계면준위에 기초하여 전자의 발생을 억제하는 목적으로 형성되는 영역이다. 전자를 다수 캐리어로 하는 n형 반도체영역(NW)의 표면에, 정공(正孔)을 다수 캐리어로 하는 p+형 반도체영역(PR)을 형성함으로써, 광이 조사되고 있지 않은 상태에서의 전자의 발생을 억제하여, 암전류의 증가를 억제할 수 있다.
포토다이오드(DI)는, 수광소자(광전 변환 소자)로서, 입력된 광을 광전 변환하여 전하를 생성하고, 생성한 전하를 축적하는 기능을 가지며, 전송 트랜지스터(TX)는, 포토다이오드(DI)에서 축적된 전하를 포토다이오드(DI)로부터 전송할 때의 스위치로서의 역할을 가지고 있다.
또한, n형 반도체영역(NW)의 일부와 평면으로 볼 때 중첩되도록, 전송 트랜지스터(TX)의 게이트전극(GT)이 형성되어 있다. 게이트전극(GT)은, 반도체기판(SB) 상에 게이트절연막(GI)을 개재하여 형성되어 있다. 게이트전극(GT)의 측벽 상에는, 측벽절연막으로서 사이드월 스페이서(sidewall spacer; SW)가 형성되어 있다.
반도체기판(SB)의 p형 웰(PW1)에 있어서, 게이트전극(GT)의 양측 중 일측에는, 상기 n형 반도체영역(NW)이 형성되어 있으며, 다른 일측에는, n형 반도체영역(NR)이 형성되어 있다. n형 반도체영역(NR)은, LDD(Lightly Doped Drain) 구조를 가질 수도 있다.
n형 반도체영역(NR)은, 전송 트랜지스터(TX)의 드레인영역으로서 기능하지만, 플로팅 디퓨전층(floating diffusion layer; 부유확산층)으로 간주할 수도 있다. 또한, n형 반도체영역(NW)은, 포토다이오드(DI)의 구성요소이지만, 전송 트랜지스터(TX)의 소스용 반도체영역으로서도 기능할 수 있다. n형 반도체영역(NW)과 n형 반도체영역(NR)은, 전송 트랜지스터(TX)의 채널 형성 영역을 사이에 두고 서로 이간(離間)되도록 형성되어 있다.
포토다이오드(DI)의 표면 상, 즉 n형 반도체영역(NW) 및 p+형 반도체영역(PR)의 표면 상에는, 보호막으로서 캡절연막(cap insulating film; CZ)이 형성되어 있다. 캡절연막(CZ)의 일부가, 게이트전극(GT) 상에 놓이는 것도 가능하다.
한편, 반도체기판(SB)의 p형 웰(PW2) 상에는, 게이트절연막(GI)을 개재하여, 화소 트랜지스터(Q1)의 게이트전극(GS)이 형성되어 있으며, 게이트전극(GS)의 양측 측벽 상에는, 측벽절연막으로서 사이드월 스페이서(SW)가 형성되어 있다. 또한, 게이트전극(GS)의 양측의 p형 웰(PW2) 중에는, 화소 트랜지스터(Q1)의 소스·드레인영역(SD)이 형성되어 있다. 화소 트랜지스터(Q1)의 소스·드레인영역은, LDD 구조를 가지고 있다.
또한, n형 반도체영역(NR), 소스·드레인영역(SD), 게이트전극(GT) 및 게이트전극(GS)의 각 상부 등에, 이른바 살리사이드(Salicide: Self Aligned Silicide) 프로세스에 의해, 금속 실리사이드층(도시하지 않음)을 형성할 수도 있다.
반도체기판(SB) 상에는, 게이트전극(GT, GS), 캡절연막(CZ) 및 사이드월 스페이서(SW)를 덮도록, 절연막으로서 층간절연막(L1)이 형성되어 있다. 층간절연막(L1)은, 반도체기판(SB)의 주면 전체 상에 형성되어 있다. 층간절연막(L1) 및 후술하는 층간절연막(L2, L3, L4, L5)은, 산화실리콘막 등으로 이루어지며, 예를 들면, TEOS(Tetra Ethyl Ortho Silicate)를 원료로 한 산화실리콘막으로 형성되어 있지만, HDP 산화막을 이용할 수도 있다. 또한, HDP 산화막은, HDP(High Density Plasma)-CVD법으로 형성한 산화실리콘막이다.
층간절연막(L1)에는, 컨택트홀(contact hole)로서 쓰루홀(through hole; 개구부, 관통공; S1)이 형성되어 있으며, 쓰루홀(S1) 내에, 접속용 도전체부로서 도전성의 플러그(컨택트 플러그; P1)가 형성되어 있다.
쓰루홀(S1) 및 그것에 매립된 플러그(P1)는, 예를 들면, n형 반도체영역(NR), 소스·드레인영역(SD), 게이트전극(GT) 및 게이트전극(GS)의 위 등에 형성된다.
층간절연막(L1) 상에는, 복수의 배선층을 포함하는 다층 배선 구조가 형성되어 있으며, 여기에서는, 제1~제4 배선층의 합계 4층의 배선층이 형성되어 있지만, 형성할 배선층의 수는 4층으로 한정되지 않고, 다양하게 변경 가능하다. 최하층의 배선층인 제1 배선층의 배선이, 배선(M1)이고, 제1 배선층보다 한층 위의 배선층인 제2 배선층의 배선이, 배선(M2)이며, 제2 배선층보다 한층 위의 배선층인 제3 배선층의 배선이, 배선(M3)이고, 제3 배선층보다 한층 위의 배선층인 제4 배선층의 배선이, 배선(M4)이다. 도 1에서는, 제4 배선층이 최상층의 배선층으로 되어 있지만, 제4 배선층보다 더 상층의 배선층을 형성할 수도 있다.
즉, 플러그(P1)가 매립된 층간절연막(L1) 상에, 제1 배선층의 배선(M1)이 형성되어 있다. 플러그(P1)는, 상면이 배선(M1)의 하면과 접함으로써, 그 배선(M1)과 전기적으로 접속된다.
층간절연막(L1) 상에, 배선(M1)을 덮도록, 절연막으로서 층간절연막(L2)이 형성되어 있다. 층간절연막(L2)에는, 쓰루홀(개구부, 관통공; S2)이 형성되어 있으며, 쓰루홀(S2) 내에, 접속용 도전체부로서 도전성의 플러그(컨택트 플러그; P2)가 형성되어 있다.
플러그(P2)가 매립된 층간절연막(L2) 상에, 제2 배선층의 배선(M2)이 형성되어 있다.
층간절연막(L2) 상에, 배선(M2)을 덮도록, 절연막으로서 층간절연막(L3)이 형성되어 있다. 층간절연막(L3)에는, 쓰루홀(개구부, 관통공; S3)이 형성되어 있으며, 쓰루홀(S3) 내에, 접속용 도전체부로서 도전성의 플러그(컨택트 플러그; P3)가 형성되어 있다.
플러그(P3)가 매립된 층간절연막(L3) 상에, 제3 배선층의 배선(M3)이 형성되어 있다.
층간절연막(L3) 상에, 배선(M3)을 덮도록, 절연막으로서 층간절연막(L4)이 형성되어 있다. 층간절연막(L4)에는, 쓰루홀(개구부, 관통공; S4)가 형성되어 있으며, 쓰루홀(S4) 내에, 접속용 도전체부로서 도전성의 플러그(컨택트 플러그; P4)가 형성되어 있다.
플러그(P4)가 매립된 층간절연막(L4) 상에, 제4 배선층의 배선(M4)이 형성되어 있다.
층간절연막(L4) 상에, 배선(M4)을 덮도록, 절연막으로서 층간절연막(L5)이 형성되어 있다. CMOS 이미지 센서의 경우, 층간절연막(L5) 상에는, 컬러 필터(color filter; 도시하지 않음)나 마이크로 렌즈(microlens; 도시하지 않음) 등을 배치할 수도 있다. 또한, 층간절연막(L5) 상에 패시베이션막(passivation film; 도시하지 않음)을 형성할 수도 있다. 또한, 층간절연막(L5)에 개구부를 형성하고, 그 개구부로부터 배선(M5)의 일부를 노출시킴으로써, 패드(본딩패드; bonding pad)를 형성할 수도 있다.
제1 배선층의 배선(M1)은, 패터닝된 도전막(적층도전막)으로 이루어지며, 여기에서는, 아래로부터 순서적으로, 배리어 도체막(B1a)과 주도체막(C1)과 배리어 도체막(B1b)의 적층막으로 이루어진다. 제2 배선층의 배선(M2)은, 패터닝된 도전막(적층도전막)으로 이루어지며, 여기에서는, 아래로부터 순서적으로, 배리어 도체막(B2a)과 주도체막(C2)과 배리어 도체막(B2b)의 적층막으로 이루어진다. 제3 배선층의 배선(M3)은, 패터닝된 도전막(적층도전막)으로 이루어지며, 여기에서는, 아래로부터 순서적으로, 배리어 도체막(B3a)과 주도체막(C3)과 배리어 도체막(B3b)의 적층막으로 이루어진다. 제4 배선층의 배선(M4)은, 패터닝된 도전막(적층도전막)으로 이루어지며, 여기에서는, 아래로부터 순서적으로, 배리어 도체막(B4a)과 주도체막(C4)과 배리어 도체막(B4b)의 적층막으로 이루어진다.
각 배선층에 있어서, 배선(M1~M4)을 구성하는 하층 측의 배리어 도체막(B1a, B2a, B3a, B4a)은, 바람직하게는 질화티탄(TiN)막으로 이루어지지만, 다른 형태로서, 티탄(Ti)막, 혹은, 티탄(Ti)막과 질화티탄(TiN)막의 적층막을 이용할 수도 있다. 이 하층 측의 배리어 도체막(B1a, B2a, B3a, B4a)은, 배선(M1, M2, M3, M4)과 기초를 이루는 절연막(L1, L2, L3, L4)의 사이의 밀착성을 향상시키는 기능을 가지고 있다.
각 배선층에 있어서, 배선(M1, M2, M3, M4)을 구성하는 상층 측의 배리어 도체막(B1b, B2b, B3b, B4b)은, 바람직하게는 질화티탄(TiN)막으로 이루어지지만, 다른 형태로서, 티탄(Ti)막, 혹은, 티탄(Ti)막과 질화티탄(TiN)막의 적층막을 이용할 수도 있다. 이 상층 측의 배리어 도체막(B1b, B2b, B3b, B4b)은, 배선(M1, M2, M3, M4)과 그 배선(M1, M2, M3, M4)을 덮는 절연막(L2, L3, L4, L5)의 사이의 밀착성을 향상시키는 기능도 가지며, 또한, 포토리소그래피(photolithography) 공정에서의 반사방지막으로서의 기능을 가지고 있다.
배선(M1, M2, M3, M4)은, 모두, 알루미늄(Al)을 주성분으로 하는 알루미늄 배선이다. 그래서, 주도체막(C1, C2, C3, C4)은, 각각, 알루미늄(Al)을 주성분으로 하는 도전재료막(단, 금속전도를 나타내는 도전재료막)으로 이루어진다. 주도체막(C1, C2, C3, C4)으로서는, 각각, 알루미늄막을 이용할 수 있지만, 이것으로 한정되지 않고, 예를 들면, Al(알루미늄)과 Si(실리콘)의 화합물막이나 합금막, 혹은, Al(알루미늄)과 Cu(동)의 화합물막이나 합금막, 혹은, Al(알루미늄)과 Si(실리콘)과 Cu(동)의 화합물막이나 합금막을, 적합하게 이용할 수 있다. 주도체막(C1, C2, C3, C4)의 각각에 있어서의 Al(알루미늄)의 조성비는 50 원자%보다 크지만(즉, Al리치), 99 원자% 이상이면, 보다 바람직하다.
각 배선(M1~M4)에 있어서, 주도체막(C1~C4)의 두께는, 하층 측의 배리어 도체막(B1a~B4a)의 두께보다 두껍고, 또한, 상층 측의 배리어 도체막(B1b~B4b)의 두께보다 두껍다.
플러그(P1, P2, P3, P4)는, 모두 컨택트 플러그이다. 플러그(P1, P2, P3, P4)는, 층간절연막에 매립된 접속용 도체부(매립 도체부)로 간주할 수 있다. 플러그(P1, P2, P3, P4)의 각각은, 쓰루홀(S1~S4)의 저부 및 측벽(측면) 상에 형성된 얇은 배리어 도체막과, 이 배리어 도체막 상에 쓰루홀(S1~S4)을 매립하도록 형성된 주도체막으로 형성되어 있지만, 도면의 간략화를 위해서, 도 1에서는, 각 플러그(P1, P2, P3, P4)를 구성하는 배리어 도체막 및 주도체막을 일체화하여 나타내고 있다. 또한, 플러그(P1, P2, P3, P4)용 배리어 도체막으로서는, 예를 들면, 티탄막, 질화티탄막, 혹은 그 적층막을 이용할 수 있고, 플러그(P1, P2, P3, P4)용 주도체막으로서는, 텅스텐막을 이용할 수 있다. 다른 형태로서, 플러그(P1, P2, P3, P4) 중 임의의 것에 대해, 텅스텐 플러그 이외의 플러그, 예를 들면, 동(銅) 플러그 등을 이용할 수도 있다.
플러그(P2)는, 배선(M2)과 배선(M1)의 사이에 배치되어 있다. 플러그(P2)의 상면이 배선(M2)의 하면과 접함으로써, 플러그(P2)와 배선(M2)이 전기적으로 접속되고, 또한, 플러그(P2)의 하면이 배선(M1)의 상면과 접함으로써, 플러그(P2)와 배선(M1)이 전기적으로 접속된다. 그래서, 플러그(P2)는, 플러그(P2) 상에 배치된 배선(M2)과 플러그(P2) 하에 배치된 배선(M1)의 사이를 전기적으로 접속한다.
플러그(P3)는, 배선(M3)과 배선(M2)의 사이, 또는, 하부전극(LE)과 배선(M2)의 사이에 배치되어 있다. 플러그(P3)의 상면이 배선(M3)의 하면 또는 하부전극(LE)의 하면과 접함으로써, 플러그(P3)와 배선(M3) 또는 하부전극(LE)이 전기적으로 접속되고, 또한, 플러그(P3)의 하면이 배선(M2)의 상면과 접함으로써, 플러그(P3)와 배선(M2)이 전기적으로 접속된다. 그래서, 플러그(P3)는, 플러그(P3) 상에 배치된 배선(M3) 또는 하부전극(LE)과 플러그(P3) 하에 배치된 배선(M2)의 사이를 전기적으로 접속한다.
플러그(P4)는, 배선(M4)과 배선(M3)의 사이, 또는, 배선(M4)과 상부전극(UE)의 사이에 배치되어 있다. 플러그(P4)의 상면이 배선(M4)의 하면과 접함으로써, 플러그(P4)와 배선(M4)이 전기적으로 접속되고, 또한, 플러그(P4)의 하면이 배선(M3)의 상면 또는 상부전극(UE)의 상면과 접함으로써, 플러그(P4)와 배선(M3) 또는 상부전극(UE)이 전기적으로 접속된다. 그래서, 플러그(P4)는, 플러그(P4) 상에 배치된 배선(M4)과 플러그(P4) 하에 배치된 배선(M3) 또는 상부전극(UE)의 사이를 전기적으로 접속한다.
본 실시 형태에서는, 반도체기판(SB) 상에 형성된 다층 배선 구조 내의 어느 배선층에, MIM형의 용량소자(캐패시터; CP)가 형성되어 있다. 도 1의 경우는, 제3 배선층에 용량소자(CP)가 형성되어 있다.
용량소자(CP)는, 하부전극(제1 전극; LE), 상부전극(제2 전극; UE) 및 하부전극(LE)과 상부전극(UE)의 사이에 개재하는 용량절연막(유전체막; YZ)으로 구성되어 있다.
용량소자(CP)의 하부전극(LE)은, 플러그(P3)가 매립된 층간절연막(L3) 상에 형성되어 있다. 하부전극(LE)은, 도전재료막(단, 금속전도를 나타내는 도전재료막)으로 이루어지지만, 알루미늄(Al)의 융점보다 높은 융점을 가지는 재료로 이루어지는 것이 바람직하고, 질화티탄(TiN)막, 티탄(Ti)막, 질화탄탈(TaN)막, 또는 탄탈(Ta)막을 적합하게 이용할 수 있다. 여기에서는, 하부전극(LE)을, 질화티탄(TiN)막으로 형성하고 있다.
하부전극(LE) 하에는 플러그(P3)가 배치되어, 하부전극(LE)에 전기적으로 접속되어 있다. 플러그(P3) 중, 하부전극(LE) 하에 배치되어 하부전극(LE)에 전기적으로 접속된 플러그(P3)를, 부호 P3a를 부여하여 플러그(P3a)로 칭하기로 한다. 플러그(P3a)의 상면이 하부전극(LE)의 하면과 접함으로써, 플러그(P3a)와 하부전극(LE)이 전기적으로 접속된다. 또한, 플러그(P3) 중, 배선(M3) 하에 배치되어 배선(M3)에 전기적으로 접속된 플러그(P3)를, 부호 P3c를 부여하여 플러그(P3c)로 칭하기로 한다. 플러그(P3c)의 상면이 배선(M3)의 하면과 접함으로써, 플러그(P3c)와 배선(M3)이 전기적으로 접속된다.
또한, 하부전극(LE) 하에 플러그(P3a)(하부전극(LE)에 접속된 플러그(P3a))가 배치되어 있지만, 하부전극(LE) 상에는 플러그(P4)(하부전극(LE)에 접속된 플러그(P4))가 배치되어 있지 않다.
또한, 배선(M3)과 배선(M2)의 사이에 배치된 플러그(P3c)는, 그 배선(M3)과 배선(M2)의 사이를 전기적으로 접속하도록 기능한다. 한편, 하부전극(LE) 하에 배치된 플러그(P3a)는, 하부전극(LE)과 플러그(P3a) 하에 배치된 배선(M2)의 사이를 전기적으로 접속하도록 기능한다. 즉, 플러그(P3a)는, 하부전극(LE)과 배선(M2)의 사이에 배치되어 있으며, 플러그(P3a)의 상면이 하부전극(LE)의 하면과 접함으로써, 플러그(P3a)와 하부전극(LE)이 전기적으로 접속되며, 또한, 플러그(P3a)의 하면이 배선(M2)의 상면과 접함으로써, 플러그(P3a)와 배선(M2)이 전기적으로 접속된다. 그래서, 플러그(P3a)는, 플러그(P3a) 상에 배치된 하부전극(LE)과 플러그(P3a) 하에 배치된 배선(M2)의 사이를 전기적으로 접속한다.
용량절연막(YZ)은, 층간절연막(L3) 상에, 하부전극(LE)을 덮도록 형성되어 있다. 용량절연막(YZ)은, 예를 들면 질화실리콘막으로 이루어진다. 도 2로부터도 알 수 있는 바와 같이, 평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되어 있다. 그래서, 하부전극(LE)의 상면과 측면은, 용량절연막(YZ)으로 덮여 있다. 따라서, 하부전극(LE)과 상부전극(UE)의 사이에는 용량절연막(YZ)이 개재하여, 하부전극(LE)과 상부전극(UE)이 접하고 있지 않다. 하부전극(LE)의 하면(저면)은, 플러그(P3a)의 상면에 대향하는 부분 이외에는, 층간절연막(L3)의 상면과 대향하고 있다. 그래서, 하부전극(LE)의 하면(저면)은, 플러그(P3a)의 상면에 접하고 있는 부분 이외에는, 층간절연막(L3)의 상면에 접하게 된다.
상부전극(UE)은, 층간절연막(L3) 상에, 용량절연막(YZ)을 덮도록(따라서, 하부전극(LE)도 덮도록), 형성되어 있다. 상부전극(UE)은, 제3 배선층의 배선(M3)과 동층에 형성되어 있다. 즉, 상부전극(UE)은, 제3 배선층의 배선(M3)과 동층의 도전막 패턴으로 형성된다. 즉, 상부전극(UE)과 배선(M3)은, 공통의 도전막(후술하는 도전막(CD3)에 대응)을 패터닝함으로써 형성된 것이다. 상부전극(UE)과 배선(M3)은, 연결되어 있지 않고, 서로 분리되어 있다. 또한, 상부전극(UE)의 일부를 층간절연막(L3) 상에 연장시켜, 배선으로서 기능시킬 수도 있다.
그래서, 상부전극(UE)을 구성하는 재료와, 배선(M3)을 구성하는 재료는, 같다. 또한, 상부전극(UE)의 두께와, 배선(M3)의 두께는, 실질적으로 같다. 즉, 상부전극(UE)의 두께와 배선(M3)의 두께의 차이는, 후술하는 도전막(CD3)의 성막(成膜) 시의 두께 격차의 범위 내이다. 또한, 상부전극(UE)의 적층 구성은, 배선(M3)의 적층 구성과 같다.
즉, 배선(M3)은, 배리어 도체막(B3a)과, 배리어 도체막(B3a) 상의 주도체막(C3)과, 주도체막(C3) 상의 배리어 도체막(B3b)의 적층막으로 이루어지는 경우, 상부전극(UE)도, 배리어 도체막(B3a)과, 배리어 도체막(B3a) 상의 주도체막(C3)과, 주도체막(C3) 상의 배리어 도체막(B3b)의 적층막으로 이루어진다. 상부전극(UE)을 구성하는 배리어 도체막(B3a)과, 배선(M3)을 구성하는 배리어 도체막(B3a)은, 같은 재료로 이루어지고, 실질적으로 같은 두께를 가지고 있다. 또한, 상부전극(UE)을 구성하는 주도체막(C3)과, 배선(M3)을 구성하는 주도체막(C3)은, 같은 재료로 이루어지며, 실질적으로 같은 두께를 가지고 있다. 또한, 상부전극(UE)을 구성하는 배리어 도체막(B3b)과, 배선(M3)을 구성하는 배리어 도체막(B3b)은, 같은 재료로 이루어지고, 실질적으로 같은 두께를 가지고 있다.
도 2로부터도 알 수 있는 바와 같이, 평면으로 볼 때, 상부전극(UE)은, 용량절연막(YZ) 및 하부전극(LE)을 내포하고 있다. 그래서, 평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되고, 용량절연막(YZ)은 상부전극(UE)에 내포된 상태로 되어 있다. 즉, 평면으로 볼 때, 용량절연막(YZ)은, 하부전극(LE)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있으며, 용량절연막(YZ)의 외주부는, 하부전극(LE)과는 중첩되어 있지 않고, 또한, 상부전극(UE)은, 용량절연막(YZ)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있으며, 상부전극(UE)의 외주부는, 용량절연막(YZ)과는 중첩되어 있지 않다. 따라서, 용량절연막(YZ)의 평면 치수(평면적)는, 하부전극(LE)의 평면 치수(평면적)보다 크고, 상부전극(UE)의 평면 치수(평면적)는, 용량절연막(YZ)의 평면 치수(평면적)보다 크다.
또한, 「평면으로 볼 때」또는 「평면적으로 보면」등이라고 할 때는, 반도체기판(SB)의 주면에 평행한 평면에서 본 경우를 말한다.
상부전극(UE) 상에는 플러그(P4)가 배치되어, 상부전극(UE)에 전기적으로 접속되어 있다. 플러그(P4) 중, 상부전극(UE) 상에 배치되어 상부전극(UE)에 전기적으로 접속된 플러그(P4)를, 부호 P4a를 부여하여 플러그(P4a)로 칭하기로 한다. 플러그(P4a)의 하면(저면)이 상부전극(UE)의 상면과 접함으로써, 플러그(P4a)와 상부전극(UE)이 전기적으로 접속된다. 또한, 플러그(P4) 중, 배선(M3) 상에 배치되어 배선(M3)에 전기적으로 접속된 플러그(P4)를, 부호 P4c를 부여하여 플러그(P4c)로 칭하기로 한다. 플러그(P4c)의 하면(저면)이 배선(M3)의 상면과 접함으로써, 플러그(P4c)와 배선(M3)이 전기적으로 접속된다.
상부전극(UE) 상에 배치되어 상부전극(UE)과 전기적으로 접속된 플러그(P4a)는, 평면으로 볼 때 하부전극(LE)과는 중첩되어 있지 않다. 즉, 평면으로 볼 때, 상부전극(UE)과는 중첩되지만, 하부전극(LE)과는 중첩되지 않는 위치에, 플러그(P4a)가 배치되어 있다. 즉, 평면으로 볼 때, 상부전극(UE)은, 하부전극(LE)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있지만, 하부전극(LE)과 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)가 배치된다.
또한, 상부전극(UE) 상에 배치되어 상부전극(UE)과 전기적으로 접속된 플러그(P4a)는, 평면으로 볼 때 용량절연막(YZ)과는 중첩되어 있지 않다. 즉, 평면으로 볼 때, 상부전극(UE)과는 중첩되지만, 용량절연막(YZ)과는 중첩되지 않는 위치에, 플러그(P4a)가 배치되어 있다. 즉, 평면으로 볼 때, 상부전극(UE)은, 용량절연막(YZ)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있지만, 용량절연막(YZ)과 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)가 배치되어 있다.
따라서, 평면으로 볼 때, 플러그(P4a)는, 하부전극(LE)과 용량절연막(YZ) 중 어느 쪽에도 중첩되어 있지 않다.
또한, 평면으로 볼 때, 하부전극(LE)과 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)(상부전극(UE)에 접속된 플러그(P4a))가 배치되어 있지만, 하부전극(LE)과 중첩되는 부분의 상부전극(UE) 상에는, 플러그(P4)(상부전극(UE)에 접속된 플러그(P4))는 배치되어 있지 않다.
또한, 배선(M4)과 배선(M3)의 사이에 배치된 플러그(P4c)는, 그 배선(M4)과 배선(M3)의 사이를 전기적으로 접속하도록 기능한다. 한편, 상부전극(UE) 상에 배치된 플러그(P4a)는, 상부전극(UE)과 플러그(P4a) 상에 배치된 배선(M4)의 사이를 전기적으로 접속하도록 기능한다. 즉, 플러그(P4a)는, 배선(M4)과 상부전극(UE)의 사이에 배치되어 있고, 플러그(P4a)의 상면이 배선(M4)의 하면과 접함으로써, 플러그(P4a)와 배선(M4)이 전기적으로 접속되고, 또한, 플러그(P4a)의 하면이 상부전극(UE)의 상면과 접함으로써, 플러그(P4a)와 상부전극(UE)이 전기적으로 접속된다. 그래서, 플러그(P4a)는, 플러그(P4a) 하에 배치된 상부전극(UE)과 플러그(P4a) 상에 배치된 배선(M4)의 사이를 전기적으로 접속한다.
배선(M4)과 배선(M3)의 사이에 배치된 플러그(P4c)의 높이 h2와, 배선(M4)과 상부전극(UE)의 사이에 배치된 플러그(P4a)의 높이 h1은, 거의 같다(h1=h2). 다른 시각에서 보면, 배선(M3) 상에 형성(배치)되어 플러그(P4c)가 매립되는 쓰루홀(S4)의 깊이 d2와, 상부전극(UE) 상에 형성(배치)되어 플러그(P4a)가 매립되는 쓰루홀(S4)의 깊이 d1은, 거의 같다(d1=d2). 그렇게 되는 것은, 상부전극(UE)과 배선(M3)이 동층의 도전막 패턴으로 형성되어 있기 때문에, 상부전극(UE)의 두께와 배선(M3)의 두께가 실질적으로 같은 것과, 평면으로 볼 때 하부전극(LE) 및 용량절연막(YZ)과 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)를 형성(배치)하고 있기 때문이다.
또한, 플러그(P4a)의 높이 h1과 플러그(P4c)의 높이 h2는, 후술하는 도 24에 나타나 있고, 플러그(P4a)가 매립되는 쓰루홀(S4)의 깊이 d1와 플러그(P4c)가 매립되는 쓰루홀(S4)의 깊이 d2는, 후술하는 도 21에 나타나 있다. 플러그(P4a)의 높이 h1은, 그 플러그(P4a)가 매립되는 쓰루홀(S4)의 깊이 d1와 거의 일치하고, 플러그(P4c)의 높이 h2는, 그 플러그(P4c)가 매립되는 쓰루홀(S4)의 깊이 d2와 거의 일치한다.
또한, 상부전극(UE)의 일부 하에 하부전극(LE) 및 용량절연막(YZ)이 존재하고 있는 것을 반영하여, 상부전극(UE)의 상면에는, 볼록부(TB)가 형성되어 있다. 또한, 볼록부(TB)는, 후술하는 도 19에 부호 TB를 부여하여 나타낸 영역에 대응한다. 볼록부(TB)는, 하부전극(LE)과 용량절연막(YZ)의 두께만큼, 하부전극(LE)과 용량절연막(YZ) 상에 위치하는 부분인 상부전극(UE)의 상면이 솟아오른 것으로, 형성되어 있다. 상부전극(UE)의 상면에 있어서, 볼록부(TB)는 볼록부(TB)의 주위 영역보다, 하부전극(LE)과 용량절연막(YZ)의 두께만큼 높이가 높게 되어 있다. 이 볼록부(TB)가 형성되어 있는 영역은, 평면으로 볼 때 하부전극(LE)과 용량절연막(YZ)이 형성되어 있는 영역과 대체로 일치한다. 본 실시 형태 및 후술하는 실시 형태 2~5에서는, 하부전극(LE)과 용량절연막(YZ)을 반영하여 형성된 상부전극(UE)의 상면의 볼록부(TB) 상에는, 상부전극(UE)에 접속하는 플러그(P4)를 배치하고 있지 않다.
그리고, 본 실시 형태 및 후술하는 실시 형태 3에서는, 상부전극(UE)의 상면 중, 볼록부(TB)의 주위 영역 상, 즉, 볼록부(TB)보다 낮게 되어 있는 영역 상에, 상부전극(UE)에 접속하는 플러그(P4a)를 배치하고 있다. 상부전극(UE)의 상면 중, 볼록부(TB)의 주위 영역, 즉, 볼록부(TB)보다 낮게 되어 있는 영역에서는, 상부전극(UE)의 상면의 높이 위치는, 배선(M3)의 상면의 높이 위치와 거의 같게 되기 때문에, 배선(M3) 상에 배치된 플러그(P4c)의 높이 h2와, 상부전극(UE) 상에 배치된 플러그(P4a)의 높이 h1은, 거의 같게 된다(h1=h2).
＜반도체장치의 제조 공정에 대해＞
다음으로, 본 실시 형태에 따른 반도체장치의 제조 공정을, 도면을 참조하여 설명한다. 도 3~도 24는, 본 실시 형태에 따른 반도체장치의 제조 공정 중의 요부 단면도이다.
본 실시 형태에 따른 반도체장치를 제조하려면, 우선, 도 3에 나타나는 바와 같이, 반도체기판(반도체 웨이퍼; SB)를 준비(형성)한다.
반도체기판(SB)은, 예를 들면, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 n형의 단결정 실리콘 등으로 이루어지는 반도체기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체기판(SB)을, 이른바 에피택시얼 웨이퍼로 할 수도 있다.
다음으로, 반도체기판(SB)에 수광소자(여기에서는, 포토다이오드(DI))를 포함하는 반도체소자를 형성한다.
우선, 도 3에 나타나는 바와 같이, 반도체기판(SB)의 주면에, 예를 들면 STI(Shallow Trench Isolation)법 등에 의해, 절연체(홈에 매립된 절연체)로 이루어지는 소자분리영역(ST)을 형성한다. 다른 형태로서, LOCOS(Local oxidation of silicon)법을 이용하여 소자분리영역(ST)을 형성할 수도 있다. 소자분리영역(ST)에 의해, 반도체기판(SB)의 활성영역이 규정된다.
다음으로, 반도체기판(SB)에, p형 웰(PW1), p형 웰(PW2), n형 반도체영역(NR), p+형 반도체영역(PR)을, 각각 이온 주입(ion implantation)으로 형성한다. p형 웰(PW1)과 n형 반도체영역(NR)과 p+형 반도체영역(PR)에 의해, 포토다이오드(PN접합 다이오드; DI)가 형성된다.
다음으로, 반도체기판(SB) 상에 전송 트랜지스터(TX)용 게이트전극(GT)과, 화소 트랜지스터(Q1)용 게이트전극(GS)을, 각각 게이트절연막(GI)을 개재하여 형성한다.
다음으로, 반도체기판(SB)에, n형 반도체영역(NR) 및 소스·드레인영역(SD)을, 각각 이온 주입으로 형성한다. 이때, 저(低)불순물 농도의 확장 영역(extension region)을 이온 주입으로 형성하고 나서, 사이드월 스페이서(SW)를 형성하며, 그 후에 고(高)불순물 농도 영역을 이온 주입으로 형성함으로써, n형 반도체영역(NR)이나 소스·드레인영역(SD)을, 각각, 저불순물 농도의 확장 영역과 고불순물 농도 영역을 가지는 LDD 구조로 할 수도 있다.
다음으로, 지금까지의 이온 주입으로 도입된 불순물의 활성화를 위한 아닐 처리(annealing; 열처리)를 행한다.
이와 같이 하여, 반도체기판(SB)에, 포토다이오드(DI)와 전송 트랜지스터(TX)와 화소 트랜지스터(Q1)가 형성된다.
다음으로, 반도체기판(SB)의 주면 상에 절연막을 형성하고 나서, 이 절연막을 포토리소그래피법 및 드라이 에칭법을 이용하여 패터닝함으로써, 캡절연막(보호막; CZ)을 형성한다. 캡절연막(CZ)은, 예를 들면 산화실리콘막 등으로 형성할 수 있다.
다음으로, 살리사이드 기술에 의해, n형 반도체영역(NR), 소스·드레인영역(SD), 게이트전극(GT) 및 게이트전극(GS)의 각 상부 등에, 저(低)저항의 금속 실리사이드층(도시하지 않음)을 형성할 수도 있다.
여기까지의 공정에 의해, 도 3에 나타나는 바와 같이, 반도체기판(SB)에 수광소자(여기에서는, 포토다이오드(DI))를 포함하는 반도체소자가 형성된다. 또한, 본 실시 형태에서는, 반도체기판(SB)에 수광소자를 포함하는 반도체소자를 형성하는 경우에 대해 설명하고 있지만, 이것으로 한정되는 것이 아니라, 반도체기판(SB)에 형성하는 소자는 다양하게 변경 가능하며, 수광소자를 포함하지 않는 반도체소자를 반도체기판(SB)에 형성하는 경우도 있을 수 있다.
다음으로, 도 4에 나타나는 바와 같이, 반도체기판(SB)의 주면 상에, 절연막으로서 층간절연막(L1)을 형성한다. 층간절연막(L1)은, 게이트전극(GT, GS), 사이드월 스페이서(SW) 및 캡절연막(CZ)을 덮도록, 반도체기판(SB) 상에 형성된다.
층간절연막(L1)은, 예를 들면 산화실리콘막으로 이루어진다. 이 산화실리콘막으로서는, 예를 들면 TEOS를 원료로 한 산화실리콘막을 이용할 수 있고, 예를 들면 CVD법 등으로 형성할 수 있지만, HDP 산화막을 이용할 수도 있다.
층간절연막(L1)의 성막 후, 층간절연막(L1)의 표면(상면)을 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법으로 연마하는 등 하여, 층간절연막(L1)의 상면을 평탄화한다. 층간절연막(L1)을 성막한 단계에서, 기초 단차(下地段差)에 기인하여 층간절연막(L1)의 표면에 요철(凹凸) 형상이 형성되어 있어도, 성막 후에 층간절연막(L1)의 표면을 CMP법으로 연마함으로써, 그 표면이 평탄화된 층간절연막(L1)을 얻을 수 있다.
다음으로, 층간절연막(L1) 상에 포토리소그래피 기술을 이용하여 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로서 이용하여, 층간절연막(L1)을 에칭(바람직하게는, 드라이 에칭)함으로써, 층간절연막(L1)에 쓰루홀(S1)을 형성한다. 쓰루홀(S1)은, 층간절연막(L1)을 관통하도록 형성된다.
다음으로, 쓰루홀(S1) 내에 플러그(P1)를 형성한다. 플러그(P1)는, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 쓰루홀(S1)의 내부(저부 및 측벽 상)를 포함하는 층간절연막(L1) 상에, 스퍼터링(sputtering)법 또는 플라스마 CVD법 등으로 배리어 도체막(예를 들면, 티탄막, 질화티탄막, 혹은 그 적층막)을 형성한다. 그 다음에, 텅스텐막 등으로 이루어지는 주도체막을, CVD법 등으로 배리어 도체막 상에 쓰루홀(S1)을 매립하도록 형성한다. 그 후, 쓰루홀(S1) 외부의 불필요한 주도체막 및 배리어 도체막을 CMP법 또는 에치백(etch back)법 등으로 제거한다. 이에 따라, 층간절연막(L1)의 상면이 노출되고, 층간절연막(L1)의 쓰루홀(S1) 내에 매립되어 잔존하는 배리어 도체막 및 주도체막에 의해, 플러그(P1)가 형성된다. 도 4에서는, 도면의 간략화를 위해서, 플러그(P1)는, 주도체막과 배리어 도체막을 일체화하여 나타내고 있다.
다음으로, 플러그(P1)가 매립된 층간절연막(L1) 상에, 제1 배선층의 배선(M1)을 형성한다. 배선(M1)은, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 도 5에 나타나는 바와 같이, 플러그(P1)가 매립된 층간절연막(L1) 상에, 제1 배선층용 도전막(CD1)을 형성한다. 도전막(CD1)은, 배리어 도체막(B1a)과, 배리어 도체막(B1a) 상의 주도체막(C1)과, 주도체막(C1) 상의 배리어 도체막(B1b)의 적층막으로 이루어지며, 스퍼터링법 등을 이용하여 형성할 수 있다. 각 막의 재료에 대해서는, 상술한 대로이다. 그 다음에, 도전막(CD1)을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 6에 나타나는 바와 같이, 패터닝된 도전막(CD1)으로 이루어지는 배선(M1)을 형성할 수 있다.
다음으로, 도 7에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L1) 상에, 배선(M1)을 덮도록, 절연막으로서 층간절연막(L2)을 형성한다. 층간절연막(L2)은, 예를 들면 산화실리콘막으로 이루어진다. 이 산화실리콘막으로서는, 예를 들면 TEOS를 원료로 한 산화실리콘막을 이용할 수 있고, 예를 들면 CVD법 등으로 형성할 수 있지만, HDP 산화막을 이용할 수도 있다. 층간절연막(L2)의 성막 후, 필요에 따라서, 층간절연막(L2)의 상면을 CMP법으로 연마하는 등 하여, 층간절연막(L2)의 상면의 평탄성을 높일 수도 있다.
다음으로, 층간절연막(L2) 상에 포토리소그래피 기술을 이용하여 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로서 이용하여, 층간절연막(L2)을 에칭(바람직하게는, 드라이 에칭)함으로써, 층간절연막(L2)에 쓰루홀(S2)을 형성한다. 쓰루홀(S2)은, 층간절연막(L2)을 관통하고, 쓰루홀(S2)의 저부에서는, 배선(M1)의 상면이 노출된다.
다음으로, 쓰루홀(S2) 내에 도전막을 매립함으로써, 쓰루홀(S2) 내에 플러그(P2)를 형성한다. 플러그(P2)는, 상기 플러그(P1)와 같은 수법으로 형성할 수 있다.
다음으로, 플러그(P2)가 매립된 층간절연막(L2) 상에, 제2 배선층의 배선(M2)을 형성한다. 배선(M2)은, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 도 8에 나타나는 바와 같이, 플러그(P2)가 매립된 층간절연막(L2) 상에, 제2 배선층용 도전막(CD2)을 형성한다. 도전막(CD2)은, 배리어 도체막(B2a)과, 배리어 도체막(B2a) 상의 주도체막(C2)과, 주도체막(C2) 상의 배리어 도체막(B2b)의 적층막으로 이루어지며, 스퍼터링법 등을 이용하여 형성할 수 있다. 각 막의 재료에 대해서는, 상술한 대로이다. 그 다음에, 이 도전막(CD2)을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 9에 나타나는 바와 같이, 패터닝된 도전막(CD2)으로 이루어지는 배선(M2)을 형성할 수 있다.
다음으로, 도 10에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L2) 상에, 배선(M2)을 덮도록, 절연막으로서 층간절연막(L3)을 형성한다. 층간절연막(L3)은, 예를 들면 산화실리콘막으로 이루어진다. 이 산화실리콘막으로서는, 예를 들면 TEOS를 원료로 한 산화실리콘막을 이용할 수 있고, 예를 들면 CVD법 등으로 형성할 수 있지만, HDP 산화막을 이용할 수도 있다. 층간절연막(L3)의 성막 후, 필요에 따라서, 층간절연막(L3)의 상면을 CMP법으로 연마하는 등 하여, 층간절연막(L3)의 상면의 평탄성을 높일 수도 있다. 이와 같이 하여, 도 10의 구조를 얻을 수 있다.
도 11은, 도 10과 같은 공정 단계가 나타나 있지만, 도 11~도 24에서는, 도면의 간략화를 위해서, 층간절연막(L2) 및 그것보다 하층의 구조에 대해서는, 도시를 생략하고 있다. 또한, 도 11에서는, 도면의 간략화를 위해서, 도 10에 대해서 배선(M2)의 간격을 약간 변경하여 도시하고 있다.
다음으로 도 12에 나타나는 바와 같이, 층간절연막(L3) 상에 포토리소그래피 기술을 이용하여 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로서 이용하여, 층간절연막(L3)을 에칭(바람직하게는, 드라이 에칭)함으로써, 층간절연막(L3)에 쓰루홀(S3)을 형성한다. 쓰루홀(S3)은, 층간절연막(L3)을 관통하고, 쓰루홀(S3)의 저부에서는, 배선(M2)의 상면이 노출된다.
다음으로, 쓰루홀(S3) 내에 도전막을 매립함으로써, 쓰루홀(S3) 내에 플러그(P3)를 형성한다. 플러그(P3)는, 상기 플러그(P1)와 같은 수법으로 형성할 수 있다.
다음으로, 플러그(P3)가 매립된 층간절연막(L3) 상에, 용량소자(CP)의 하부전극(LE)을 형성한다. 하부전극(LE)은, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 도 13에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 플러그(P3)가 매립된 층간절연막(L3) 상에, 하부전극(LE)형성용 도전막(CDLE)을 형성한다. 도전막(CDLE)은, 예를 들면 질화티탄(TiN)막으로 이루어지며, 스퍼터링법 등을 이용하여 형성할 수 있다. 그 다음에, 도전막(CDLE) 상에 포토리소그래피 기술을 이용하여 포토레지스트 패턴(RP1)을 형성한다. 그 다음에, 포토레지스트 패턴(RP1)을 에칭 마스크로서 이용하여, 도전막(CDLE)을 에칭하고 패터닝함으로써, 도 14에 나타나는 바와 같이, 하부전극(LE)을 형성한다. 하부전극(LE)은, 패터닝된 도전막(CDLE)으로 이루어진다. 그 후, 포토레지스트 패턴(RP1)은 제거된다. 도 14에는, 이 단계가 나타나 있다.
다음으로, 용량소자(CP)의 용량절연막(YZ)을 형성한다. 용량절연막(YZ)은, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 도 15에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L3) 상에, 하부전극(LE)을 덮도록, 용량절연막(YZ)형성용 절연막(LYZ)을 형성한다. 절연막(LYZ)은, 예를 들면 질화실리콘막으로 이루어지며, 플라스마 CVD법 등을 이용하여 형성할 수 있다. 절연막(LYZ)으로서, 질화실리콘막이 적합하지만, 그 이외에도, 예를 들면, 산화실리콘막, 산화탄탈막, 또는 산화티탄막 등을 이용할 수도 있다. 그 다음에, 절연막(LYZ) 상에 포토리소그래피 기술을 이용하여 포토레지스트 패턴(RP2)을 형성한다. 그 다음에, 포토레지스트 패턴(RP2)을 에칭 마스크로서 이용하여, 절연막(LYZ)을 에칭하고 패터닝함으로써, 도 16에 나타나는 바와 같이, 용량절연막(YZ)을 형성한다. 용량절연막(YZ)은, 패터닝된 절연막(LYZ)으로 이루어진다. 그 후, 포토레지스트 패턴(RP2)은 제거된다. 도 16에는, 이 단계가 나타나 있다.
평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되기 때문에, 용량절연막(YZ)을 형성하면, 하부전극(LE)은 용량절연막(YZ)으로 덮인 상태가 되고, 따라서, 하부전극(LE)은 노출되고 있지 않은 상태가 된다.
다음으로, 층간절연막(L3) 상에, 제3 배선층의 배선(M3)과 상부전극(UE)을 형성한다. 배선(M3) 및 상부전극(UE)은, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 도 17에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L3) 상에, 용량절연막(YZ)을 덮도록, 도전막(CD3)을 형성한다. 도전막(CD3)은, 배선(M3)형성용 도전막과 상부전극(UE)형성용 도전막을 겸하고 있다. 도전막(CD3)은, 배리어 도체막(B3a)과, 배리어 도체막(B3a) 상의 주도체막(C3)과, 주도체막(C3) 상의 배리어 도체막(B3b)의 적층막으로 이루어지며, 스퍼터링법 등을 이용하여 형성할 수 있다. 각 막의 재료에 대해서는, 상술한 대로이다. 그 다음에, 도 18에 나타나는 바와 같이, 도전막(CD3) 상에, 반사방지용 절연막(ARF)을 형성한다. 절연막(ARF)은, 예를 들면 산질화실리콘막으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 절연막(ARF)은, 불필요하면 그 형성을 생략할 수도 있다. 그 다음에, 절연막(ARF) 상에(절연막(ARF)을 형성하지 않는 경우에는 도전막(CD3) 상에), 포토리소그래피 기술을 이용하여 포토레지스트 패턴(RP3)을 형성한다. 그 다음에, 포토레지스트 패턴(RP3)을 에칭 마스크로서 이용하여, 절연막(ARF) 및 도전막(CD3)을 순서적으로 에칭한다. 이에 따라, 도전막(CD3)과 도전막(CD3) 상의 절연막(ARF)의 적층막이 패터닝된다. 그 후, 포토레지스트 패턴(RP3)을 제거하고 나서, 절연막(ARF)을 에칭(바람직하게는, 웨트 에칭)에 의해 선택적으로 제거한다. 이와 같이 하여, 도 19에 나타나는 바와 같이, 패터닝된 도전막(CD3)으로 이루어지는 배선(M3)과 상부전극(UE)을 형성할 수 있다. 또한, 절연막(ARF)을 제거하지 않고, 배선(M3) 상과 상부전극(UE) 상에 절연막(ARF)을 잔존시키는 경우도 있을 수 있다.
이와 같이, 본 실시 형태에서는, 배선(M3)형성용과 상부전극(UE)형성용을 겸한 공통의 도전막(CD3)을, 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 배선(M3)과 상부전극(UE)을 형성하고 있다. 그래서, 배선(M3)과 상부전극(UE)은, 모두, 패터닝된 도전막(CD3)으로 형성된다. 또한, 배선(M3)과 상부전극(UE)은, 같은 공정으로 형성된다.
다음으로, 도 20에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L3) 상에, 배선(M3) 및 상부전극(UE)을 덮도록, 절연막으로서 층간절연막(L4)을 형성한다. 층간절연막(L4)은, 예를 들면 산화실리콘막으로 이루어진다. 이 산화실리콘막으로서는, 예를 들면 TEOS를 원료로 한 산화실리콘막을 이용할 수 있고, 예를 들면 CVD법 등으로 형성할 수 있지만, HDP 산화막을 이용할 수도 있다. 층간절연막(L4)의 성막 후, 필요에 따라서, 층간절연막(L4)의 상면을 CMP법으로 연마하는 등 하여, 층간절연막(L4)의 상면의 평탄성을 높일 수도 있다.
다음으로, 도 21에 나타나는 바와 같이, 층간절연막(L4) 상에 포토리소그래피 기술을 이용하여 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로서 이용하여, 층간절연막(L4)을 에칭(바람직하게는, 드라이 에칭)함으로써, 층간절연막(L4)에 쓰루홀(S4)을 형성한다. 쓰루홀(S4)은, 층간절연막(L4)을 관통하고, 쓰루홀(S4)의 저부에서는, 배선(M3) 또는 상부전극(UE)의 상면이 노출된다. 즉, 상부전극(UE)에 접속하는 플러그(P4a)를 매립하기 위한 쓰루홀(S4)에서는, 상부전극(UE)의 상면이 노출되고, 배선(M3)에 접속하는 플러그(P4c)를 매립하기 위한 쓰루홀(S4)에서는, 배선(M3)의 상면이 노출된다.
다음으로, 도 22에 나타나는 바와 같이, 쓰루홀(S4) 내에 도전막을 매립함으로써, 쓰루홀(S4) 내에 플러그(P4)를 형성한다. 플러그(P4)는, 상기 플러그(P1)와 같은 수법으로 형성할 수 있다.
다음으로, 플러그(P4)가 매립된 층간절연막(L4) 상에, 제4 배선층의 배선(M4)을 형성한다. 배선(M4)은, 예를 들면 다음과 같이 하여 형성할 수 있다.
즉, 우선, 도 23에 나타나는 바와 같이, 플러그(P4)가 매립된 층간절연막(L4) 상에, 제4 배선층용 도전막(CD4)을 형성한다. 도전막(CD4)은, 배리어 도체막(B4a)과, 배리어 도체막(B4a) 상의 주도체막(C4)과, 주도체막(C4) 상의 배리어 도체막(B4b)의 적층막으로 이루어지며, 스퍼터링법 등을 이용하여 형성할 수 있다. 각 막의 재료에 대해서는, 상술한 대로이다. 그 다음에, 이 도전막(CD4)을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 24에 나타나는 바와 같이, 패터닝된 도전막(CD4)으로 이루어지는 배선(M4)을 형성할 수 있다.
다음으로, 상기 도 1에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L4) 상에, 배선(M4)을 덮도록, 절연막으로서 층간절연막(L5)을 형성한다. 층간절연막(L5)은, 예를 들면 산화실리콘막으로 이루어진다. 이 산화실리콘막으로서는, 예를 들면 TEOS를 원료로 한 산화실리콘막을 이용할 수 있고, 예를 들면 CVD법 등으로 형성할 수 있지만, HDP 산화막을 이용할 수도 있다. 층간절연막(L5)의 성막 후, 필요에 따라서, 층간절연막(L5)의 상면을 CMP법으로 연마하는 등 하여, 층간절연막(L5)의 상면의 평탄성을 높일 수도 있다.
이후의 제조 공정에 대해서, 여기에서는 그 설명을 생략한다. 또한, 배선층의 수는 4층으로 한정되지 않고, 층간절연막(L5) 상에 제5 배선층의 배선을 더 형성하는 것도 가능하다.
＜검토예에 대해＞
도 25는, 본 발명자가 검토한 검토예에 따른 반도체장치의 요부 단면도로서, 상기 도 24에 상당하는 단면도가 나타나 있다. 도면의 간략화를 위해서, 도 25에서는, 상기 층간절연막(L2) 및 그보다 하층 구조에 대해서는, 도시를 생략하고, 또한, 상기 층간절연막(L5)에 대해서도, 도시를 생략하고 있다.
도 25에 나타나는 검토예에 따른 반도체장치도, MIM형의 용량소자(CP101)를 가지는 반도체장치로서, 반도체기판 상에 형성된 다층 배선 구조 내에 용량소자(CP101)가 형성되어 있다. 구체적으로는, 용량소자(CP101)는, 하부전극(LE101), 상부전극(UE101), 및 하부전극(LE101)과 상부전극(UE101)의 사이에 개재하는 용량절연막(YZ101)으로 구성된다.
도 25에 나타나는 검토예의 경우, 용량소자(CP101)의 하부전극(LE101)이, 제3 배선층의 배선(M3)과 동층의 도전막 패턴으로 형성되어 있다. 즉, 도 25에 나타나는 검토예의 경우, 하부전극(LE101)과 배선(M3)은, 공통의 도전막(상기 도전막(CD3)에 상당하는 것)을 패터닝함으로써 형성된 것이다. 그래서, 도 25에 나타나는 검토예의 경우, 하부전극(LE101)의 적층 구성은, 배선(M3)의 적층 구성과 같고, 하부전극(LE101)과 배선(M3)은, 모두, 배리어 도체막(B3a)과, 배리어 도체막(B3a) 상의 알루미늄을 주성분으로 하는 주도체막(C3)과, 주도체막(C3) 상의 배리어 도체막(B3b)의 적층막으로 이루어진다. 그리고, 하부전극(LE101) 상에, 용량절연막(YZ101)을 개재하여 상부전극(UE101)이 형성되어 있다. 하부전극(LE101)은, 배선(M3)과는 다른 도전막 패턴으로 형성되어 있으며, 예를 들면 질화티탄(TiN)막으로 이루어진다. 용량절연막(YZ101)은, 예를 들면 질화실리콘막으로 이루어진다.
본 발명자의 검토에 의하면, 도 25에 나타나는 검토예에 따른 반도체장치에서는, 다음과 같은 과제가 생기는 것을 알았다.
즉, 도 25에 나타나는 검토예의 경우, 하부전극(LE101)용과 배선(M3)용을 겸한 도전막(상기 도전막(CD3)에 상당하는 것)을 형성한 후에, 용량절연막(YZ101)용 절연막을 성막하게 된다. 이 경우, 용량절연막(YZ101)용 절연막을 성막할 때에, 기초가 되는 도전막(하부전극(LE101)용과 배선(M3)용을 겸한 도전막)에 열응력이 발생하여, 배선(M3)의 표면에 힐록(반구상 돌기물)이 발생할 우려가 있다. 즉, 알루미늄을 주체로 하는 도전막은, 융점이 비교적 낮기 때문에, 용량절연막(YZ101)용 절연막을 성막할 때의 열응력에 기인하여, 알루미늄 배선인 배선(M3)에 힐록이 발생할 우려가 있다. 힐록(hillock)의 발생은, 배선(M3)의 신뢰성 저하로 이어진다. 예를 들면, 힐록의 발생은, 배선(M3)의 평탄성의 열화(모폴러지(morphology deterioration)의 열화) 등을 초래해, 배선 간의 리크 전류를 발생시킬 우려가 있다. 힐록의 발생을 가능한 한 억제하도록 용량절연막(YZ101)용 절연막을 성막하고자 하면, 예로써, 용량절연막(YZ101)용 절연막의 성막 온도를 낮게 하고자 하면, 용량절연막(YZ101)의 재료 선택의 폭이 좁아 지고, 또한, 용량절연막(YZ101)의 막질이 저하될 우려가 있다. 용량절연막(YZ101)의 막질 저하는, 용량소자(CP101)의 신뢰성 저하로 이어진다.
또한, 도 25에 나타나는 검토예의 경우, 하부전극(LE101) 상에는 용량절연막(YZ101) 및 상부전극(UE101)을 형성하지만, 배선(M3) 상에는, 용량절연막(YZ101)용 절연막과 상부전극(UE101)용 도전막은 잔존하고 있지 않다. 그래서, 상부전극(UE101)용 도전막과 용량절연막(YZ101)용 절연막을, 에칭하고 패터닝함으로써 상부전극(UE101) 및 용량절연막(YZ101)을 형성하지만, 그 에칭 시에, 배선(M3)의 상면이 노출되어, 배선(M3)의 상면이 에칭되게 된다. 이 에칭에 의해, 배선(M3)에 데미지가 가해져, 배선(M3)의 신뢰성이 저하될 우려가 있다.
또한, 배선(M3) 및 용량소자(CP101)를 덮도록 층간절연막(L4)이 형성되고, 그 층간절연막(L4)에 형성된 쓰루홀(S4) 내에 플러그(P4)가 매립되어 있다. 도 25에 나타나는 검토예의 경우, 플러그(P4)에는, 배선(M3) 상에 배치되고, 그 배선(M3)에 접속된 플러그(P4(P104c))와, 상부전극(UE101) 상에 배치되고, 그 상부전극(UE101)에 접속된 플러그(P4(P104a))와, 상부전극(UE101)으로 덮여 있지 않은 부분의 하부전극(LE101) 상에 배치되고, 그 하부전극(LE101)에 접속된 플러그(P4(P104b))가 있다.
여기서, 도 25에 나타나는 검토예의 경우에 있어서, 상부전극(UE101)으로 덮여 있지 않은 부분의 하부전극(LE101) 상에 배치되고, 그 하부전극(LE101)에 접속된 플러그(P4)를, 플러그(P104b)로 칭하기로 한다. 또한, 도 25에 나타나는 검토예의 경우에 있어서, 하부전극(LE101) 상에 용량절연막(YZ101)을 개재하여 형성된 상부전극(UE101) 상에 배치되고, 그 상부전극(UE101)에 접속된 플러그(P4)를, 플러그(P104a)로 칭하기로 한다. 또한, 도 25에 나타나는 검토예의 경우에 있어서, 배선(M3) 상에 배치되고, 그 배선(M3)에 접속된 플러그(P4)를, 플러그(P104c)로 칭하기로 한다.
배선(M3)과 하부전극(LE101)은, 공통의 도전막을 패터닝함으로써 형성되어 있기 때문에, 거의 같은 두께를 가지고 있다. 그래서, 배선(M3) 상에 배치된 플러그(P104c)와, 상부전극(UE101)으로 덮여 있지 않은 부분의 하부전극(LE101) 상에 배치된 플러그(P104b)는, 거의 같은 높이를 가지고 있다. 그렇지만, 상부전극(UE101) 상에 배치된 플러그(P104a)의 높이는, 배선(M3) 상에 배치된 플러그(P104c)의 높이보다, 용량절연막(YZ101)과 상부전극(UE101)의 두께의 합계만큼, 작아진다. 그래서, 플러그(P104a)를 매립하기 위한 쓰루홀(S4)의 깊이는, 플러그(P104c)를 매립하기 위한 쓰루홀(S4)의 깊이보다, 용량절연막(YZ101)과 상부전극(UE101)의 두께의 합계만큼, 얕아진다. 따라서, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 배선(M3)에 도달하는 쓰루홀(S4)(플러그(P104c)를 매립하기 위한 쓰루홀(S4))을 형성하고자 하면, 상부전극(UE101) 상에 형성하는 쓰루홀(S4)(플러그(P104a)를 매립하기 위한 쓰루홀(S4))의 저부에서 상부전극(UE101)이 오버 에칭되게 된다. 쓰루홀(S4)의 저부에서 상부전극(UE101)이 오버 에칭되는 것은, 상부전극(UE101)을 갖추는 용량소자(CP101)의 신뢰성 저하로 이어질 우려가 있고, 나아가서는, 용량소자(CP101)를 가지는 반도체장치의 신뢰성 저하로 이어질 우려가 있다.
＜주요한 특징과 효과에 대해＞
본 실시 형태에 따른 반도체장치는, 반도체기판(SB)과, 반도체기판(SB) 상에 형성된 층간절연막(L3)(제1 층간절연막)과, 층간절연막(L3) 상에 서로 이간(離間)되어 형성된 배선(M3)(제1 배선) 및 하부전극(LE)과, 층간절연막(L3) 상에 하부전극(LE)을 덮도록 형성된 상부전극(UE)과, 하부전극(LE)과 상부전극(UE)의 사이에 개재하는 용량절연막(YZ)을 가지고 있다. 하부전극(LE)은, 용량소자(CP)용 하부전극이고, 상부전극(UE)은, 용량소자(CP)용 상부전극이며, 용량절연막(YZ)은, 용량소자(CP)용 용량절연막이다. 또한, 본 실시 형태에 따른 반도체장치는, 층간절연막(L3) 상에, 배선(M3), 하부전극(LE), 용량절연막(YZ) 및 상부전극(UE)을 덮도록 형성된 층간절연막(L4)(제2 층간절연막)과, 층간절연막(L4)에 매립된 플러그(P4c)(제3 컨택트 플러그)로서, 배선(M3) 상에 배치되어 배선(M3)에 전기적으로 접속된 플러그(P4c)를 가지고 있다.
또한, 본 실시 형태 및 후술하는 실시 형태 2에서, 상부전극(UE)은, 하부전극(LE) 전체를 덮도록, 층간절연막(L3) 상에 형성되어 있고, 한편, 후술하는 실시 형태 3, 4에서, 상부전극(UE)은, 하부전극(LE)의 일부를 덮도록, 층간절연막(L3) 상에 형성되어 있다. 그래서, 실시 형태 1~4를 포괄적으로 파악하면, 상부전극(UE)은, 하부전극(LE)의 적어도 일부를 덮도록, 층간절연막(L3) 상에 형성되어 있게 된다.
본 실시 형태에 따른 반도체장치의 주요한 특징 중 하나는, 배선(M3)과 상부전극(UE)이, 동층의 도전막 패턴으로 형성되어 있는 것이다. 이것을, 이하에서는, 제1 특징이라고 칭한다. 이 제1 특징을, 다른 시각에서 보면, 상부전극(UE)과 배선(M3)은, 공통의 도전막(도전막(CD3)에 대응)을 패터닝함으로써 형성되어 있게 된다.
본 실시 형태에 따른 반도체장치의 주요한 특징 중 다른 하나는, 층간절연막(L4)(제2 층간절연막)에 매립된 플러그(P4a)(제2 컨택트 플러그)로서, 상부전극(UE) 상에 배치되어 상부전극(UE)과 전기적으로 접속된 플러그(P4a)를 가지며, 플러그(P4a)는, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 배치되어 있는 것이다. 이것을, 이하에서는, 제2 특징이라고 칭한다. 이 제2 특징을, 다른 시각에서 보면, 상부전극(UE)의 상면 중, 하부전극(LE) 및 용량절연막(YZ)을 반영하여 형성된 볼록부(TB)의 주위 영역(즉, 볼록부(TB)보다 낮게 되어 있는 영역) 상에, 플러그(P4a)를 배치하고 있게 된다.
본 실시 형태에 따른 반도체장치의 주요한 특징 중 또 다른 하나는, 층간절연막(L3)에 매립된 플러그(P3a)(제1 컨택트 플러그)로서, 하부전극(LE) 하에 배치되어 하부전극(LE)과 전기적으로 접속된 플러그(P3a)를 가지는 것이다. 이것을, 이하에서는, 제3 특징이라고 칭한다.
본 실시 형태에서는, 제1 특징으로서, 배선(M3)과 상부전극(UE)이, 동층의 도전막 패턴으로 형성되어 있다. 배선(M3)과 용량소자의 전극(여기에서는, 상부전극(UE))이 동층의 도전막 패턴으로 형성되어 있는 것에 의해, 용량소자(CP)의 제조 공정수를 억제할 수 있기 때문에, 반도체장치의 제조 비용을 저감할 수 있다. 또한, 반도체장치의 제조 시간을 단축할 수 있어서, 처리량을 향상시킬 수 있다.
그렇지만, 상기 도 25에 나타나는 검토예와 같이, 배선(M3)과 용량소자의 하부전극(LE101)이 동층의 도전막 패턴으로 형성되어 있는 경우에는, 상술한 바와 같이, 용량절연막(YZ101)용 절연막을 성막할 때에, 기초가 되는 도전막(하부전극(LE101)용과 배선(M3)용을 겸한 도전막)에 열응력이 발생하여, 배선(M3)의 표면에 힐록이 발생할 우려가 있다.
그것에 대해, 본 실시 형태에서는, 제1 특징으로서, 하부전극(LE)이 아니라 상부전극(UE)이, 배선(M3)과 동층의 도전막 패턴으로 형성되어 있다. 그래서, 배선(M3)용 도전막(CD3)은, 용량절연막(YZ)용 절연막(LYZ)을 성막한 후에, 형성하는 것으로 되기 때문에, 용량절연막(YZ)용 절연막(LYZ)의 성막 공정에 기인하여 배선(M3)의 표면에 힐록(반구상 돌기물)이 발생할 염려를 회피할 수 있다.
특히, 배선(M3)에, 알루미늄(Al)을 주성분으로 하는 알루미늄 배선을 적용한 경우에는, 알루미늄의 융점이 비교적 낮기 때문에, 배선(M3)의 표면에 힐록(반구상 돌기물)이 발생할 가능성이 높아진다. 그것에 대해, 본 실시 형태에서는, 배선(M3)으로서, 비록 알루미늄 배선을 이용한다고 해도, 용량절연막(YZ)용 절연막(LYZ)을 성막한 후에, 배선(M3)용 도전막(CD3)을 형성하기 때문에, 용량절연막(YZ)용 절연막(LYZ)의 성막 공정에 기인하여 배선(M3)의 표면에 힐록이 발생할 염려를 회피할 수 있다.
본 실시 형태에서는, 배선(M3)의 표면에 힐록이 발생하는 것을 억제 또는 방지할 수 있기 때문에, 배선(M3)의 신뢰성을 향상시킬 수 있고, 나아가서는, 반도체장치의 신뢰성을 향상시킬 수 있다. 예를 들어, 배선에 힐록이 발생하면, 배선의 평탄성의 열화(모폴러지의 열화) 등을 초래하여, 배선 간의 리크 전류를 발생시킬 우려가 있지만, 본 실시 형태에서는, 배선(M3)에 힐록이 발생하는 것을 억제 또는 방지할 수 있기 때문에, 그러한 문제를 방지할 수 있다.
따라서, 본 실시 형태는, 상부전극(UE)과 동층에 형성되는 배선(여기에서는, 배선(M3))이, 알루미늄을 주성분으로 하는 알루미늄 배선인 경우에, 특히 효과가 크다.
또한, 본 실시 형태에서는, 제1 특징을 채용함으로써, 용량절연막(YZ)용 절연막(LYZ)의 성막 공정에 기인하여 배선(M3)에 힐록이 발생하는 것을 회피할 수 있기 때문에, 용량절연막(YZ)의 재료 선택의 폭이 넓어진다. 그래서, 용량소자의 용량절연막으로서 적합한 재료를, 용량절연막(YZ)의 재료로서 채용할 수 있고, 또한, 용량소자를 가지는 반도체장치를 제조하기 쉬워진다. 또한, 힐록의 발생을 신경쓰지 않고, 선택한 재료로 적합한 성막 온도에서 용량절연막(YZ)용 절연막(LYZ)을 성막할 수 있으므로, 용량절연막(YZ)의 막질을 향상시킬 수 있다. 그래서, 용량소자를 가지는 반도체장치의 신뢰성을 향상시킬 수 있다.
용량소자(CP)로서 요구되는 용량치에도 관계되지만, 용량절연막(YZ)의 재료(따라서, 용량절연막(YZ)용 절연막(LYZ)의 재료)로서, 질화실리콘이 적합하며, 그 이외에도, 예를 들면, 산화실리콘(대표적으로는, SiO2), 산화탄탈(대표적으로는, TaO), 또는 산화티탄(대표적으로는, TiO2) 등을 이용할 수 있다. 그래서, 용량절연막으로서, 질화실리콘막이 적합하지만, 그 이외에도, 산화실리콘막, 산화탄탈막, 또는 산화티탄막 등을 이용할 수 있다.
또한, 층간절연막(L4)의 성막 온도를 낮게 하면, 층간절연막(L4)의 성막 공정에 기인하여 배선(M3)에 힐록이 발생하는 것을 억제 또는 방지하기 쉬워진다. 용량절연막(YZ)의 두께는, 층간절연막(L4)보다 상당히 얇고, 또한, 하부전극(LE)과 상부전극(UE)의 사이의 리크 전류를 막기 위해서도, 용량절연막(YZ)의 막질을 향상시키는 것이 중요하다. 용량절연막(YZ)의 막질을 고려하면, 용량절연막(YZ)용 절연막(LYZ)의 성막 온도는, 절연막(LYZ)으로서 선택한 재료에 적합한 성막 온도를 적용하는 것이 바람직하다. 한편, 층간절연막(L4)은, 용량절연막(YZ)에 비하면, 막질에 대한 요구 수준이 높지 않다. 그래서, 용량절연막(YZ)용 절연막(LYZ)의 성막 온도에 비하면, 층간절연막(L4)의 성막 온도가, 자유도가 높다.
이 때문에, 본 실시 형태는, 용량절연막(YZ)용 절연막(LYZ)의 성막 온도보다, 층간절연막(L4)의 성막 온도가 낮은 경우에 적용하면, 효과가 크다. 바꿔말하면, 본 실시 형태는, 층간절연막(L4)의 성막 온도보다, 용량절연막(YZ)용 절연막(LYZ)의 성막 온도가 높은 경우에 적용하면, 효과가 크다. 이것은, 본 실시 형태에서는, 용량절연막(YZ)용 절연막(LYZ)의 성막 온도가 높아도, 용량절연막(YZ)용 절연막(LYZ)의 성막 공정에 기인하여 배선(M3)에 힐록이 발생하는 것을 회피할 수 있는 것과 함께, 층간절연막(L4)의 성막 온도가 낮으면, 층간절연막(L4)의 성막 공정에 기인하여 배선(M3)에 힐록이 발생하는 것을 억제 또는 방지할 수 있기 때문이다.
또한, 본 실시 형태에서는, 배선(M3)에, 알루미늄(Al)을 주성분으로 하는 알루미늄 배선을 적용하는 것과 함께, 하부전극(LE)이, 알루미늄(Al)의 융점보다 높은 융점을 가지는 재료로 이루어지는 것이 바람직하다. 이에 따라, 용량절연막(YZ)용 절연막(LYZ)의 성막 공정에 기인하여 하부전극(LE)에 힐록이 발생하는 것을 억제 또는 방지할 수 있다. 이것은, 융점이 높은 것이 힐록이 발생하기 어렵기 때문에, 하부전극(LE)에, 알루미늄(Al)의 융점보다 높은 융점을 가지는 재료를 이용하면, 하부전극으로서 알루미늄 배선을 이용한 경우(도 25의 검토예에 대응)에 비해, 용량절연막의 성막 공정에 기인한 하부전극의 힐록을 억제 또는 방지할 수 있기 때문이다. 그래서, 용량소자(CP)의 신뢰성을 보다 향상시킬 수 있다. 또한, 용량소자를 가지는 반도체장치의 신뢰성을, 보다 향상시킬 수 있다.
하부전극(LE)으로서는, 질화티탄(TiN)막, 티탄(Ti)막, 질화탄탈(TaN)막, 또는 탄탈(Ta)막을, 특히 적합하게 이용할 수 있다. 질화티탄(TiN)의 융점(2950℃)과, 티탄(Ti)의 융점(1668℃)과, 질화탄탈(TaN)의 융점(3360℃)과, 탄탈(Ta)의 융점(3020℃)은, 모두, 알루미늄(Al)의 융점(660℃)보다 충분히 높다. 이 중, 질화티탄(TiN), 질화탄탈(TaN), 및 탄탈(Ta)은, 융점이 특히 높기 때문에, 하부전극(LE)의 재료로서 가장 적합하다.
또한, 알루미늄 배선(M1, M2, M3, M4)의 하층 측의 배리어 도체막(B1a, B2a, B3a, B4a)과 상층 측의 배리어 도체막(B1b, B2b, B3b, B4b)으로서는, 모두 질화티탄(TiN)막이 특히 적합하다. 그래서, 배선(M3) 및 상부전극(UE)을 구성하는 배리어 도체막(B3a)과 배리어 도체막(B3b)에 각각 질화티탄(TiN)막을 이용하고, 또한, 하부전극(LE)으로서 질화티탄(TiN)막을 이용하면, 특히 바람직하다. 이에 따라, 도전막(CDLE)과 배리어 도체막(B3a)과 배리어 도체막(B3b)이 동종의 재료로 형성되게 되기 때문에, 반도체장치의 제조 공정이 실시하기 쉬워진다. 또한, 반도체장치의 제조 비용의 저감에 유리하게 된다.
또한, 상기 도 25에 나타나는 검토예에서와 같이, 배선(M3)과 용량소자의 하부전극(LE101)이 동층의 도전막 패턴으로 형성되어 있는 경우에는, 상술한 바와 같이, 상부전극(UE101)용 도전막과 용량절연막(YZ101)용 절연막을 에칭하고 패터닝함으로써 상부전극(UE101) 및 용량절연막(YZ101)을 형성한다. 이 에칭 시에는, 배선(M3)의 상면이 노출되어 배선(M3)의 상면이 에칭되게 된다. 이 경우, 이 에칭에 의해 배선(M3)에 데미지가 가해져, 배선(M3)의 신뢰성이 저하될 우려가 있다.
그것에 대해, 본 실시 형태에서는, 제1 특징으로서, 하부전극(LE)이 아니라 상부전극(UE)이, 배선(M3)과 동층의 도전막 패턴으로 형성되어 있다. 그래서, 하부전극(LE)과 용량절연막(YZ)을 형성한 후에, 배선(M3)을 형성하게 되기 때문에, 하부전극(LE)을 형성하는 에칭 공정이나 용량절연막(YZ)을 형성하는 에칭 공정에서, 배선(M3)이 에칭되지 않게 된다. 이에 따라, 에칭에 의해 배선(M3)에 데미지가 가해지는 것을 억제 또는 방지할 수 있어서, 배선(M3)의 신뢰성을 향상시킬 수 있다. 따라서, 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 도 25에 나타나는 검토예에서는, 상부전극(UE101)에 접속하는 플러그(P104a)의 높이가, 배선(M3)에 접속하는 플러그(P104c)의 높이보다, 용량절연막(YZ101)과 상부전극(UE101)의 두께의 합계만큼 작게 되어 있다. 그래서, 플러그(P104a)를 매립하기 위한 쓰루홀(S4)의 깊이는, 플러그(P104c)를 매립하기 위한 쓰루홀(S4)의 깊이보다, 용량절연막(YZ101)과 상부전극(UE101)의 두께의 합계만큼, 얕게 되어 있다. 따라서, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 배선(M3)에 도달하는 쓰루홀(S4)(플러그(P104c)를 매립하기 위한 쓰루홀(S4))을 형성하고자 하면, 상부전극(UE101) 상에 형성하는 쓰루홀(S4)(플러그(P104a)를 매립하기 위한 쓰루홀(S4))의 저부에서 상부전극(UE101)이 오버 에칭되게 된다. 쓰루홀(S4)의 저부에서 상부전극(UE101)이 오버 에칭되는 것은, 상부전극(UE101)을 갖춘 용량소자(CP101)의 신뢰성 저하로 이어질 우려가 있다.
그것에 대해, 본 실시 형태에서는, 제2 특징으로서, 층간절연막(L4)에 매립된 플러그(P4a)를, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 배치하고, 그 플러그(P4a)를 상부전극(UE)과 전기적으로 접속하고 있다. 이에 따라, 상부전극(UE) 상에 배치한 플러그(P4a)를 통해서, 상부전극(UE)을 배선(M4)에 전기적으로 접속할 수 있다. 또한, 본 실시 형태에서는, 제3 특징으로서, 층간절연막(L3)에 매립된 플러그(P3a)를 하부전극(LE) 하에 배치하고, 그 플러그(P3a)를 하부전극(LE)과 전기적으로 접속하고 있다. 이에 따라, 하부전극(LE) 하에 배치한 플러그(P3a)를 통해서, 하부전극(LE)을 배선(M2)에 전기적으로 접속할 수 있다.
본 실시 형태와는 다르게, 층간절연막(L4)에 매립된 플러그(P4)를, 하부전극(LE)과 평면으로 볼 때 중첩되는 부분의 상부전극(UE) 상에 배치하고, 그 플러그(P4)를 상부전극(UE)과 전기적으로 접속하는 경우를 가정한다. 이 경우, 하부전극(LE)과 평면으로 볼 때 중첩되는 부분의 상부전극(UE) 상에 배치된 플러그(P4)의 높이는, 배선(M3) 상에 배치된 플러그(P4c)의 높이보다, 용량절연막(YZ)과 하부전극(LE)의 두께의 합계만큼 작아져 버린다. 이 경우, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 배선(M3)에 도달하는 쓰루홀(S4)(플러그(P4c)를 매립하기 위한 쓰루홀(S4))을 형성하고자 하면, 상부전극(UE) 상에 형성하는 쓰루홀(S4)의 저부에서 상부전극(UE)이 오버 에칭되게 된다.
그것에 대해, 본 실시 형태에서는, 제1 특징으로서, 상부전극(UE)과 배선(M3)은 동층의 도전막 패턴으로 형성되어 있기 때문에, 상부전극(UE)의 두께 t1과 배선(M3)의 두께 t2는, 거의 같다(즉, t1=t2). 또한, 두께 t1, t2는, 도 24에 나타나 있다. 그리고, 제2 특징으로서, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)를 배치하고, 그 플러그(P4a)를 상부전극(UE)과 전기적으로 접속하고 있다. 다른 시각에서 보면, 상부전극(UE)의 상면 중, 하부전극(LE) 및 용량절연막(YZ)을 반영하여 형성된 볼록부(TB)의 주위 영역(즉, 볼록부(TB)보다 낮게 되어 있는 영역) 상에, 플러그(P4a)를 배치하고 있다. 그래서, 상부전극(UE) 상에 배치한 플러그(P4a)의 높이 h1과, 배선(M3) 상에 배치한 플러그(P4c)의 높이 h2가, 실질적으로 같게 된다(즉, h1=h2). 또한, 높이 h1, h2는, 도 24에 나타나 있다. 그래서, 플러그(P4a)를 매립하기 위한 쓰루홀(S4)의 깊이 d1은, 플러그(P4c)를 매립하기 위한 쓰루홀(S4)의 깊이 d2와 실질적으로 같게 된다(즉, d1=d2). 또한, 깊이 d1, d2는, 도 21에 나타나 있다.
따라서, 본 실시 형태에서는, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 배선(M3)에 도달하는 쓰루홀(S4)(플러그(P4c)를 매립하기 위한 쓰루홀(S4))을 형성했을 때에, 상부전극(UE) 상에 형성하는 쓰루홀(S4)(플러그(P4a)를 매립하기 위한 쓰루홀(S4))의 저부에서 상부전극(UE)이 오버 에칭되는 것을 억제 또는 방지할 수 있다. 또한, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 상부전극(UE)에 도달하는 쓰루홀(S4)(플러그(P4a)를 매립하기 위한 쓰루홀(S4))를 형성했을 때에, 배선(M3) 상에 형성하는 쓰루홀(S4)(플러그(P4c)를 매립하기 위한 쓰루홀(S4))의 저부에서 배선(M3)이 오버 에칭되는 것을 억제 또는 방지할 수 있다. 이에 따라, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 배선(M3) 및 상부전극(UE)의 오버 에칭을 억제 또는 방지할 수 있기 때문에, 용량소자(CP) 및 배선(M3)의 신뢰성을 향상시킬 수 있다. 따라서, 반도체장치의 신뢰성을 향상시킬 수 있다.
이와 같이, 본 실시 형태에서는, 상부전극(UE)에 접속하는 플러그(P4a)의 높이 h1을, 배선(M3)에 접속하는 플러그(P4c)의 높이 h2에 맞추기 위해서, 상부전극(UE)에 접속하는 플러그(P4a)를, 하부전극(LE)과 평면으로 볼 때 중첩되는 부분의 상부전극(UE) 상에 배치하는 것이 아니라, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 배치하고 있다. 다른 시각에서 보면, 상부전극(UE)의 상면 중, 하부전극(LE) 및 용량절연막(YZ)을 반영하여 형성된 볼록부(TB)를 피하여, 볼록부(TB)의 주위 영역(즉, 볼록부(TB)보다 낮게 되어 있는 영역) 상에, 플러그(P4a)를 배치하고 있다. 보다 특정적으로 말하면, 평면으로 볼 때, 하부전극(LE) 및 용량절연막(YZ)의 어느 쪽에도 중첩되지 않고 층간절연막(L3) 상에 위치하는 부분의 상부전극(UE)으로서, 배선(M3)의 상면과 거의 같은 높이 위치에 있는 상면을 가지는 부분인 상부전극(UE) 상에, 플러그(P4a)를 배치하고 있다. 그래서, 플러그(P4a)는, 평면으로 볼 때 상부전극(UE)에는 중첩되지만, 하부전극(LE)이나 용량절연막(YZ)에는 중첩되지 않고, 플러그(P4a)가 배치된 부분인 상부전극(UE)의 상면은, 플러그(P4c)가 배치된 배선(M3)의 상면과 거의 같은 높이 위치에 있으며, 그것에 의해, 플러그(P4a)의 높이 h1과 플러그(P4c)의 높이 h2는, 거의 같게 되어 있다(h1=h2).
본 실시 형태에서는, 평면으로 볼 때 하부전극(LE)과 중첩되지 않는(보다 특정적으로는, 하부전극(LE)과 용량절연막(YZ)의 어느 쪽에도 중첩되지 않는) 것에 의해, 배선(M3)의 상면과 거의 같은 높이 위치에 있는 상면을 가지는 부분의 상부전극(UE) 상에, 플러그(P4a)를 배치하고 있다. 이에 따라, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 시에, 배선(M3)과 상부전극(UE)의 오버 에칭을 억제 또는 방지할 수 있다. 그래서, 용량소자(CP) 및 배선(M3)의 신뢰성을 향상시킬 수 있고, 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 평면으로 볼 때 하부전극(LE)(혹은 용량절연막(YZ))과 중첩되는 부분의 상부전극(UE) 상에는, 층간절연막(L4)의 쓰루홀(S4)에 매립된 플러그(P4)(따라서, 상부전극(UE)에 접속하는 플러그(P4))가 형성되어 있지 않은 것이 바람직하다. 다른 시각에서 보면, 상부전극(UE)의 상면 중, 하부전극(LE) 및 용량절연막(YZ)을 반영하여 형성된 볼록부(TB) 상에는, 플러그(P4)가 형성되어 있지 않은 것이 바람직하다. 이에 따라, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 시에, 상부전극(UE)의 오버 에칭을 억제 또는 방지할 수 있는 효과를 확실히 얻을 수 있게 된다.
또한, 본 실시 형태와는 다르게, 하부전극(LE) 상에 상부전극(UE) 및 용량절연막(YZ)이 형성되어 있지 않은 영역을 형성하는 것과 함께, 상부전극(UE) 및 용량절연막(YZ)이 형성되어 있지 않은 영역에 있어서의 하부전극(LE) 상에, 플러그(P4)를 배치하고 그 플러그(P4)를 하부전극(LE)에 전기적으로 접속하는 경우를 가정한다. 이 경우, 하부전극(LE)의 두께가, 배선(M3)의 두께와 차이가 있는 것 등에 기인하여, 하부전극(LE) 상에 배치한 플러그(P4)의 높이는, 배선(M3) 상에 배치한 플러그(P4)의 높이와 상위(相違)한 것이 된다. 이 경우, 하부전극(LE) 상에 형성하는 쓰루홀(S4)의 깊이와, 배선(M3) 상에 형성하는 쓰루홀(S4)의 깊이가 상위한 것이 되는 것으로부터, 쓰루홀(S4)의 저부에서, 배선(M3) 또는 하부전극(LE)이 오버 에칭되어 버리게 된다.
그것에 대해, 본 실시 형태에서는, 제3 특징으로서, 층간절연막(L3)에 매립된 플러그(P3a)를 하부전극(LE) 하에 배치하고, 그 플러그(P3a)를 하부전극(LE)과 전기적으로 접속하고 있다. 하부전극(LE)에 접속하는 플러그(P3a)를 하부전극(LE) 하에 형성하고 있기 때문에, 하부전극(LE)에 접속하기 위한 플러그(P4)를 하부전극(LE) 상에 형성할 필요는 없다. 그래서, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에서, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성하지 않게 되므로, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성하는 것에 기인하여 쓰루홀(S4)의 저부에서 배선(M3) 또는 하부전극(LE)이 오버 에칭되어 버리는 것을 회피할 수 있다. 이에 따라, 용량소자(CP) 및 배선(M3)의 신뢰성을 향상시킬 수 있다. 따라서, 반도체장치의 신뢰성을 향상시킬 수 있다.
이와 같이, 본 실시 형태에서는, 배선(M3)과 용량소자(CP)의 상부전극(UE)을 동층의 도전막 패턴으로 형성하는 것과 함께, 용량소자(CP)의 상부전극(UE)에 접속하는 컨택트 플러그(여기에서는, 플러그(P4a))와, 용량소자(CP)의 하부전극(LE)에 접속하는 컨택트 플러그(여기에서는, 플러그(P3a))를 연구하고 있다. 이에 따라, 용량소자와 배선을 가지는 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 배선(M3)은, 배선 저항을 저감시키는 관점에서, 어느 정도의 두께를 확보하는 것이 바람직하다. 한편, 하부전극(LE)은, 너무 두껍게 되어 버리면, 하부전극(LE)과 용량절연막(YZ)과 상부전극(UE)의 적층 구조 전체의 두께가 두꺼워져서, 층간절연막(L4)의 두께를 두껍게 해야 된다. 또한, 하부전극(LE)은, 배선(M3)만큼 저항값을 신경쓰지 않아도 된다. 그래서, 하부전극(LE)의 두께 t3은, 배선(M3)의 두께 t2보다 작은(t3＜t2) 것이 바람직하다. 상부전극(UE)의 두께 t1은, 배선(M3)의 두께 t2와 거의 같기 때문에, 하부전극(LE)의 두께 t3은, 상부전극(UE)의 두께 t1보다 작은(t3＜t1) 것이 바람직하게 된다. 또한, 두께 t1, t2, t3은, 도 24에 나타나 있다.
또한, 하부전극(LE)의 두께 t3이 배선(M3)의 두께 t2 보다 작으면, 본 실시 형태와는 달리 하부전극(LE)에 접속하는 플러그(P4)를 하부전극(LE) 상에 형성하는 경우에, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성했을 때에, 배선(M3) 상에 형성한 쓰루홀(S4)의 저부에서 배선(M3)이 오버 에칭되어 버린다. 그것에 대해, 본 실시 형태에서는, 하부전극(LE)에 접속하는 플러그(P4)를 하부전극(LE) 상에 형성하는 것이 아니라, 하부전극(LE)에 접속하는 플러그(P3a)를 하부전극(LE) 하에 형성하고 있으므로, 하부전극(LE) 상에, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성할 필요가 없다. 그래서, 하부전극(LE)의 두께 t3가 배선(M3)의 두께 t2보다 작아도, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성하는 경우에 생기는 배선(M3)의 오버 에칭을 회피할 수 있다.
또한, 본 실시 형태 및 이하의 실시 형태 2~5에서는, 제3 배선층의 배선(M3)과 동층에 용량소자(CP)의 상부전극(UE)을 형성하는 경우(즉, 제3 배선층에 용량소자(CP)를 형성하는 경우)에 대해 설명하고 있지만, 용량소자(CP)를 형성하는 배선층은, 제3 배선층으로 한정되지 않는다. 예를 들면, 용량소자(CP)를 제2 배선층에 형성할 수도 있으며, 그 경우, 용량소자(CP)의 상부전극(UE)은, 제2 배선층의 배선(M2)과 동층에 형성되게 된다.
또한, 본 실시 형태 및 이하의 실시 형태 2~5에서는, 반도체기판(SB) 상에 형성되는 다층 배선 구조가 포함하는 배선층의 수는, 4층으로 한정되지 않고, 다양하게 변경 가능하며, 다층 배선 구조에 포함되는 임의의 배선층에, 용량소자(CP)를 형성할 수 있다.
또한, 본 실시 형태 및 이하의 실시 형태 2~5에 있어서, 상부전극(UE)의 일부를 배선으로서 이용할 수도 있다. 즉, 하부전극(LE)에 평면으로 볼 때 중첩되지 않고 층간절연막(L3) 상에 연장되는 부분의 상부전극(UE)을, 배선으로서 이용할 수도 있다. 바꿔말하면, 하부전극(LE)에 평면으로 볼 때 중첩되지 않고 층간절연막(L3) 상에 위치하는 부분의 상부전극(UE)을, 배선 형상으로 층간절연막(L3) 상에 연장시켜서, 이 층간절연막(L3) 상에 연장되는 부분의 상부전극(UE)을 배선으로서 기능시킬 수 있다.
(실시 형태 2)
도 26은, 본 실시 형태 2에 따른 반도체장치의 요부 단면도로서, 상기 실시 형태 1의 상기 도 1에 대응하는 것이다. 도 27은, 본 실시 형태 2에 따른 반도체장치의 요부 평면도로서, 상기 실시 형태 1의 상기 도 2에 대응하는 것이다.
상기 실시 형태 1에서는, 상부전극(UE)에 접속하는 컨택트 플러그는, 층간절연막(L4)의 쓰루홀(S4)에 매립된 플러그(P4a)로서, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)를 배치하고 있었다.
한편, 본 실시 형태 2에서, 상부전극(UE)에 접속하는 컨택트 플러그는, 층간절연막(L4)의 쓰루홀(S4)에 매립된 플러그(P4)가 아니라, 층간절연막(L3)의 쓰루홀(S3)에 매립된 플러그(P3(P3b))로서, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 하에 플러그(P3(P3b))를 배치하고 있다. 이것 이외에, 본 실시 형태 2는, 상기 실시 형태 1과 기본적으로 같기 때문에, 여기에서는 그 반복 설명은 생략하고, 상기 실시 형태 1과의 차이점을 중심으로 설명한다.
본 실시 형태 2에서는, 도 26 및 도 27로부터도 알 수 있는 바와 같이, 층간절연막(L3)에 매립된 플러그(P3(P3b))를 상부전극(UE) 하에 배치하여 상부전극(UE)과 전기적으로 접속하고 있다. 플러그(P3) 중, 상부전극(UE) 하에 배치되어 상부전극(UE)에 전기적으로 접속된 플러그(P3)를, 부호 P3b를 부여하여 플러그(P3b)로 칭하기로 한다. 플러그(P3b)의 상면이 상부전극(UE)의 하면과 접함으로써, 플러그(P3b)와 상부전극(UE)이 전기적으로 접속된다.
즉, 상기 실시 형태 1에 있어서, 상기 플러그(P4a) 대신에 플러그(P3b)를 형성한 것이, 본 실시 형태 2와 대응된다.
상부전극(UE) 하에 배치된 플러그(P3b)는, 상부전극(UE)과 플러그(P3b) 하에 배치된 배선(M2)의 사이를 전기적으로 접속하도록 기능한다. 즉, 플러그(P3b)는, 상부전극(UE)과 배선(M2)의 사이에 배치되어 있고, 플러그(P3b)의 상면이 상부전극(UE)의 하면과 접함으로써, 플러그(P3b)와 상부전극(UE)이 전기적으로 접속되고, 또한, 플러그(P3b)의 하면이 배선(M2)의 상면과 접함으로써, 플러그(P3b)와 배선(M2)이 전기적으로 접속된다. 그래서, 플러그(P3b)는, 플러그(P3b) 상에 배치된 상부전극(UE)과 플러그(P3b) 하에 배치된 배선(M2)의 사이를 전기적으로 접속한다.
또한, 하부전극(LE) 하에 플러그(P3a)가 배치되고, 그 플러그(P3a)와 하부전극(LE)이 전기적으로 접속되어 있는 점은, 본 실시 형태 2에서도 상기 실시 형태 1과 같다. 하부전극(LE) 하에 배치된 플러그(P3a)는, 하부전극(LE)과 플러그(P3a) 하에 배치된 배선(M2)의 사이를 전기적으로 접속하도록 기능한다.
플러그(P3b)는, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 하에 배치되어 있다. 보다 특정적으로는, 평면으로 볼 때 하부전극(LE) 및 용량절연막(YZ)의 어느 쪽과도 중첩되지 않는 부분의 상부전극(UE) 하에 배치되어 있다. 그래서, 하부전극(LE)의 형성 영역을 확보하면서, 하부전극(LE)이 방해가 되는 일 없이, 상부전극(UE)에 플러그(P3b)를 접속할 수 있다.
즉, 상부전극(UE) 하에 배치되어 상부전극(UE)과 전기적으로 접속된 플러그(P3b)는, 평면으로 볼 때 하부전극(LE)과는 중첩되어 있지 않다. 즉, 평면으로 볼 때, 상부전극(UE)과는 중첩되지만, 하부전극(LE)과는 중첩되지 않는 위치에, 플러그(P3b)가 배치되어 있다. 즉, 평면으로 볼 때, 상부전극(UE)은, 하부전극(LE)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있지만, 하부전극(LE)과 중첩되지 않는 부분의 상부전극(UE) 하에 플러그(P3b)가 배치되어 있다. 그래서, 평면으로 볼 때, 플러그(P3b)는, 상부전극(UE)과 중첩되어 있지만, 하부전극(LE)과는 중첩되어 있지 않다. 따라서, 플러그(P3b)는, 상부전극(UE)에 접하여 그 상부전극(UE)과 전기적으로 접속되어 있지만, 하부전극(LE)에는 접하고 있지 않다.
다음으로, 본 실시 형태 2에 따른 반도체장치의 제조 공정에 대해서, 상기 실시 형태 1과 다른 개소를 설명한다. 도 28 및 도 29는, 본 실시 형태 2에 따른 반도체장치의 제조 공정 중의 요부 단면도로서, 도 28은, 상기 실시 형태 1의 상기 도 12에 대응하고, 도 29는, 상기 실시 형태 1의 상기 도 19에 대응하는 것이다.
도 28에 나타나는 바와 같이, 본 실시 형태 2에서는, 층간절연막(L3)에 쓰루홀(S3)을 형성할 때에, 플러그(P3b)를 매립하기 위한 쓰루홀(S3)도 형성하고, 쓰루홀(S3) 내에 플러그(P3)를 형성할 때에, 플러그(P3b)도 형성하고 있다. 그 후, 상기 실시 형태 1과 같은 공정(상기 도 13~도 19의 공정)을 실시함으로써, 도 29에 나타나는 바와 같이, 배선(M3)과 용량소자(CP)가 형성된다. 이때, 하부전극(LE)과 중첩되지 않는 부분의 상부전극(UE) 하에 플러그(P3b)가 위치함으로써, 플러그(P3b)와 상부전극(UE)이 전기적으로 접속되게 된다.
그 이외에, 본 실시 형태에 따른 반도체장치의 제조 공정은, 상기 실시 형태 1과 같기 때문에, 여기에서는 그 반복 설명을 생략한다.
본 실시 형태 2에서는, 상기 실시 형태 1의 제1, 제2 및 제3 특징 중, 상기 제2 특징이 상위하다. 본 실시 형태 2의 경우, 제2 특징은, 층간절연막(L3)(제1 층간절연막)에 매립된 플러그(P3b)(제2 컨택트 플러그)로서, 상부전극(UE) 하에 배치되어 상부전극(UE)과 전기적으로 접속된 플러그(P3b)를 가지며, 플러그(P3b)가, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 하에 배치되어 있는 것이다. 하부전극(LE)과 중첩되는 부분의 상부전극(UE) 상에는, 플러그(P4)(상부전극(UE)에 접속된 플러그(P4))를 배치하고 있지 않은 점은, 본 실시 형태 2도 상기 실시 형태 1과 같다.
본 실시 형태 2에 있어서도, 상기 실시 형태 1과 거의 같은 효과를 얻을 수 있다.
다만, 상기 실시 형태 1에서는, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에, 상부전극(UE)에 접속하는 플러그(P4a)를 배치하며, 한편, 본 실시 형태 2에서는, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 하에, 상부전극(UE)과 접속하는 플러그(P3b)를 배치하고 있다.
이것을 반영하여, 상기 실시 형태 1에서는, 상부전극(UE)에 접속하는 플러그(P4a)의 높이가, 배선(M3)에 접속하는 플러그(P4c)의 높이와 거의 동일하게 되는 것으로, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 상부전극(UE)이 오버 에칭되는 것을 방지하고 있었다. 한편, 본 실시 형태 2에서는, 상부전극(UE)에 접속하는 플러그(P3b)를 상부전극(UE) 보다 하측에 형성하는 것으로, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에 있어서, 상부전극(UE)이 오버 에칭되는 것을 방지할 수 있다. 그래서, 용량소자(CP) 및 배선(M3)의 신뢰성을 향상시킬 수 있고, 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 실시 형태 1의 경우는, 상부전극(UE)에 접속된 플러그(P4a)와, 하부전극(LE)에 접속된 플러그(P3a)가, 다른 층에 형성되어 있으며, 상부전극(UE)에 접속된 플러그(P4a)와, 하부전극(LE)에 접속된 플러그(P3a)의 사이의 기생 용량은, 지극히 작아서, 거의 신경쓰지 않아도 된다. 또한, 상부전극(UE)에 플러그(P4a)를 통해서 전기적으로 접속된 배선(M4)과, 하부전극(LE)에 플러그(P3a)를 통해서 전기적으로 접속된 배선(M2)은, 다른 배선층에 형성되어 있으며, 그들 배선 간의 기생 용량은, 지극히 작아서, 거의 신경쓰지 않아도 된다. 그래서, 용량소자(CP)의 용량치는, 하부전극(LE)과 상부전극(UE)과 용량절연막(YZ)으로 결정할 수 있으며, 기생 용량을 억제할 수 있기 때문에, 용량소자(CP)의 용량치는, 거의 설계치대로의 값으로 할 수 있다.
한편, 본 실시 형태 2의 경우는, 상부전극(UE)에 접속된 플러그(P3b)와, 하부전극(LE)에 접속된 플러그(P3a)가, 같은 층에 형성되어 있기 때문에, 상부전극(UE)에 접속된 플러그(P3b)와, 하부전극(LE)에 접속된 플러그(P3a)의 사이에 기생 용량이 발생하는 경우가 있을 수 있다. 또한, 상부전극(UE)에 플러그(P3b)를 통해서 전기적으로 접속된 배선(M2)과, 하부전극(LE)에 플러그(P3a)를 통해서 전기적으로 접속된 배선(M2)이, 같은 배선층에 형성되어 있기 때문에, 그들 배선 간에 기생 용량이 발생하는 경우가 있을 수 있다.
그래서, 기생 용량을 억제하여 용량소자(CP)의 용량치의 실효적인 값을, 설계치대로의 값으로 제어한다고 하는 점에서는, 본 실시 형태 2보다 상기 실시 형태 1이 유리하다. 따라서, 용량소자의 설계 용이성이라고 하는 관점에서, 상기 실시 형태 1이 뛰어나다.
그렇지만, 다층 배선 구조 전체에 있어서의 배선 레이아웃을 설계하는데 있어서는, 상부전극(UE)을 플러그(P4a)를 통하여 상부전극(UE)보다 상층의 배선(M4)에 접속하는 것보다도, 상부전극(UE)을 플러그(P3b)를 통하여 상부전극(UE)보다 하층의 배선(M2)에 접속하는 것이 유리한 경우가 있다. 그러한 경우는, 본 실시 형태 2를 적용하여, 하부전극(LE)과 상부전극(UE)을 플러그(P3a)와 플러그(P3b)를 통하여, 각각 동일 배선층의 배선에 접속하면 된다.
(실시 형태 3)
도 30은, 본 실시 형태 3에 따른 반도체장치의 요부 단면도로서, 상기 실시 형태 1의 상기 도 1에 대응하는 것이다. 도 31은, 본 실시 형태 3에 따른 반도체장치의 요부 평면도로서, 상기 실시 형태 1의 상기 도 2에 대응하는 것이다.
상기 실시 형태 1에서는, 평면으로 볼 때, 하부전극(LE)은, 전체가 상부전극(UE)과 중첩되어 있고, 상부전극(UE)과 중첩되지 않는 부분은 가지지 않았다. 즉, 상기 실시 형태 1에서는, 평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되고, 용량절연막(YZ)은 상부전극(UE)에 내포되어 있었다.
한편, 본 실시 형태 3에서는, 도 31 및 도 32에도 나타나는 바와 같이, 평면으로 볼 때, 하부전극(LE)은, 상부전극(UE)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있다. 즉, 본 실시 형태 3에서는, 평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되어 있지만, 상부전극(UE)은, 하부전극(LE) 전체가 아니라, 하부전극(LE)의 일부와 중첩되어 있다. 즉, 하부전극(LE) 전체가 용량절연막(YZ)으로 덮여 있지만, 상부전극(UE)은, 용량절연막(YZ) 전체를 덮고 있는 것은 아니며, 하부전극(LE)은, 용량절연막(YZ)을 개재하여 상부전극(UE)에 대향하는 부분과, 용량절연막(YZ)을 개재하여 상부전극(UE)에 대향하고 있지 않은 부분을 가지고 있다.
이것 이외에는, 본 실시 형태 3은, 상기 실시 형태 1과 기본적으로 같다.
또한, 하부전극(LE) 하에 플러그(P3a)가 배치되고, 그 플러그(P3a)와 하부전극(LE)이 전기적으로 접속되어 있는 점은, 본 실시 형태 3도 상기 실시 형태 1과 같다. 하부전극(LE) 하에 배치된 플러그(P3a)는, 하부전극(LE)과 플러그(P3a) 하에 배치된 배선(M2)의 사이를 전기적으로 접속하도록 기능한다.
또한, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 상에 플러그(P4a)가 배치되고, 그 플러그(P4a)와 상부전극(UE)이 전기적으로 접속되어 있는 점은, 본 실시 형태 3도 상기 실시 형태 1과 같다. 즉, 상부전극(UE)의 상면 중, 상기 볼록부(TB)의 주위 영역(즉, 볼록부(TB)보다 낮게 되어 있는 영역) 상에, 플러그(P4a)가 배치되어 있는 점은, 본 실시 형태 3도 상기 실시 형태 1과 같다. 플러그(P4a)는, 상부전극(UE)과 플러그(P4a) 상에 배치된 배선(M4)의 사이를 전기적으로 접속하도록 기능한다.
또한, 하부전극(LE)과 평면으로 볼 때 중첩되는 부분의 상부전극(UE) 상에 플러그(P4)(상부전극(UE)에 접속되는 플러그(P4))를 배치하고 있지 않은 점은, 본 실시 형태 3도 상기 실시 형태 1과 같다. 즉, 상부전극(UE)의 상면 중, 상기 볼록부(TB) 상에 플러그(P4)(상부전극(UE)에 접속되는 플러그(P4))를 배치하고 있지 않은 점은, 본 실시 형태 3도 상기 실시 형태 1과 같다.
또한, 하부전극(LE) 상에, 플러그(P4)(하부전극(LE)에 접속하는 플러그(P4))가 형성되어 있지 않은 점은, 본 실시 형태 3도 상기 실시 형태 1과 같다. 따라서, 본 실시 형태 3에 있어서는, 평면으로 볼 때 상부전극(UE)과 중첩되지 않는 부분의 하부전극(LE) 상에는, 층간절연막(L4)에 매립되어 하부전극(LE)에 접속되는 플러그(P4)(컨택트 플러그)는 형성되어 있지 않다.
다음으로, 본 실시 형태 3에 따른 반도체장치의 제조 공정에 대해서, 상기 실시 형태 1과 다른 개소를 설명한다. 도 32~도 35는, 본 실시 형태 3에 따른 반도체장치의 제조 공정 중의 요부 단면도로서, 도 32는, 상기 실시 형태 1의 상기 도 17에 대응하고, 도 33은, 상기 실시 형태 1의 상기 도 18에 대응하며, 도 34는, 상기 실시 형태 1의 상기 도 19에 대응하고, 도 35는, 상기 실시 형태 1의 상기 도 22에 대응하는 것이다.
본 실시 형태 3에서는, 상기 실시 형태 1과 마찬가지로 하여, 상기 도 17에 대응하는 도 32의 구조를 얻는다. 즉, 도전막(CD3) 형성 공정까지는, 본 실시 형태 3의 제조 공정도, 상기 실시 형태 1과 같다.
그 다음에, 도 33에 나타나는 바와 같이, 도전막(CD3) 상에, 반사방지용 절연막(ARF)을 형성하고 나서, 절연막(ARF) 상에, 포토리소그래피 기술을 이용하여 포토레지스트 패턴(RP3)을 형성한다. 절연막(ARF)은, 그 형성을 생략할 수도 있다. 여기서, 상기 실시 형태 1의 경우, 평면으로 볼 때, 하부전극(LE)은 포토레지스트 패턴(RP3)에 내포되어 있었지만, 본 실시 형태 3의 경우, 평면으로 볼 때, 하부전극(LE)은, 포토레지스트 패턴(RP3)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있다.
그 다음에, 상기 실시 형태 1과 마찬가지로, 포토레지스트 패턴(RP3)을 에칭 마스크로서 이용하여, 절연막(ARF) 및 도전막(CD3)을 순서적으로 에칭하고, 그 후, 포토레지스트 패턴(RP3)을 제거하고 나서, 절연막(ARF)을 에칭에 의해 선택적으로 제거한다. 절연막(ARF)을 제거하지 않고, 배선(M3) 상과 상부전극(UE) 상에 잔존시키는 경우도 있을 수 있다. 이와 같이 하여, 도 34에 나타나는 바와 같이, 패터닝된 도전막(CD3)으로 이루어지는 배선(M3)과 상부전극(UE)을 형성할 수 있다.
여기서, 상기 실시 형태 1의 경우, 평면으로 볼 때, 하부전극(LE)은 포토레지스트 패턴(RP3)에 내포되어 있었기 때문에, 상부전극(UE)을 형성하면, 평면으로 볼 때, 하부전극(LE)은 상부전극(UE)에 내포되게 된다. 한편, 본 실시 형태 3의 경우, 평면으로 볼 때, 하부전극(LE)은, 포토레지스트 패턴(RP3)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있기 때문에, 상부전극(UE)을 형성하면, 평면으로 볼 때, 하부전극(LE)은 상부전극(UE)과 중첩되는 부분과 중첩되지 않는 부분을 가지게 된다.
이후의 공정은, 상기 실시 형태 1과 기본적으로 같다. 즉, 층간절연막(L4)의 형성 공정, 쓰루홀(S4)의 형성 공정, 및 플러그(P4)의 형성 공정을, 상기 실시 형태 1과 동일하게 실시하는 것으로, 상기 도 22에 대응하는 도 35의 구조가 얻어진다. 이후의 공정은, 상기 실시 형태 1과 동일하기 때문에, 여기에서는, 그 도시 및 설명을 생략한다.
상기 실시 형태 1에서 설명한 제1, 제2 및 제3 특징은, 본 실시 형태 3도 만족하고 있다.
본 실시 형태 3에 있어서도, 상기 실시 형태 1과 거의 같은 효과를 얻을 수 있다.
다만, 상기 실시 형태 1에서는, 하부전극(LE)이 상부전극(UE)에 평면으로 볼 때 내포되어 있기 때문에, 하부전극(LE) 전체가, 용량절연막(YZ)을 개재하여 상부전극(UE)과 대향하게 된다. 그래서, 하부전극(LE) 전체를, 용량소자의 실효적인 전극으로서 기능시킬 수 있기 때문에, 용량소자(CP)의 용량치를 크게 하기 쉬워진다. 그래서, 대용량의 용량소자를 형성하는 경우에는, 상기 실시 형태 1이 유리하다. 또한, 상기 실시 형태 1의 경우는, 용량치가 큰 용량소자를 형성하는데 요하는 면적을 축소하는 것이 가능하게 되기 때문에, 반도체장치의 소형화(소면적화)에도 유리하다.
한편, 용량소자(CP)의 용량치를 그만큼 크게 할 필요가 없는 경우에는, 본 실시 형태 3과 같이, 평면으로 볼 때, 하부전극(LE)이 상부전극(UE)과 중첩되는 부분과 중첩되지 않는 부분을 가지도록 하여, 하부전극(LE)과 상부전극(UE)이 중첩되는 면적을 조정함으로써, 용량소자(CP)의 용량치를 제어할 수 있다. 그래서, 용량소자를 가지는 반도체장치의 설계가 실시하기 쉬워진다. 예를 들면, 상부전극(UE)의 레이아웃만을 조정하여 하부전극(LE)과 상부전극(UE)의 중첩 면적을 조정하면, 용량소자(CP)의 용량치를 소망한 값으로 제어할 수 있기 때문에, 용량소자를 가지는 반도체장치의 설계 변경이 용이하게 된다.
또한, 본 실시 형태 3에서는, 하부전극(LE)은, 평면으로 볼 때 상부전극(UE)과 중첩되지 않는 부분을 가지고 있다. 그래서, 하부전극(LE)이, 평면으로 볼 때 상부전극(UE)과 중첩되지 않는 부분을 가지는 경우에 있어서, 상부전극(UE)과 중첩되지 않는 부분의 하부전극(LE) 상에 플러그(P4)를 배치하고, 그 플러그(P4)를 하부전극(LE)에 접속하는 것도 고려할 수 있다. 그렇지만, 그 경우, 하부전극(LE)의 두께가 배선(M3)의 두께와 상위한 것 등에 기인하여, 하부전극(LE) 상에 배치한 플러그(P4)의 높이는, 배선(M3) 상에 배치한 플러그(P4)의 높이와 상위한 것으로 된다. 이 경우, 하부전극(LE) 상에 형성하는 쓰루홀(S4)의 깊이와, 배선(M3) 상에 형성하는 쓰루홀(S4)의 깊이가 상위한 것이 되기 때문에, 쓰루홀(S4)의 저부에서, 배선(M3) 또는 하부전극(LE)이 오버 에칭되어 버리게 된다.
그것에 대해, 본 실시 형태 3에서는, 하부전극(LE)이, 평면으로 볼 때 상부전극(UE)과 중첩되지 않는 부분을 가지는 경우에 있어서, 하부전극(LE)에 접속하는 컨택트 플러그(여기에서는, 플러그(P3a))를 하부전극(LE) 상에 형성하는 것이 아니라, 하부전극(LE) 하에 형성하고 있다. 즉, 본 실시 형태 3에 있어서도, 상기 제3 특징으로서, 층간절연막(L3)에 매립된 플러그(P3a)를 하부전극(LE) 하에 배치하고, 그 플러그(P3a)를 하부전극(LE)과 전기적으로 접속하고 있다. 하부전극(LE)에 접속하는 플러그(P3a)를 하부전극(LE) 하에 형성하고 있기 때문에, 하부전극(LE)에 접속하기 위한 플러그(P4)를 하부전극(LE) 상에 형성할 필요가 없다. 그래서, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에서, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성하지 않아도 되므로, 하부전극(LE)에 도달하는 쓰루홀(S4)을 형성하는 것에 기인하여 쓰루홀(S4)의 저부에서 배선(M3) 또는 하부전극(LE)이 오버 에칭되어 버리는 것을 회피할 수 있다. 이에 따라, 용량소자(CP) 및 배선(M3)의 신뢰성을 향상시킬 수 있다. 따라서, 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태 3에서는, 용량소자(CP)의 용량치를 바꾸지 않고, 즉, 하부전극(LE)과 상부전극(UE)의 중첩 면적을 바꾸지 않고, 하부전극(LE)의 치수나 형상을 바꿀 수 있기 때문에, 하부전극(LE)에 접속하는 플러그(P3a)의 위치를 자유롭게 설정할 수 있어서, 반도체장치의 회로설계의 레이아웃의 자유도가 높아진다.
또한, 본 실시 형태 3에서는, 하부전극(LE)에 접속하는 플러그(P3a)를, 평면으로 볼 때 상부전극(UE)과 중첩되지 않는 위치에 배치할 수도 있다. 그렇게 함으로써, 하부전극(LE)에 접속하는 플러그(P3a)를 상부전극(UE)으로부터 멀리할 수 있기 때문에, 플러그(P3a)와 상부전극(UE)의 사이에 형성되는 기생 용량을, 보다 저감할 수 있다. 따라서, 용량소자(CP)의 실효적인 용량치를, 설계치에 보다 근접시킬 수 있게 된다.
(실시 형태 4)
도 36은, 본 실시 형태 4에 따른 반도체장치의 요부 단면도로서, 상기 실시 형태 1의 상기 도 1에 대응하는 것이다. 도 37은, 본 실시 형태 4에 따른 반도체장치의 요부 평면도로서, 상기 실시 형태 1의 상기 도 2에 대응하는 것이다.
본 실시 형태 4는, 상기 실시 형태 2와 상기 실시 형태 3을 조합한 것에 대응한다. 즉, 본 실시 형태 4와 상기 실시 형태 3의 차이점은, 상기 실시 형태 2와 상기 실시 형태 1의 차이점과 같으며, 또한, 본 실시 형태 4와 상기 실시 형태 2의 차이점은, 상기 실시 형태 3과 상기 실시 형태 1의 차이점과 같다.
즉, 상기 실시 형태 3에 있어서, 상기 플러그(P4a) 대신에 상기 실시 형태 2와 같은 상기 플러그(P3b)를 형성한 것이, 본 실시 형태 4에 대응한다. 또한, 상기 실시 형태 2에 있어서, 하부전극(LE)을 평면으로 볼 때 내포하도록 상부전극(UE)을 형성하는 것이 아니라, 평면으로 볼 때, 하부전극(LE)이, 상부전극(UE)과 중첩되는 부분과 중첩되지 않는 부분을 가지도록 한 것이, 본 실시 형태 4에 대응한다.
따라서, 도 36 및 도 37에도 나타나는 바와 같이, 본 실시 형태 4에서는, 상부전극(UE)에 접속하는 컨택트 플러그는, 층간절연막(L4)의 쓰루홀(S4)에 매립된 플러그(P4)가 아니라, 층간절연막(L3)의 쓰루홀(S3)에 매립된 플러그(P3b)이며, 하부전극(LE)과 평면으로 볼 때 중첩되지 않는 부분의 상부전극(UE) 하에 플러그(P3b)를 배치하고 있다. 또한, 본 실시 형태 4에서는, 도 36 및 도 37에도 나타나는 바와 같이, 평면으로 볼 때, 하부전극(LE)은, 상부전극(UE)과 중첩되는 부분과 중첩되지 않는 부분을 가지고 있다. 즉, 본 실시 형태 4에서는, 평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되어 있지만, 상부전극(UE)은, 하부전극(LE) 전체가 아니라, 하부전극(LE)의 일부와 중첩되어 있다. 즉, 하부전극(LE) 전체가 용량절연막(YZ)으로 덮여 있지만, 상부전극(UE)은, 용량절연막(YZ) 전체를 덮고 있는 것은 아니며, 하부전극(LE)은, 용량절연막을 개재하여 상부전극(UE)에 대향하는 부분과, 용량절연막(YZ)을 개재하여 상부전극(UE)에 대향하고 있지 않은 부분을 가지고 있다.
이것 이외에는, 본 실시 형태 4는, 상기 실시 형태 1과 기본적으로 같다.
본 실시 형태 4에 있어서도, 상기 실시 형태 2 또는 상기 실시 형태 3과 거의 같은 효과를 얻을 수 있지만, 여기에서는 그 반복 설명을 생략한다.
(실시 형태 5)
도 38~도 45는, 본 실시 형태 5에 따른 반도체장치의 제조 공정 중의 요부 단면도이다. 도 38은, 상기 실시 형태 1의 상기 도 12와 같은 공정 단계에 대응하고, 도 39는, 상기 도 13과 같은 공정 단계에 대응하며, 도 40은, 상기 도 14와 같은 공정 단계에 대응하고, 도 41은, 상기 도 15와 같은 공정 단계에 대응한다. 또한, 도 42는, 상기 실시 형태 1의 상기 도 16과 같은 공정 단계에 대응하고, 도 43은, 상기 도 17과 같은 공정 단계에 대응하며, 도 44는, 상기 도 19와 같은 공정 단계에 대응하고, 도 45는, 상기 도 24와 같은 공정 단계에 대응한다.
본 실시 형태 5에서는, 하부전극과 동층의 도전막 패턴으로 저항소자(RST)를 형성하고 있다. 이하, 반도체장치의 제조 공정을 중심으로 구체적으로 설명한다.
상기 실시 형태 1과 동일하게 하여, 플러그(P4) 형성 공정까지를 실시하고, 상기 실시 형태 1의 상기 도 12에 대응하는 도 38의 구조를 얻을 수 있다. 또한, 본 실시 형태 5에서는, 도 38에 나타나는 바와 같이, 층간절연막(L3)에 쓰루홀(S3)을 형성할 때에, 플러그(P3d)를 매립하기 위한 쓰루홀(S3)도 형성하고, 쓰루홀(S3) 내에 플러그(P3)를 형성할 때에, 플러그(P3d)도 형성하고 있다.
여기서, 플러그(P3) 중, 후술하는 저항소자(RST) 하에 배치되어 저항소자(RST)에 전기적으로 접속되는 플러그(P3)를, 부호 P3d를 부여하여 플러그(P3d)로 칭하기로 한다.
다음으로, 상기 도 13에 대응하는 도 39에 나타나는 바와 같이, 상기 실시 형태 1과 마찬가지로, 플러그(P3)가 매립된 층간절연막(L3) 상에, 도전막(CDLE)을 형성한다. 본 실시 형태 5의 경우, 도전막(CDLE)은, 하부전극(LE) 형성용 도전막과 저항소자(RST) 형성용 도전막을 겸하고 있다. 그 다음에, 도전막(CDLE) 상에 포토리소그래피 기술을 이용하여 포토레지스트 패턴(RP1)을 형성한다. 본 실시 형태 5의 경우, 포토레지스트 패턴(RP1)은, 하부전극(LE) 형성용 패턴만이 아니라, 저항소자(RST) 형성용 패턴도 포함하고 있다. 그 다음에, 포토레지스트 패턴(RP1)을 에칭 마스크로서 이용하여, 도전막(CDLE)을 에칭하고 패터닝함으로써, 도 40에 나타나는 바와 같이, 하부전극(LE) 및 저항소자(RST)를 형성한다. 하부전극(LE) 및 저항소자(RST)는, 모두 패터닝된 도전막(CDLE)으로 이루어진다. 그래서, 하부전극(LE)과 저항소자(RST)는, 동층의 도전막 패턴으로 형성된다. 하부전극(LE)과 저항소자(RST)는, 서로 분리되어 있다. 하부전극(LE)과 저항소자(RST)는, 같은 공정으로 형성된다. 그 후, 포토레지스트 패턴(RP1)은 제거된다. 도 39에는, 이 단계가 나타나 있다.
다음으로, 상기 도 15에 대응하는 도 41에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L3) 상에, 하부전극(LE) 및 저항소자(RST)를 덮도록, 용량절연막(YZ)형성용 절연막(LYZ)을 형성한다. 그 다음에, 절연막(LYZ) 상에 포토리소그래피 기술을 이용하여 포토레지스트 패턴(RP2)을 형성한다. 본 실시 형태 5의 경우, 포토레지스트 패턴(RP2)은, 용량절연막(YZ) 형성용 패턴만이 아니라, 캡절연막(YZ2) 형성용 패턴도 포함하고 있다. 그 다음에, 포토레지스트 패턴(RP2)을 에칭 마스크로서 이용하여, 절연막(LYZ)을 에칭하고 패터닝함으로써, 도 42에 나타나는 바와 같이, 용량절연막(YZ) 및 캡절연막(YZ2)을 형성한다. 용량절연막(YZ) 및 캡절연막(YZ2)은, 모두 패터닝된 절연막(LYZ)으로 이루어진다. 그래서, 용량절연막(YZ)과 캡절연막(YZ2)은, 동층의 절연막 패턴으로 형성된다. 용량절연막(YZ)과 캡절연막(YZ2)은, 서로 분리되어 있다. 그 후, 포토레지스트 패턴(RP2)은 제거된다. 도 42에는, 이 단계가 나타나 있다.
평면으로 볼 때, 하부전극(LE)은 용량절연막(YZ)에 내포되기 때문에, 용량절연막(YZ)을 형성하면, 하부전극(LE)은 용량절연막(YZ)으로 덮인 상태가 되고, 따라서, 하부전극(LE)은 노출되어 있지 않은 상태가 된다. 또한, 평면으로 볼 때, 저항소자(RST)는 캡절연막(YZ2)에 내포되기 때문에, 캡절연막(YZ2)을 형성하면, 저항소자(RST)는 캡절연막(YZ2)으로 덮인 상태가 되고, 따라서, 저항소자(RST)는 노출되어 있지 않은 상태가 된다.
이후의 공정은, 본 실시 형태 5도, 상기 실시 형태 1과 기본적으로 같다.
즉, 상기 도 17에 대응하는 도 43에 나타나는 바와 같이, 반도체기판(SB)의 주면(주면 전면) 상에, 즉 층간절연막(L3) 상에, 용량절연막(YZ) 및 캡절연막(YZ2)을 덮도록, 도전막(CD3)을 형성한다. 도전막(CD3)은, 배리어 도체막(B3a)과, 배리어 도체막(B3a) 상의 주도체막(C3)과, 주도체막(C3) 상의 배리어 도체막(B3b)의 적층막으로 이루어진다. 그 다음에, 상기 실시 형태 1과 마찬가지로 하여, 도전막(CD3)을 패터닝함으로써, 상기 도 19에 대응하는 도 44에 나타나는 바와 같이, 배선(M3) 및 상부전극(UE)을 형성한다. 배선(M3)과 상부전극(UE)은, 모두 패터닝된 도전막(CD3)으로 이루어진다. 또한, 도전막(CD3)을 패터닝하기 위한 에칭 공정에 있어서, 캡절연막(YZ2)이 노출되지만, 저항소자(RST)는 캡절연막(YZ2)으로 덮여 있기 때문에, 저항소자(RST)가 에칭되어 버리는 것을 방지할 수 있다. 그래서, 캡절연막(YZ2)은, 저항소자(RST)의 에칭 보호막으로서 기능할 수 있다.
그 후, 상기 도 24에 대응하는 도 45에 나타나는 바와 같이, 상기 실시 형태 1과 마찬가지로, 층간절연막(L4)을 형성하고, 층간절연막(L4)에 쓰루홀(S4)을 형성하며, 쓰루홀(S4) 내에 플러그(P4)를 형성하고, 플러그(P4)가 매립된 층간절연막(L4) 상에 제4 배선층의 배선(M4)을 형성한다. 이후의 제조 공정에 대해서는, 여기에서는 그 도시 및 설명을 생략한다.
도 45로부터도 알 수 있는 바와 같이, 본 실시 형태 5에 따른 반도체장치에 있어서는, 층간절연막(L3) 상에 용량소자(CP)와 저항소자(RST)가 형성되어 있으며, 용량소자(CP)의 하부전극(LE)과 저항소자(RST)는, 동층의 도전막 패턴으로 형성되어 있다. 즉, 하부전극(LE)과 저항소자(RST)는, 공통의 도전막(CD3)을 패터닝함으로써 형성된 것이다. 하부전극(LE)과 저항소자(RST)는, 연결되어 있지 않고, 서로 분리되어 있다. 하부전극(LE)을 구성하는 재료와, 저항소자(RST)를 구성하는 재료는 같다. 또한, 하부전극(LE)의 두께와, 저항소자(RST)의 두께는 실질적으로 같다.
저항소자(RST)와, 캡절연막(YZ2)과, 저항소자(RST)에 접속하는 플러그(P3d)를 형성한 것 이외에는, 본 실시 형태 5에 따른 반도체장치는, 상기 실시 형태 1~4 중 어느 하나와 같다. 즉, 본 실시 형태 5는, 상기 실시 형태 1~4 중 어느 하나에 대해서도 적용할 수 있다. 여기에서는, 상기 실시 형태 1에 기초하여 도시 및 설명을 하고 있지만, 상기 실시 형태 2~4에 있어서, 저항소자(RST)를 형성할 수도 있고, 그 경우의 저항소자(RST), 캡절연막(YZ2), 및 저항소자(RST)에 접속하는 컨택트 플러그(플러그(P3d))의 구성 및 제법은, 본 실시 형태 5에서 설명한 것과 같다.
본 실시 형태 5에서는, 상기 실시 형태 1~4에서 얻어지는 효과에 더하여, 다음과 같은 효과를 더 얻을 수 있다.
본 실시 형태 5에서는, 저항소자(RST)와 하부전극(LE)이, 동층의 도전막 패턴으로 형성되어 있는 것에 의해, 용량소자(CP)를 제조하는 공정에 맞추어 저항소자(RST)도 제조할 수 있기 때문에, 제조 공정수를 억제할 수 있고, 또한, 반도체장치의 제조 비용을 저감할 수 있다. 또한, 반도체장치의 제조 시간을 단축할 수 있어서, 처리량을 향상시킬 수 있다.
또한, 본 실시 형태 5에서는, 층간절연막(L4)에 매립된 플러그(P3d)(컨택트 플러그)가, 저항소자(RST) 하에 배치되어 저항소자(RST)와 전기적으로 접속된다. 그리고, 저항소자(RST) 상에는, 층간절연막(L4)에 매립되어 저항소자(RST)에 접속되는 플러그(P4)(컨택트 플러그)는 형성되어 있지 않다.
즉, 저항소자(RST)에 접속하는 컨택트 플러그는, 층간절연막(L4)의 쓰루홀(S4)에 매립된 플러그(P4)가 아니라, 층간절연막(L3)의 쓰루홀(S3)에 매립된 플러그(P3(P3d))이다.
저항소자(RST) 하에 플러그(P3d)가 배치되고, 그 플러그(P3d) 하에 배선(M2)이 배치된다. 플러그(P3d)는, 저항소자(RST)와 배선(M2)의 사이에 배치되어 있고, 플러그(P3d)의 상면이 저항소자(RST)의 하면과 접함으로써, 플러그(P3d)와 저항소자(RST)가 전기적으로 접속되고, 또한, 플러그(P3d)의 하면이 배선(M2)의 상면과 접함으로써, 플러그(P3d)와 배선(M2)이 전기적으로 접속된다. 그래서, 플러그(P3d)는, 저항소자(RST)와 플러그(P3d) 하에 배치된 배선(M2)의 사이를 전기적으로 접속하도록 기능한다.
본 실시 형태 5와는 다르게, 저항소자(RST) 상에 플러그(P4)를 배치하고 그 플러그(P4)를 저항소자(RST)에 접속하는 경우를 가정한다. 그렇지만, 그 경우, 하부전극(LE)의 두께가 배선(M3)의 두께와 상위한 것 등에 기인하여, 저항소자(RST) 상에 배치한 플러그(P4)의 높이는, 배선(M3) 상에 배치한 플러그(P4)의 높이와 상위한 것으로 된다. 이 경우, 저항소자(RST) 상에 형성하는 쓰루홀(S4)의 깊이와, 배선(M3) 상에 형성하는 쓰루홀(S4)의 깊이가 상위한 것으로 되기 때문에, 쓰루홀(S4)의 저부에서, 배선(M3) 또는 저항소자(RST)가 오버 에칭되어 버리게 된다.
그것에 대해, 본 실시 형태 5에서는, 저항소자(RST)에 접속하는 컨택트 플러그(여기에서는, 플러그(P3d))를 저항소자(RST) 상에 형성하는 것이 아니라, 저항소자(RST) 하에 형성하고 있다. 그래서, 저항소자(RST)에 접속하기 위한 플러그(P4)를 저항소자(RST) 상에 형성할 필요가 없다. 그러므로, 층간절연막(L4)에 쓰루홀(S4)을 형성하는 에칭 공정에서, 저항소자(RST)에 도달하는 쓰루홀(S4)을 형성하지 않아도 되므로, 저항소자(RST)에 도달하는 쓰루홀(S4)을 형성하는 것에 기인하여 쓰루홀(S4)의 저부에서 배선(M3) 또는 저항소자(RST)가 오버 에칭되어 버리는 것을 회피할 수 있다. 이에 따라, 저항소자(RST) 및 배선(M3)의 신뢰성을 향상시킬 수 있다. 따라서, 반도체장치의 신뢰성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
ARF 절연막
B1a, B2a, B3a, B4a 배리어 도체막
B1b, B2b, B3b, B4b 배리어 도체막
C1, C2, C3, C4 주도체막
CD1, CD2, CD3, CD4, CDLE 도전막
CP, CP101 용량소자
CZ 캡절연막
DI 포토다이오드
GI 게이트절연막
GS, GT 게이트전극
L1, L2, L3, L4, L5 절연막
LE, LE101 하부전극
LYZ 절연막
M1, M2, M3, M4 배선
NR n형 반도체영역
NW n형 반도체영역
P1, P2, P3, P4 플러그
P3a, P3b, P3c, P3d, P4a, P4c 플러그
P104a, P104b, P104c 플러그
PR p+형 반도체영역
PW1, PW2 p형 웰
Q1 화소 트랜지스터
RP1, RP2, RP3 포토레지스트 패턴
RST 저항소자
S1, S2, S3, S4 쓰루홀
SB 반도체기판
SD 소스·드레인영역
ST 소자분리영역
SW 사이드월 스페이서
TB 볼록부
TX 전송 트랜지스터
UE, UE101 상부전극
YZ, YZ101 용량절연막
YZ2 캡절연막

Claims (18)

  1. 반도체기판과,
    상기 반도체기판 상에 형성된 제1 층간절연막과,
    상기 제1 층간절연막 상에, 서로 이간(離間)되어 형성된 제1 배선 및 용량소자용 하부전극과,
    상기 제1 층간절연막 상에, 상기 하부전극의 적어도 일부를 덮도록 형성된, 상기 용량소자용 상부전극과,
    상기 하부전극과 상기 상부전극의 사이에 개재하는, 상기 용량소자용 용량절연막과,
    상기 제1 층간절연막 상에, 상기 제1 배선, 상기 하부전극, 상기 용량절연막 및 상기 상부전극을 덮도록 형성된 제2 층간절연막과,
    상기 제1 층간절연막에 매립된 제1 컨택트 플러그로서, 상기 하부전극 하에 배치되어 상기 하부전극과 전기적으로 접속된 상기 제1 컨택트 플러그와,
    상기 제2 층간절연막에 매립된 제2 컨택트 플러그로서, 상기 상부전극 상에 배치되어 상기 상부전극과 전기적으로 접속된 상기 제2 컨택트 플러그와,
    상기 제2 층간절연막에 매립된 제3 컨택트 플러그로서, 상기 제1 배선 상에 배치되어 상기 제1 배선에 전기적으로 접속된 상기 제3 컨택트 플러그
    를 구비하고,
    상기 제1 배선과 상기 상부전극은, 동층의 도전막 패턴으로 형성되어 있으며,
    상기 제2 컨택트 플러그는, 상기 하부전극과 평면으로 볼 때 중첩되지 않는 부분의 상기 상부전극 상에 배치되어 있는, 반도체장치.
  2. 제1항에 있어서,
    평면으로 볼 때, 상기 하부전극과 중첩되는 부분의 상기 상부전극 상에는, 상기 제2 층간절연막에 매립되어 상기 상부전극에 접속되는 컨택트 플러그는 형성되어 있지 않은, 반도체장치.
  3. 제2항에 있어서,
    상기 제1 배선은, 알루미늄을 주성분으로 하는 알루미늄 배선이며,
    상기 하부전극은, 알루미늄의 융점보다 높은 융점을 가지는 재료로 이루어지는, 반도체장치.
  4. 제3항에 있어서,
    상기 하부전극은, 질화티탄막, 티탄막, 질화탄탈막, 또는 탄탈막으로 이루어지는, 반도체장치.
  5. 제1항에 있어서,
    상기 제1 배선 및 상기 상부전극은, 각각, 제1 질화티탄막과, 상기 제1 질화티탄막 상의 알루미늄을 주성분으로 하는 주도체막과, 상기 주도체막 상의 제2 질화티탄막의 적층막으로 이루어지며,
    상기 하부전극은, 질화티탄막으로 이루어지는, 반도체장치.
  6. 제1항에 있어서,
    평면으로 볼 때, 상기 하부전극은 상기 용량절연막에 내포되고, 상기 용량절연막은 상기 상부전극에 내포되어 있는, 반도체장치.
  7. 제1항에 있어서,
    평면으로 볼 때, 상기 하부전극은, 상기 상부전극과 중첩되는 부분과 중첩되지 않는 부분을 가지며,
    평면으로 볼 때, 상기 상부전극과 중첩되지 않는 부분의 상기 하부전극 상에는, 상기 제2 층간절연막에 매립되어 상기 하부전극에 접속되는 컨택트 플러그는 형성되어 있지 않은, 반도체장치.
  8. 제1항에 있어서,
    상기 제2 층간절연막 상에 형성된 저항소자를 더 구비하며,
    상기 저항소자와 상기 하부전극은, 동층의 도전막 패턴으로 형성되어 있으며,
    상기 제1 층간절연막에 매립된 제4 컨택트 플러그가, 상기 저항소자 하에 배치되어 상기 저항소자와 전기적으로 접속되어 있고,
    상기 저항소자 상에는, 상기 제2 층간절연막에 매립되어 상기 저항소자에 접속되는 컨택트 플러그는 형성되어 있지 않은, 반도체장치.
  9. 제1항에 있어서,
    상기 하부전극의 두께는, 상기 제1 배선의 두께보다 작은, 반도체장치.
  10. 반도체기판과,
    상기 반도체기판 상에 형성된 제1 층간절연막과,
    상기 제1 층간절연막 상에, 서로 이간되어 형성된 제1 배선 및 용량소자용 하부전극과,
    상기 제1 층간절연막 상에, 상기 하부전극의 적어도 일부를 덮도록 형성된, 상기 용량소자용 상부전극과,
    상기 하부전극과 상기 상부전극의 사이에 개재하는, 상기 용량소자용 용량절연막과,
    상기 제1 층간절연막 상에, 상기 제1 배선, 상기 하부전극, 상기 용량절연막 및 상기 상부전극을 덮도록 형성된 제2 층간절연막과,
    상기 제1 층간절연막에 매립된 제1 컨택트 플러그로서, 상기 하부전극 하에 배치되어 상기 하부전극과 전기적으로 접속된 상기 제1 컨택트 플러그와,
    상기 제1 층간절연막에 매립된 제2 컨택트 플러그로서, 상기 상부전극 하에 배치되어 상기 상부전극과 전기적으로 접속된 상기 제2 컨택트 플러그와,
    상기 제2 층간절연막에 매립된 제3 컨택트 플러그로서, 상기 제1 배선 상에 배치되어 상기 제1 배선에 전기적으로 접속된 상기 제3 컨택트 플러그
    를 구비하고,
    상기 제1 배선과 상기 상부전극은, 동층의 도전막 패턴으로 형성되어 있으며,
    상기 제2 컨택트 플러그는, 상기 하부전극과 평면으로 볼 때 중첩되지 않는 부분의 상기 상부전극 하에 배치되어 있는, 반도체장치.
  11. 제10항에 있어서,
    평면으로 볼 때, 상기 하부전극과 중첩되는 부분의 상기 상부전극 상에는, 상기 제2 층간절연막에 매립되어 상기 상부전극에 접속되는 컨택트 플러그는 형성되어 있지 않은, 반도체장치.
  12. 제11항에 있어서,
    상기 제1 배선은, 알루미늄을 주성분으로 하는 알루미늄 배선이며,
    상기 하부전극은, 알루미늄의 융점보다 높은 융점을 가지는 재료로 이루어지는, 반도체장치.
  13. 제12항에 있어서,
    상기 하부전극은, 질화티탄막, 티탄막, 질화탄탈막, 또는 탄탈막으로 이루어지는, 반도체장치.
  14. 제10항에 있어서,
    상기 제1 배선 및 상기 상부전극은, 각각, 제1 질화티탄막과, 상기 제1 질화티탄막 상의 알루미늄을 주성분으로 하는 주도체막과, 상기 주도체막 상의 제2 질화티탄막의 적층막으로 이루어지며,
    상기 하부전극은, 질화티탄막으로 이루어지는, 반도체장치.
  15. 제10항에 있어서,
    평면으로 볼 때, 상기 하부전극은 상기 용량절연막에 내포되고, 상기 용량절연막은 상기 상부전극에 내포되어 있는, 반도체장치.
  16. 제10항에 있어서,
    평면으로 볼 때, 상기 하부전극은, 상기 상부전극과 중첩되는 부분과 중첩되지 않는 부분을 가지며,
    평면으로 볼 때, 상기 상부전극과 중첩되지 않는 부분의 상기 하부전극 상에는, 상기 제2 층간절연막에 매립되어 상기 하부전극에 접속되는 컨택트 플러그는 형성되어 있지 않은, 반도체장치.
  17. 제10항에 있어서,
    상기 제2 층간절연막 상에 형성된 저항소자를 더 구비하고,
    상기 저항소자와 상기 하부전극은, 동층의 도전막 패턴으로 형성되어 있으며,
    상기 제1 층간절연막에 매립된 제4 컨택트 플러그가, 상기 저항소자 하에 배치되어 상기 저항소자와 전기적으로 접속되어 있고,
    상기 저항소자 상에는, 상기 제2 층간절연막에 매립되어 상기 저항소자에 접속되는 컨택트 플러그는 형성되어 있지 않은, 반도체장치.
  18. 제10항에 있어서,
    상기 하부전극의 두께는, 상기 제1 배선의 두께보다 작은, 반도체장치.
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