KR20080068952A - 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법 - Google Patents

웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20080068952A
KR20080068952A KR1020070006413A KR20070006413A KR20080068952A KR 20080068952 A KR20080068952 A KR 20080068952A KR 1020070006413 A KR1020070006413 A KR 1020070006413A KR 20070006413 A KR20070006413 A KR 20070006413A KR 20080068952 A KR20080068952 A KR 20080068952A
Authority
KR
South Korea
Prior art keywords
package
memory unit
memory
wafer level
conductive layer
Prior art date
Application number
KR1020070006413A
Other languages
English (en)
Other versions
KR100851108B1 (ko
Inventor
박윤묵
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020070006413A priority Critical patent/KR100851108B1/ko
Publication of KR20080068952A publication Critical patent/KR20080068952A/ko
Application granted granted Critical
Publication of KR100851108B1 publication Critical patent/KR100851108B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03D—APPARATUS FOR PROCESSING EXPOSED PHOTOGRAPHIC MATERIALS; ACCESSORIES THEREFOR
    • G03D3/00—Liquid processing apparatus involving immersion; Washing apparatus involving immersion
    • G03D3/02—Details of liquid circulation
    • G03D3/06—Liquid supply; Liquid circulation outside tanks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03D—APPARATUS FOR PROCESSING EXPOSED PHOTOGRAPHIC MATERIALS; ACCESSORIES THEREFOR
    • G03D13/00—Processing apparatus or accessories therefor, not covered by groups G11B3/00 - G11B11/00
    • G03D13/007—Processing control, e.g. test strip, timing devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 적층형 반도체 패키지의 기판으로서 웨이퍼레벨에서의 복수의 메모리 유닛을 사용하며, 상기 메모리 유닛의 일면에 적층되는 적어도 하나 이상의 반도체 소자를 포함하는 웨이퍼 레벨 시스템 인 패키지를 제공한다. 상기 메모리 유닛은 상면에 재배치 도전층을 포함하며, 복수의 메모리 유닛 각각에 형성되어 있는 동종 단자를 연결하는 공통 배선이 형성된다. 상기 메모리 유닛은 상면과 하면 사이에 적어도 하나의 관통홀이 형성되며, 상기 관통홀은 도전성 물질이 충진되어 메모리 유닛의 하면에 형성되는 재배치 도전층과 상면의 재배치 도전층이 전기적으로 연결된다. 본 발명에 따르면 적층용 기판이 별도로 필요치 않아 제조 비용을 절감할 수 있고, 패키지 내부의 전기적 배선 길이를 줄여 고주파 동작시 발생하는 시간 지연/왜곡을 감소시켜 시스템의 전기적 성능을 향상시킨다. 또한 복수의 메모리 칩을 수평 방향으로 단일층으로 사용하여 전체 시스템을 구성하므로 패키지 두께를 줄일 수 있다.
통합형 패키지, SIP, 메모리 유닛, 관통홀

Description

웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법{WAFER LEVEL SYSTEM IN PACKAGE AND FABRICATION METHOD THEREOF}
도 1은 종래의 PoP 형태의 통합형 패키지를 보인 단면도.
도 2는 복수의 메모리가 형성된 반도체 웨이퍼를 보인 평면도.
도 3은 본 발명에 따른 시스템 인 패키지의 적층용 기판인 메모리 유닛의 상면을 보인 평면도.
도 4는 본 발명에 따른 시스템 인 패키지의 메모리 유닛의 단면도.
도 5 내지 15는 본 발명에 따른 시스템 인 패키지의 제조 공정의 일례를 보인 순서도.
도 16은 본 발명의 일실시예에 따른 시스템 인 패키지를 보인 단면도.
도 17은 본 발명의 다른 실시예에 따른 시스템 인 패키지를 보인 단면도.
도 18은 본 발명의 또 다른 실시예에 따른 시스템 인 패키지를 보인 단면도.
도 19는 본 발명의 또 다른 실시예에 따른 시스템 인 패키지를 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200: 메모리 유닛 205: 솔더 범프
215: 전극 패드 230: 절연층
240: 재배치 도전층 250: 절연층
260: 관통홀 280: 재배치 도전층
300: 반도체 소자 310: 수동 소자
330: 언더필 340: 몰딩
400: 외부 회로 기판
본 발명은 웨이퍼 레벨 시스템 인 패키지(System-In-Package : SIP) 및 그 제조 방법에 관한 것으로, 웨이퍼레벨에서 복수의 메모리를 적층용 기판으로 사용하고 부가적으로 다른 반도체 소자 등을 적층한 새로운 적층형 패키지에 관한 것이다.
우주선·항공기·자동차·군수사업 등 모든 첨단 분야의 중심에는 반도체가 자리잡고 있으며, 많은 회로 부품을 하나의 칩에 집적해내는 시스템 온 칩(SoC)이 각광받고 있다. 그러나 하나의 칩 위에 여러 가지 회로를 층층이 쌓아올리는 시스템 온 칩 방식만으로는 회로 통합에 기술적인 한계가 있고 최근에는 시스템 인 패키지(SiP),·시스템 온 패키지(SoP), 패키지 온 패키지(PoP),·멀티칩패키지(MCP) 등의 다양한 적층 기술이 회로집적의 한계를 극복하기 위한 대안으로 제시되고 있다.
메모리 칩을 여러 개 집적하는 MCP 기술은 최근 메모리를 16단까지 적층하여 고용량의 구현한 바 있다. MCP가 메모리만을 적층하는데 반하여, SiP·SoP·PoP 등은 메모리와 시스템반도체 등의 비메모리 또는 시스템반도체와 시스템반도체를 하나로 통합한다. SiP·SoP·PoP 등은 다양한 기능을 지닌 각 층을 쌓아올리거나 좌우로 연결하며, SiP의 경우 별개의 칩으로 구성되어 있는 복수의 회로를 옆으로 연결해 하나의 패키지로 실장한다. MCP, SiP 등 통합형 패키지에 대한 연구가 국내외에서 빠르게 진행되고 있으며, 휴대형 통신 기기 등의 고성능화 및 박형화 수단으로 첨단의 통합형 패키지에 대한 시장의 요구가 증가하고 있다.
도 1은 현재 주로 사용되고 있는 PoP 방식의 통합형 패키지를 도시한다. 상부 패키지(top package)(I)는 복수의 메모리(10)가 MCP 방식으로 적층되어 있고, 하부 패키지(bottom package)(II)는 응용 분야(consumer device)의 각종 기능을 수행하기 위한 논리 소자 혹은 응용 소자 등이 포함된다. 두 패키지는 BGA(Balll Grid Array) 방식으로 상호 적층하여 결합되어 있다.
이러한 방식의 통합형 패키지는 후공정 단계가 증가되기 때문에 제조 비용이 상승하고, 패키지 두께를 줄이기 어려워 시장의 요구에 부응하기 어려운 문제가 있다. 특히 배선 길이가 과도하여 고주파 동작시 신호 지연(signal delay) 및 신호 왜곡(signal distortion) 발생하는 문제점이 있다. 또한, 시스템을 구성하는 수동 소자(passive device)의 삽입 내지 실장이 곤란하여 적용 분야를 넓히는데 한계가 있고 패키지 내부가 아닌 메인보드 등의 외부 회로 기판에 수동소자를 실장할 수 밖에 없어 전체적인 실장 면적이 증가되었다.
한편, 종래의 통합형 패키지 기술에서는 회로 통합을 위한 기판이 별도로 필 요하며, 기판에 미세 피치 대응이 불가능할 경우 통합형 패키지의 자유도(dgree of freedom)을 증가시키기 위하여 추가적으로 실장기판(interposer) 등과 같은 매개체를 사용하여야 하므로 전체적인 제조 비용의 상승하며, 복수의 메모리간에 칩 적층방식의 기술을 사용하므로 동작 주파수 및 속도 증가시 신호 왜곡 및 지연을 가중시킨다.
통합형 패키지에 대한 시장의 요구 수준이 높아지면서 각종 분야에 적용할 수 있는 경박단소한 새로운 구조의 개발이 절실히 요청되고 있다.
따라서, 본 발명의 목적은 제조 공정이 단순하면서 각종 부품의 통합이 용이한 새로운 구조의 통합형 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 적층용 기판이 별도로 필요치 않은 새로운 시스템 인 패키지를 제공하는데 있다.
본 발명의 또 다른 실장이 용이하고 고주파 동작시 신호 처리가 원활한 시스템 인 패키지를 제공하는데 있다.
기타, 본 발명의 목적 및 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.
상기 목적을 달성하기 위하여 본 발명은 적층형 반도체 패키지의 기판으로서 웨이퍼레벨에서의 복수의 메모리 유닛을 사용하며, 상기 메모리 유닛의 일면에 적층되는 적어도 하나 이상의 반도체 소자를 포함하는 웨이퍼 레벨 시스템 인 패키지 를 제공한다.
상기 메모리 유닛은 상면에 재배치 도전층을 포함하며, 복수의 메모리 유닛 각각에 형성되어 있는 동종 단자를 연결하는 공통 배선을 형성된다. 상기 메모리 유닛에 적층되는 반도체 소자와 메모리 유닛은 솔더 범프 또는 와이어 본딩으로 접속될 수 있다.
상기 메모리 유닛은 상면과 하면 사이에 적어도 하나의 관통홀이 형성되며, 상기 관통홀은 도전성 물질이 충진되어 메모리 유닛의 하면에 형성되는 재배치 도전층과 상면의 재배치 도전층이 전기적으로 연결된다. 상기 메모리 유닛의 하면에는 외부 회로 기판이 솔더 범프를 매개로 하여 전기적으로 연결될 수 있다.
상기 메모리 유닛에는 적어도 하나의 수동 소자가 더 적층될 수 있으며, 상기 메모리 유닛에 적층된 반도체 소자는 접착 물질로 상호 접합된 다층 구조로 적층된 복수의 반도체 소자일 수 있다. 상기 메모리 유닛과 반도체 소자 또는 수동 소자 사이에는 언더필(underfill) 물질이 충진되거나, 상기 메모리 유닛과 반도체 소자를 전체적으로 커버하여 보호하는 몰딩부를 더 포함할 수 있다.
또한, 본 발명은 웨이퍼레벨에서 복수의 메모리를 적층용 기판으로 사용하여 메모리 상면에 재배치 도전층을 형성하고, 상기 메모리를 관통하는 통과홀을 형성하고, 상기 통과홀에 도전성 물질을 충진하고, 상기 메모리 하면에 재배치 도전층을 형성하고, 상기 메모리 상면에 하나 이상의 시스템 반도체 소자가 전기적으로 연결되도록 실장하는 단계를 포함하는 웨이퍼 레벨 시스템 인 패키지 제조 방법을 제공한다.
본 발명은 하나의 패키지 내에 메모리, 논리 회로, 기타 전기적 소자 등을 집적한 시스템 인 패키지(SIP)에 있어서, 메모리 소자가 집적되어 있는 웨이퍼 상에서 복수의 메모리 유닛을 하나의 기판 역할을 하는 매개체로 사용하고 시스템을 구성하는 다른 반도체 소자 및/또는 수동 소자들을 상기 메모리 유닛 기판에 적층하여 하나의 단일 시스템을 구현한다.
따라서, 본 발명에 따르면 종래의 POP(Package-on-Package) 및 MCP(Multi-Chip Package) 등에서 필요한 적층용 기판이 별도로 필요치 않아 제조 비용을 절감할 수 있고, 트렌치 내지 실리콘 관통홀(silicon-through hole)을 형성하여 패키지 내부의 전기적 배선 길이를 줄여 고주파 동작시 발생하는 시간 지연/왜곡을 감소시켜 시스템의 전기적 성능을 향상시킨다.
또한 종래의 MCP에서는 메모리 칩을 수직으로 적층하여 패키지 두께를 줄이는데 한계가 있었으나, 본 발명에서는 복수의 메모리 칩을 수평 방향으로 단일층으로 사용하여 전체 시스템을 구성하므로 패키지 두께를 줄일 수 있다.
뿐만 아니라, 전체 시스템을 구성하는 액티브 칩(active chip)의 물리적인 치수(dimension)에 따라 기판으로 사용되는 메모리 유닛의 수를 결정할 수 있으므로 시스템 구성할 수 있는 자유도가 증가하여, 적용 분야를 다양하게 확대시킬 수 있다.
도 2는 복수의 메모리 소자가 집적되어 형성된 반도체 웨이퍼(100)를 도시한다. 웨이퍼 내에는 미세한 크기의 메모리 유닛(100a, 100b)이 상호 인접하여 형성되어 있다. 이들 메모리 유닛을 시스템을 구현하는데 요구되는 수로 선택하여 시스 템 인 패키지의 적층용 기판으로 사용한다.
도 3은 본 발명의 일실시예로서 복수의 메모리 유닛(210a, 210b, 210c, 210d)을 기판으로 사용한 시스템 인 패키지를 보인 평면도이고, 도 4는 부분적인 단면 구조를 도시한다. 기판으로 사용되는 메모리 유닛의 설명을 위하여 도 3 및 도 4에는 시스템을 구성하는 다른 소자 내지 부품을 제외하였다. 메모리 유닛(210a, 210b, 210c, 210d)의 수는 시스템을 구성하는데 필요한 적정한 수로 결정되며, 도시된 실시예로 한정될 필요는 없다.
메모리 유닛(210a, 210b, 210c, 210d)은 내부에 트랜지스터, 유전체 등의 전기적 부품(미도시)과 금속 배선(미도시)이 형성되어 있고 상면에는 하나 이상의 전극 패드(215)가 노출된다. 이들 전극 패드(215)는 재배치 도전층(240)에 의하여 상호 간에 전기적으로 연결될 수 있으며, 특히 동종 단자간에 전기적으로 연결되어 하나의 메모리부를 형성한다. 따라서 도면에 나타난 분리선(scribe lane)(201)은 이해를 돕기 위하여 도시하였을 뿐 각각의 메모리 유닛을 물리적으로 분리하지는 않는다. 식별 번호 240'는 동종 단자 사이를 전기적으로 연결하는 재배치 도전층의 공통 배선을 도시한다. 도 3에 도시된 메모리 유닛(210a, 210b, 210c, 210d)의 전극 패드, 재배치 도전층, 공통 배선 등의 수 및 형태는 이해를 돕기 위하여 예시적으로 나타낸 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
메모리 유닛 상면의 전극 패드(215) 이외의 부분은 도 4에 도시한 바와 같이 절연층(230)으로 보호될 수 있으며, 재배치 도전층(240)도 절연층(250)으로 보호될 수 있다. 메모리 유닛의 소정 영역에는 상면과 하면을 관통하는 관통홀(260)이 형 성되어 있다. 메모리 유닛의 하면에는 절연층(270)과 재배치 도전층(280)이 각각 형성되며, 재배치 도전층(280)은 관통홀(260)에 충진된 도전성 물질에 의하여 메모리 유닛 상면의 재배치 도전층(240)과 전기적으로 연결된다. 또 다른 절연층(290)이 메모리 유닛의 하면의 재배치 도전층(280)을 국부적으로 노출시키며 보호하고 있고, 재배치 도전층(280)의 노출된 부위에는 솔더 범프(205)가 형성된다. 이러한 구조를 통하여 기판인 메모리 유닛(210a, 210b, 210c, 210d)의 상면에는 복수의 전기적 소자, 예를 들어 응용 프로세서, 멀티미디어 프로세서, 베이스밴드 프로세서, 디지털 신호 처리기(DSP) 등의 논리 회로 소자가 적층될 수 있고, 이와 더불어 저항, 인덕터, 커패시터 등의 각종 수동 소자가 실장될 수 있으며, 메모리 유닛의 하면은 외부 회로 기판에 표면 실장될 수 있다.
이하에서, 본 발명에 따른 웨이퍼레벨 시스템 인 패키지의 제조 공정을 예시적으로 설명하며, 또한 본 발명에 따른 시스템 인 패키지의 구조에 대해서도 설명한다.
도 5는 웨이퍼레벨 시스템 인 패키지의 적층용 기판으로 사용되는 메모리 유닛(200)의 단면을 도시하고 있다. 도 5 및 다른 도면에서는 설명의 편의를 위하여 웨이퍼의 일부분의 메모리 유닛만을 도시하고 있지만, 실제 제조 공정에서는 웨이퍼레벨에서 복수의 메모리 유닛을 대상으로 복수의 시스템 인 패키지를 구현한다. 상기 메모리 유닛은 복수의 단위 메모리(210a, 210b)를 포함하며, 각각의 메모리 내부에는 트랜지스터, 유전층, 금속 배선 등이 이미 형성되어 있다.
메모리 유닛 상면에는 절연층(230)을 형성하여 복수의 전극 패드(215)를 국 부적으로 노출시킨다(도 6). 노출된 전극 패드에는 재배치 도전층(240)을 형성하며, 이 재배치 도전층에 의하여 전극 패드 간에 선택적으로 전기적인 연결이 이루어질 수 있다. 도 7은 도 3의 X-X'선 단면 구조를 보인 것으로 공통 배선(240')에 의하여 전극 패드 중 일부가 선택적으로 상호 연결된 것을 보이고 있다.
절연층이나 재배치 도전층, 기타 박막층의 국부적인 형성을 위하여 수행되는 포토리지스트 도포, 노광 공정, 부분적 식각 공정 등은 이미 당업자에게 잘 알려져 있으므로 자세한 설명을 생략한다.
재배치 도전층이 형성된 후에는 다시 절연층(250)을 형성하여(도 8) 메모리 유닛 상면에서 재배치 도전층의 일부분만을 국부적으로 노출시킨다. 재배치 도전층의 노출된 부분은 다른 반도체 소자나 수동 소자 등과의 전기적인 연결을 위한 컨택 부위로 사용되며, 예를 들어 와이어나 솔더 범프가 접촉될 수 있을 것이다.
본 발명에서는 메모리 유닛을 관통하는 트랜치 내지 관통홀을 형성하여 시스템 인 패키지가 외부 회로 기판에 실장될 때 별도의 와이어가 필요없고 표면실장(surface mounting)이 가능하도록 한다. 도 9는 도 3의 Y-Y'선 단면을 보인 것으로 메모리 유닛(200)을 수직적으로 투과하는 관통홀(260')이 형성된 모습을 도시한다. 상기 관통홀(260')은 레이저 펀칭 등의 물리적 내지 기계적인 방법에 의하여 형성할 수도 있지만, 메모리 유닛의 두께가 크지 않을 경우 국부적인 식각 등의 화학적 방법을 사용할 수도 있으며, 미세 직경의 관통홀 형성을 위해 물리적인 방법과 화학적인 방법을 병용하는 것도 무방하다.
상기 관통홀(260')은 재배치 도전층(240)에 의하여 메모리 유닛의 상면과 하 면을 전기적으로 연결하는 매개부로 작용한다. 이를 위하여 상기 관통홀(260')에는 도전성 물질을 충진한다(도 10). 식별 번호 260은 도전성 물질이 충진된 관통홀을 나타낸다. 미세 크기의 관통홀을 형성한 경우 관통홀 저부까지 도전성 물질이 충진되지 않을 수도 있으며 이를 위하여 메모리 유닛의 하면을 연삭(backgrinding)하여 도전성 물질이 메모리 유닛의 하부 표면에 노출되도록 할 수 있다(도 11). 이러한 연삭 공정은 메모리 유닛의 두께 감소를 통해 전체 패키지 두께를 절감하는 이점이 있다. 메모리 유닛의 두께가 작거나 관통홀에 도전성 물질이 완전히 충진되면 연삭 공정은 생략할 수도 있을 것이다.
메모리 유닛의 하면에는 절연층(270)을 국부적으로 형성하고(도 12), 절연층 위에 국부적으로 재배치 도전층(280)을 형성하여 도전성 물질이 충진된 관통홀(260)과 전기적으로 연결시킨다(도 13). 메모리 유닛 하면의 재배치 도전층(280)은 또 다른 절연층(290)을 형성하여 국부적으로 노출시키고(도 14), 재배지 도전층의 노출된 부위에는 솔더 범프(205)를 형성한다(도 15).
도시되지는 않았지만 재배치 도전층의 노출된 부위에는 솔더 범프의 전기적인 컨택을 증진시키기 위해서 하나 이상의 하부 금속층(under bump metal)이 형성될 수 있다.
이와 같이 웨이퍼 레벨에서 복수의 메모리를 하나의 유닛으로 하여 적층형 패키지를 위한 기판으로 형성한 후, 메모리 유닛 상면에는 시스템 반도체 등의 비메모리 소자 및/또는 수동 소자를 실장할 수 있다.
도 16은 본 발명의 일실시예에 따른 예시적인 시스템 인 패키지를 보인 것으 로, 메모리 유닛(200) 상면에 반도체 소자(300)가 솔더 범프(305)를 매개로 하여 접합되어 있고 또한 하나 이상의 수동 소자(310)가 솔더 범프(315)에 의하여 메모리 유닛에 직접 접합되어 있다. 상기 반도체 소자(300)는 응용 프로세서, 멀티미디어 프로세서, 베이스밴드 프로세서, 디지털 신호 처리기(DSP) 등의 논리 회로 소자가 포함된다. 상기 반도체 소자와 수동 소자 하부에는 언더필(330)이 충진되어 메모리 유닛 상면이 보호된다. 이와 달리 패키지 전체를 에폭시 몰딩 등에 의하여 보호할 수도 있을 것이다. 메모리 유닛은 하면의 솔더 범프(205)를 매개로 외부 회로 기판(400)에 표면 실장되어 있다.
도 17은 다른 실시예로서 메모리 유닛(200) 상면에 반도체 소자(500)가 와이어(505)에 의하여 메모리 유닛과 전기적으로 연결된 것을 보이고 있으며, 패키지 전체가 몰딩(340)에 의하여 보호되고 있다.
도 18 및 19는 또 다른 실시예로서 메모리 유닛(200) 상부에 복수의 반도체 소자(300, 500, 600)가 적층된 채로 전기적으로 메모리 유닛과 연결된 것을 보이고 있으며, 각각의 반도체 소자는 솔더 범프(305)나 와이어(505, 605)에 의하여 메모리 유닛과 전기적인 컨택을 유지하고 있다. 적층된 복수의 반도체 소자는 상호간에 접착 필름(510)으로 접합될 수 있다.
또한, 적층되는 반도체 소자의 수는 적용되는 응용 분야의 필요에 따라 더 증가할 수도 있을 것이며, 이에 따라 메모리 유닛과의 전기적인 컨택점도 증가할 수 있을 것이다.
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명 의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
본 발명에 따르면, 고용량, 고기능성 및 고속 동작이 가능하며 경박 단소한 시스템 인 패키지(System-in-Package)를 구현할 수 있다. 패키지 내에는 복수의 메모리, 예를 들어 하나 이상의 동종 메모리 및/또는 이종 메모리와, 복수의 논리 회로, 각종 수동 소자를 모두 집적시켜 단일 시스템을 구현할 수 있다. 복수의 메모리 칩을 시스템 인 패키지용 기판으로 사용함으로써, 고용량의 시스템에 적용할 수 있으며, 논리 소자 및 수동 소자와의 배선 길이가 줄어들어 시스템의 전기적 특성이 크게 향상되고, 두께가 감소된 시스템 인 패키지를 구현할 수 있다.
한편, 본 발명은 공정 측면에서 볼 때, 메모리 소자가 집적되어 있는 웨이퍼상에서 시스템을 형성하므로 제조 공정이 단순화되고 대량 생산에 유리하다. 또한, 후공정 단계가 감소하며 적층용 기판이 별도로 필요치 않아 제조 비용을 크게 절감시킬 수 있고, 시스템을 구성하는 수동 소자 등의 삽입 및 실장이 용이하여 공정 효율도 크게 개선시킬 수 있다. 또한, 트렌치 내지 관통홀 구조를 형성하여 표면 실장 기술(SMT:Surface Mounting Technology) 적용이 가능하여 외부 회로 기판에 실장이 용이하다.

Claims (17)

  1. 적층형 반도체 패키지의 기판으로서 웨이퍼레벨에서의 복수의 메모리 유닛을 사용하며, 상기 메모리 유닛의 일면에 적층되는 적어도 하나 이상의 반도체 소자를 포함하는 웨이퍼 레벨 시스템 인 패키지.
  2. 제1항에 있어서, 상기 메모리 유닛은 상면에 재배치 도전층을 포함하는 웨이퍼 레벨 시스템 인 패키지.
  3. 제1항에 있어서, 상기 메모리 유닛에 적층되는 반도체 소자와 메모리 유닛은 솔더 범프 또는 와이어 본딩으로 접속되는 웨이퍼 레벨 시스템 인 패키지.
  4. 제1항에 있어서, 상기 메모리 유닛은 상면과 하면 사이에 적어도 하나의 관통홀이 형성되어 있는 웨이퍼 레벨 시스템 인 패키지.
  5. 제4항에 있어서, 상기 관통홀은 도전성 물질이 충진되어 있는 웨이퍼 레벨 시스템 인 패키지.
  6. 제4항에 있어서, 상기 메모리 유닛은 하면에 재배치 도전층을 포함하는 웨이퍼 레벨 시스템 인 패키지.
  7. 제1항에 있어서, 상기 메모리 유닛에는 적어도 하나의 수동 소자가 적층되는 웨이퍼 레벨 시스템 인 패키지.
  8. 제1항에 있어서, 상기 메모리 유닛의 다른 일면에는 외부 회로 기판이 전기적으로 연결되는 웨이퍼 레벨 시스템 인 패키지.
  9. 제1항에 있어서, 상기 메모리 유닛에 적층된 반도체 소자는 접착 물질로 상호 접합된 다층 구조로 적층된 복수의 반도체 소자인 웨이퍼 레벨 시스템 인 패키지.
  10. 제1항에 있어서, 상기 메모리 유닛과 반도체 소자 사이에는 언더필이 충진되어 있는 웨이퍼 레벨 시스템 인 패키지.
  11. 제1항에 있어서, 상기 메모리 유닛과 반도체 소자를 커버하는 몰딩을 더 포함하는 웨이퍼 레벨 시스템 인 패키지.
  12. 제1항에 있어서, 상기 복수의 메모리 유닛 상면에는 각각의 메모리 유닛의 동종 단자를 연결하는 공통 배선이 형성되어 있는
    웨이퍼 레벨 시스템 인 패키지.
  13. 웨이퍼레벨에서 복수의 메모리를 적층용 기판으로 사용하여 메모리 상면에 재배치 도전층을 형성하고,
    상기 메모리를 관통하는 통과홀을 형성하고,
    상기 통과홀에 도전성 물질을 충진하고,
    상기 메모리 하면에 재배치 도전층을 형성하고,
    상기 메모리 상면에 하나 이상의 시스템 반도체 소자가 전기적으로 연결되도록 실장하는 단계를 포함하는
    웨이퍼 레벨 시스템 인 패키지 제조 방법.
  14. 제13항에 있어서, 상기 메모리 상면에 하나 이상의 수동 소자를 실장하는 단계를 포함하는 웨이퍼 레벨 시스템 인 패키지 제조 방법.
  15. 제13항에 있어서, 상기 반도체 소자는 둘 이상의 소자가 수직적으로 적층되어 있는 것을 특징으로 하는 웨이퍼 레벨 시스템 인 패키지 제조 방법.
  16. 제13항에 있어서, 상기 메모리 유닛 상부를 보호하는 언더필 또는 몰딩을 형성하는 단계를 포함하는 웨이퍼 레벨 시스템 인 패키지 제조 방법.
  17. 제13항에 있어서, 상기 메모리 유닛 하면에 솔더 범프를 형성하고,
    상기 솔더 범프를 매개로 외부 회로 기판에 메모리 유닛을 실장하는 단계를 포함하는 웨이퍼 레벨 시스템 인 패키지 제조 방법.
KR1020070006413A 2007-01-22 2007-01-22 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법 KR100851108B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070006413A KR100851108B1 (ko) 2007-01-22 2007-01-22 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070006413A KR100851108B1 (ko) 2007-01-22 2007-01-22 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080068952A true KR20080068952A (ko) 2008-07-25
KR100851108B1 KR100851108B1 (ko) 2008-08-08

Family

ID=39822400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070006413A KR100851108B1 (ko) 2007-01-22 2007-01-22 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100851108B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110088234A (ko) 2010-01-28 2011-08-03 삼성전자주식회사 적층 반도체 패키지의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063767A (ja) * 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
KR20040094165A (ko) * 2003-05-02 2004-11-09 주식회사 하이닉스반도체 열 방출 스택 패키지
KR101070913B1 (ko) * 2005-05-19 2011-10-06 삼성테크윈 주식회사 반도체 칩 적층 패키지

Also Published As

Publication number Publication date
KR100851108B1 (ko) 2008-08-08

Similar Documents

Publication Publication Date Title
US8729690B2 (en) Assembly having stacked die mounted on substrate
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
KR100564585B1 (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
US8026129B2 (en) Stacked integrated circuits package system with passive components
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
CN111052371A (zh) 具有横向偏移堆叠的半导体裸片的半导体装置
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
KR100925665B1 (ko) 시스템 인 패키지 및 그 제조 방법
US9917073B2 (en) Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US11158621B2 (en) Double side mounted large MCM package with memory channel length reduction
KR20120029169A (ko) 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
US12040304B2 (en) Semiconductor package and method of fabricating the same
CN108807361B (zh) 一种芯片堆栈立体封装结构
CN113410215B (zh) 半导体封装结构及其制备方法
US8736076B2 (en) Multi-chip stacking of integrated circuit devices using partial device overlap
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US20240332152A1 (en) Integrated package device, fabrication method thereof and memory system
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR20110004108A (ko) 반도체 패키지 및 그 제조방법과, 이를 이용한 스택 패키지
KR20080020376A (ko) 적층 칩 패키지
KR100650770B1 (ko) 플립 칩 더블 다이 패키지
CN116169120A (zh) 扇出型叠层封装体、其制备方法及设备
KR20120004877A (ko) 반도체 패키지
KR20090080700A (ko) 메모리 모듈

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120629

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160729

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170710

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 12