KR20110088234A - 적층 반도체 패키지의 제조 방법 - Google Patents

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KR20110088234A
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Abstract

복수의 반도체 칩을 적층한 적층 반도체 패키지의 제조 방법을 개시한다. 본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 반도체 소자 및 제1 관통전극이 형성되고, 제1 반도체 소자 또는 제1 관통전극과 전기적으로 연결되는 제1 연결부를 포함하는 제1 반도체 칩을 준비하는 단계, 제1 연결부를 사이에 두고 제1 반도체 칩을 베이스 기판 상에 부착하는 단계, 제1 반도체 칩 상에 제1 관통전극과 전기적으로 연결되는 제1 재배선 패턴 및 제1 재배선 패턴의 일부분을 덮고 나머지 일부분을 노출시키는 제1 보호층을 프린팅 방법으로 형성하는 단계 및 제2 반도체 소자를 포함하는 제2 반도체 칩을, 제2 반도체 소자가 제1 재배선 패턴과 전기적으로 연결되도록 제1 반도체 칩 상에 부착하는 단계를 포함한다.

Description

적층 반도체 패키지의 제조 방법{Method for fabricating of stacked semiconductor package}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 특히 복수의 반도체 칩을 적층한 적층 반도체 패키지의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전에 따라서, 반도체 소자는 고속화 및 고성능화를 거듭하고 있다. 따라서 반도체 소자의 고속화와 고성능화를 함께 만족시키기 위하여, 반도체 소자의 집적도를 더욱 높이고 있다. 그러나 반도체 소자의 집적도를 높기기 위한 미세화 공정은 갈수록 어려워지고 많은 비용을 요구하고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자 복수 개의 반도체 칩을 적층하는 적층 반도체 패키지의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 적층 반도체 패키지의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 적층 반도체 패키지의 제조 방법은 제1 반도체 소자 및 제1 관통전극이 형성되고, 상기 제1 반도체 소자 또는 상기 제1 관통전극과 전기적으로 연결되는 제1 연결부를 포함하는 제1 반도체 칩을 준비하는 단계, 상기 제1 연결부를 사이에 두고 상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계, 상기 제1 반도체 칩 상에 상기 제1 관통전극과 전기적으로 연결되는 제1 재배선 패턴 및 상기 제1 재배선 패턴의 일부분을 덮고 나머지 일부분을 노출시키는 제1 보호층을 프린팅 방법으로 형성하는 단계 및 제2 반도체 소자를 포함하는 제2 반도체 칩을, 상기 제2 반도체 소자가 상기 제1 재배선 패턴과 전기적으로 연결되도록 상기 제1 반도체 칩 상에 부착하는 단계를 포함한다.
상기 제1 반도체 칩은 제1 면 및 상기 제1 면의 반대측인 제2 면을 가지며, 상기 제1 반도체 소자 및 상기 제1 연결부는 상기 제1 면에 형성되며, 상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계는, 상기 제1 면이 상기 베이스 기판을 마주보도록 할 수 있다.
상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅 방법으로 형성하는 단계는, 상기 제1 재배선 패턴 및 상기 제1 보호층을 상기 제1 반도체 칩의 상기 제2 면에 형성하며, 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계는, 상기 제2 반도체 칩을 상기 제1 반도체 칩의 상기 제2 면 상에 부착할 수 있다.
상기 베이스 기판은 제1 도전 배선을 포함하는 제1 인쇄회로기판이며, 상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계는, 상기 제1 연결부를 상기 제1 도전 배선과 전기적으로 연결할 수 있다.
상기 제2 반도체 칩은 상기 제2 반도체 소자와 전기적으로 연결되는 제2 연결부를 더 포함하며, 상기 제2 반도체 소자는 상기 제2 연결부, 상기 제1 관통전극 및 상기 제1 연결부를 통하여 상기 제1 도전 배선과 전기적으로 연결될 수 있다.
상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계 전에, 상기 제1 인쇄회로기판에 부착된 상기 제1 반도체 칩을 테스트하는 단계를 더 포함할 수 있다.
상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅하는 방법은, 잉크젯 프린팅 방법 또는 스텐실 프린팅 방법일 수 있다.
상기 제2 반도체 칩의 상기 제2 반도체 소자가 형성된 면은 상기 제1 반도체 칩의 상기 제1 반도체 소자가 형성된 면보다 넓은 면적을 가질 수 있다.
상기 베이스 기판의 상기 제1 반도체 칩이 부착되는 면은 상기 제2 반도체 칩의 상기 제2 반도체 소자가 형성된 면보다 넓은 면적을 가질 수 있다.
상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅 방법으로 형성하는 단계는, 상기 제1 재배선 패턴 및 상기 제1 보호층이 형성되는 상기 제1 반도체 칩의 면의 가장자리로부터 상기 제1 보호층이 이격되도록 상기 제1 보호층을 형성할 수 있다.
상기 제2 반도체 칩은 제2 연결부를 더 포함할 수 있다.
상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계는, 상기 제2 연결부를 사이에 두고 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착할 수 있다.
상기 제2 반도체 칩은 제2 관통 전극 및 상기 제2 관통 전극과 전기적으로 연결되는 보조 제2 연결부를 더 포함하며, 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계는, 상기 제2 연결부 및 상기 보조 제2 연결부를 사이에 두도록 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하며, 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계 후에, 제3 반도체 소자를 포함하는 제3 반도체 칩을 상기 제2 반도체 칩 상에 부착하는 단계를 더 포함할 수 있다.
상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계와 상기 제3 반도체 칩을 상기 제2 반도체 칩 상에 부착하는 단계 사이에, 상기 제2 반도체 칩 상에 상기 제2 관통전극과 전기적으로 연결되는 제2 재배선 패턴 및 상기 제2 재배선 패턴의 일부분을 덮고 나머지 일부분을 노출시키는 제2 보호층을 프린팅 방법으로 형성하는 단계를 포함하며, 상기 제3 반도체 칩을 상기 제2 반도체 칩 상에 부착하는 단계는, 상기 제3 반도체 소자가 상기 제2 재배선 패턴과 전기적으로 연결되도록 할 수 있다.
상기 제1 반도체 칩은 제1 면 및 상기 제1 면의 반대측인 제2 면을 가지며, 상기 제1 반도체 소자 및 상기 제1 연결부는 각각 상기 제1 면 및 상기 제2 면에 형성되며, 상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계는, 상기 제2 면이 상기 베이스 기판을 마주보도록 할 수 있다.
상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅 방법으로 형성하는 단계는, 상기 제1 재배선 패턴 및 상기 제1 보호층을 상기 제1 반도체 칩의 상기 제1 면에 형성하며, 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계는, 상기 제2 반도체 칩을 상기 제1 반도체 칩의 상기 제1 면 상에 부착할 수 있다.
상기 제1 반도체 칩을 준비하는 단계는, 제1 예비 반도체 기판을 준비하는 단계, 상기 제1 예비 반도체 기판의 일면에 상기 제1 반도체 소자를 형성하는 단계, 상기 제1 예비 반도체 기판의 일면으로부터 상기 제1 예비 반도체 기판의 내부로 삽입되는 제1 관통전극을 형성하는 단계, 상기 제1 예비 반도체 기판의 일부분을 제거하여 상기 일면에 대향하는 상기 제1 예비 반도체 기판의 타면에 상기 제1 관통전극을 노출시키는 단계 및 상기 제1 반도체 소자 또는 상기 제1 관통전극과 전기적으로 연결되는 제1 연결부를 형성하는 단계를 포함할 수 있다.
상기 제2 반도체 칩은 복수 개일 수 있다.
상기 베이스 기판은 임시 캐리어 및 상기 제1 연결부의 적어도 일부분을 감싸는 접착층을 포함할 수 있다.
상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계 후에, 상기 베이스 기판을 제거하는 단계 및 제2 도전 배선을 포함하는 제2 인쇄회로기판 상에 상기 제2 반도체 칩이 부착된 상기 제1 반도체 칩을 부착하는 단계를 더 포함하되, 상기 제1 연결부는 상기 제1 반도체 소자 또는 상기 제1 관통전극을 상기 제2 도전 배선과 전기적으로 연결할 수 있다.
본 발명에 따른 적층 반도체 패키지의 제조 방법은 별도의 임시 캐리어를 사용하지 않거나, 쉽게 분리될 수 있는 임시 캐리어를 사용하여 적층 패키지를 형성할 수 있다.
또한 적층 반도체 패키지의 제조 과정의 중간 중간에 적층된 반도체 칩에 대한 테스트를 할 수 있어, 완성된 적층 반도체 패키지의 불량률을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 인쇄회로기판 상에 부착한 제1 반도체 칩을 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 재배선 패턴 및 제1 보호층을 형성한 모습을 개략적으로 나타내는 단면도이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 모습을 개략적으로 나타내는 단면도이다.
도 6 내지 도 10은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 제조하는 제1 양상을 나타내는 단면도들이다.
도 11은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 인쇄회로기판 상에 부착한 제1 반도체 칩을 개략적으로 나타내는 단면도이다.
도 12 내지 도 14는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 제조하는 제2 양상을 나타내는 단면도들이다.
도 15는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 인쇄회로기판 상에 부착한 제1 반도체 칩을 개략적으로 나타내는 단면도이다.
도 16은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 다른 양상을 개략적으로 나타내는 단면도이다.
도 17은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 또 다른 양상을 개략적으로 나타내는 단면도이다.
도 18은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제2 반도체 칩 상에 제2 재배선 패턴 및 제2 보호층을 형성한 모습을 개략적으로 나타내는 단면도이다.
도 19는 본 발명의 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩를 부착한 제1 양상을 나타내는 단면도이다.
도 20은 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩를 부착한 제2 양상을 나타내는 단면도이다.
도 21 내지 도 25는 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 26은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 간략하게 설명하는 흐름도이다.
도 27은 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 간략하게 설명하는 흐름도이다.
<도면의 주요부분에 대한 설명>
10/20 : 제1/제2 인쇄회로기판, 50 : 임시 캐리어, 100/200/300 : 제1/제2/제3 반도체 칩, 152/252 : 제1/제2 재배선 패턴, 154/254 : 제1/제2 보호층
이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 제1 반도체 칩(100)은 제1 반도체 기판(120)의 일면 상에 제1 패드(122), 제1 패드 보호층(124) 및 제1 연결부(130)를 포함한다. 제1 패드(122)는 제1 반도체 칩(100) 내의 제1 반도체 소자(미도시)와 전기적으로 연결되어, 상기 제1 반도체 소자와 제1 연결부(130)를 전기적으로 연결할 수 있다. 또한 제1 패드(122)와 상기 제1 반도체 소자 사이에는 재배선 회로가 형성되어 있을 수 있다.
제1 패드 보호층(124)은 제1 패드(122)가 외부로 노출되는 것을 막도록 제1 패드(122) 상에 형성되며, 제1 연결부(130)가 제1 패드(122) 상에 부착될 수 있도록 제1 패드(122)를 일부 노출할 수 있다. 즉, 제1 패드 보호층(124)은 제1 패드(122)의 일부분을 노출시키면서 제1 패드(122)의 나머지 부분을 덮도록 형성될 수 있다.
제1 연결부(130)는 상기 제1 반도체 소자를 외부 장치 또는 다른 반도체 칩과 전기적으로 연결할 수 있다. 제1 연결부(130)는 예를 들면, 범프(bump), 솔더 볼(solder ball) 또는 제1 패드(122) 상에 형성된 범프 및 상기 범프 상에 형성된 솔더 볼일 수 있다.
제1 반도체 칩(100)은 다양한 형태를 가질 수 있으며, 제1 반도체 칩(100)의 구체적인 제조 방법은 후술하도록 한다.
도 2는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 인쇄회로기판 상에 부착한 제1 반도체 칩을 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 제1 반도체 칩(100)을 제1 인쇄회로기판(10) 상에 부착한다. 제1 인쇄회로기판(10)은 제1 절연 기판(18), 제1 도전 배선(12), 제1 표면 보호층(14a, 14b) 및 제1 외부 연결부(16)를 포함할 수 있다. 제1 도전 배선(12)은 제1 절연 기판(18)의 상하면에 각각 형성되는 제1 상부 표면 배선(12a) 및 제1 하부 표면 배선(12b) 및 제1 절연 기판(18)의 일부 또는 전체를 관통하는 제1 관통 배선(12c)을 포함할 수 있다. 제1 절연 기판(18)은 다층의 절연막으로 이루어질 수 있으며, 이 경우 제1 절연 기판(18)을 구성하는 다층의 절연막 각각의 사이에 형성되는 제1 내부 배선(12d)이 더 형성될 수 있다.
제1 표면 보호층(14a, 14b)은 각각 제1 상부 표면 배선(12a) 및 제1 하부 표면 배선(12b)의 전부 또는 일부를 보호하도록 덮어주는 제1 상부 표면 보호층(14a) 및 제1 하부 표면 보호층(14b)을 포함할 수 있다.
제1 상부 표면 보호층(14a)에 의하여 노출되는 제1 상부 표면 배선(12a)의 부분은 제1 반도체 칩(100)이 부착되기 위한 패드의 역할을 할 수 있다. 즉, 제1 상부 표면 보호층(14a)에 의하여 노출되는 제1 상부 표면 배선(12a)의 부분에는 제1 반도체 칩(100)의 제1 연결부(130)가 접촉되도록 부착되어, 제1 연결부(130)와 제1 도전 배선(12)이 전기적으로 연결되도록 할 수 있다. 이를 통하여 제1 반도체 칩(100)에 포함되는 상기 제1 반도체 소자와 제1 도전 배선(12)을 전기적으로 연결할 수 있다.
제1 하부 표면 보호층(14b)에 의하여 노출되는 제1 하부 표면 배선(12b)의 부분은 외부 회로 또는 외부 장치와의 전기적 연결을 위한 제1 외부 연결부(16)가 부착되기 위한 패드의 역할을 할 수 있다. 즉, 제1 하부 표면 보호층(14b)에 의하여 노출되는 제1 하부 표면 배선(12b)의 부분에는 외부 회로 또는 외부 장치와의 전기적 연결을 위한 제1 외부 연결부(16)가 접촉되도록 부착될 수 있다.
도 3은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 재배선 패턴 및 제1 보호층을 형성한 모습을 개략적으로 나타내는 단면도이다.
도 3을 참조하면, 제1 반도체 칩(100)의 제1 반도체 기판(120)의 타면 상에 프린팅 방법으로 제1 재배선 패턴(152) 및 제1 보호층(154)을 형성한다. 상기 프린팅 방법은 예를 들면, 잉크젯 프린팅 방법 또는 스텐실 프린팅 방법일 수 있다.
제1 재배선 패턴(152)은 예를 들면, 잉크젯 프린팅 방법 또는 스텐실 프린팅 방법으로 형성할 수 있다. 구체적으로는 도전성 잉크를 사용한 잉크젯 프린팅 방법으로 제1 반도체 기판(120)의 타면 상에 상기 도전성 잉크를 인쇄한 후, 선택적으로 열처리를 하여 제1 재배선 패턴(152)을 형성할 수 있다. 또는 제1 재배선 패턴(152)과 음(negative)의 형상을 가지는 제1 재배선 형판을 제1 반도체 기판(120)의 타면 상에 놓은 후, 스크레이퍼(scraper)를 이용하여 도전성 잉크를 제1 반도체 기판(120)의 타면에 인쇄한 후, 선택적으로 열처리를 하여 제1 재배선 패턴(152)을 형성할 수 있다.
제1 보호층(154)은 예를 들면, 잉크젯 프린팅 방법 또는 스텐실 프린팅 방법으로 형성할 수 있다. 구체적으로는 절연성 잉크를 사용한 잉크젯 프린팅 방법으로 제1 재배선 패턴(152)이 형성된 제1 반도체 기판(120)의 타면 상에 상기 절연성성 잉크를 인쇄한 후, 선택적으로 열처리를 하여 제1 보호층(154)을 형성할 수 있다. 또는 제1 보호층(154)과 음(negative)의 형상을 가지는 제1 보호층 형판을 제1 재배선 패턴(152)이 형성된 제1 반도체 기판(120)의 타면 상에 놓은 후, 스크레이퍼(scraper)를 이용하여 절연성 잉크를 제1 반도체 기판(120)의 타면에 인쇄한 후, 선택적으로 열처리를 하여 제1 보호층(154)을 형성할 수 있다.
제1 보호층(154)은 제1 재배선 패턴(152)의 일부분을 덮고 나머지 일부분을 노출시키도록 형성될 수 있다. 노출되는 제1 재배선 패턴(152)은 다른 반도체 칩 또는 범프나 솔더 볼과 같은 연결 부재가 부착될 수 있는 패드로 사용될 수 있다.
또한 노출되는 제1 재배선 패턴(152)을 이용하여, 제1 인쇄회로기판(10)에 부착된 제1 반도체 칩(100)을 테스트할 수 있다. 따라서, 제1 반도체 칩(100)을 제1 인쇄회로기판(10)에 부착하는 단계에서 발생할 수 있는 제1 반도체 칩(100)의 불량 또는 제1 반도체 칩(100)과 제1 인쇄회로기판(10) 사이의 접촉 불량들을 판단할 수 있다. 이를 통하여, 후술할 제2 반도체 칩을 부착하는 단계 이전에 불량품을 제거하여 생산성을 높일 수 있다.
제1 재배선 패턴(152) 또는 제1 보호층(154)을 잉크젯 프린팅 방법 또는 스텐실 프린팅 방법과 같은 프린팅 방법으로 형성하는 경우, 제1 재배선 패턴(152) 또는 제1 보호층(154)의 가장자리가 제1 반도체 칩(100)의 가장자리, 즉 제1 반도체 기판(120)의 타면의 가장자리로부터 이격되도록 형성할 수 있다.
제1 재배선 패턴(152)은 제1 재배선 패턴(152)이 형성되는 제1 반도체 기판(120)의 타면의 내부에 주로 형성되므로, 대부분의 제1 재배선 패턴(152)은 제1 반도체 기판(120)의 타면의 가장자리로부터 이격되도록 형성될 수 있다.
제1 보호층(154)은 제1 재배선 패턴(152)의 일부분을 노출시키는 부분을 제외하고는 제1 보호층(154)이 형성되는 제1 반도체 기판(120)의 타면의 대부분을 덮도록 형성될 수 있다. 이 경우에도, 제1 보호층(154)은 제1 보호층(154)이 형성되는 제1 반도체 기판(120)의 타면의 가장자리로부터 이격 간격(d1)을 가지도록 형성될 수 있다. 즉, 제1 보호층(154)은 제1 보호층(154)이 형성되는 제1 반도체 기판(120)의 타면의 가장자리로부터 이격 간격(d1)만큼의 부분에는 형성되지 않도록 할 수 있다.
통상의 반도체 제조 공정 또는 반도체 패키지 제조 공정에서 사용되는 보호층의 형성 방법에서는 질화막과 같은 물질층을 전면에 증착한 후, 필요에 따라서 상기 물질층의 일부분을 제거하는 방법을 사용하므로, 상기 물질층이 형성되는 면의 가장자리에도 상기 물질층이 모두 형성될 수 있으며, 이는 측벽 오염 등의 문제를 일으킬 수 있다.
그러나 프린팅 방법을 사용하는 경우 별도의 제거 과정이 필요없이, 제1 보호층(154)이 형성되는 제1 반도체 기판(120)의 타면의 가장자리로부터 이격 간격(d1)을 가지도록 형성하여 측벽 오염 등의 문제를 원천적으로 방지할 수 있다.
또한, 제1 재배선 패턴(152)의 일부분을 노출시키기 위하여, 제1 보호층(154)을 별도로 제거할 필요가 없이, 노출시키고자 하는 제1 재배선 패턴(152)의 일부분에는 제1 보호층(154)을 처음부터 형성하지 않을 수 있기 때문에 공정 단순화 및 이에 따른 생산성 향상 및 비용 절감을 가져올 수 있다.
제1 보호층(154)을 스텐실 프린팅 방법으로 형성할 경우, 상기 제1 보호층 형판을 제1 보호층(154)이 형성될 제1 반도체 기판(120)의 타면의 가장자리로부터 이격 간격(d1)을 덮도록 하여, 제1 보호층(154)이 제1 보호층(154)이 형성되는 제1 반도체 기판(120)의 타면의 가장자리로부터 이격 간격(d1)만큼의 부분에 형성되지 않도록 할 수 있다.
도 4 및 도 5는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 모습을 개략적으로 나타내는 단면도이다.
도 4 및 도 5를 함께 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200, 200a)을 부착한다. 제2 반도체 칩(200, 200a)은 제2 반도체 기판(220)의 일면(202) 상에 제2 패드(222), 제2 패드 보호층(224) 및 제2 연결부(230)를 포함할 수 있다. 제2 패드(222)는 제2 반도체 칩(200, 200a)의 일면(202) 내의 형성된 제2 반도체 소자(210)와 전기적으로 연결되어, 제2 반도체 소자(210)와 제2 연결부(230)를 전기적으로 연결할 수 있다. 또한 제2 패드(222)와 제2 반도체 소자(210) 사이에는 재배선 회로가 형성되어 있을 수 있다.
제2 패드 보호층(224)은 제2 패드(222)가 외부로 노출되는 것을 막도록 제2 패드(222) 상에 형성되며, 제2 연결부(230)가 제2 패드(222) 상에 부착될 수 있도록 제2 패드(222)를 일부 노출할 수 있다. 즉, 제2 패드 보호층(224)은 제2 패드(222)의 일부분을 노출시키면서 제2 패드(222)의 나머지 부분을 덮도록 형성될 수 있다. 제2 연결부(230)는 제1 재배선 패턴(152)의 노출된 일부분에 부착되어, 제1 반도체 칩(100)과 제2 반도체 칩(200, 200a)을 연결할 수 있다. 즉, 제1 반도체 칩(100)과 제2 반도체 칩(200, 200a)이 제2 연결부(130)를 사이에 두면서 부착되도록 할 수 있다.
도 4 및 도 5를 비교하면, 제2 반도체 칩(200, 200a)에 제2 관통 전극(215)이 형성 여부에 차이가 있다. 즉, 도 5에 보인 제2 반도체 칩(200a)은, 일면(202)과 타면(204)을 연결하도록 제2 반도체 기판(220)을 관통하며, 제2 반도체 소자(210)와 전기적으로 연결될 수 있는 제2 관통 전극(215)을 가지고 있다. 또한 도 4에 보인 제2 반도체 칩(200)은 제2 반도체 칩(200)의 제2 반도체 소자(210)가 형성된 일면(202)이 제1 반도체 칩(100)을 향하도록 부착될 수 있으나, 도 5에 보인 제2 반도체 칩(200a)은 제2 반도체 칩(200a)의 제2 반도체 소자(210)가 형성된 일면(202)의 반대측 면인 타면(204)이 제1 반도체 칩(100)을 향하도록 부착될 수 있다.
도 4에 보인 제2 반도체 칩(200)과 도 5에 보인 제2 반도체 칩(200a)은 이후에 제2 반도체 칩(200) 또는 제2 반도체 칩(200a) 중 어느 것을 선택하여 설명을 하여도 서로 대체하여 사용하는 것 또한 가능하기 때문에, 대부분의 호칭과 부재번호는 공통적으로 표기하였다.
도 6 내지 도 10은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 제조하는 제1 양상을 나타내는 단면도들이다.
도 6은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 예비 반도체 기판을 준비하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 서로 반대측 면인 제1 면(102) 및 제2 면(104a)을 갖는 제1 예비 반도체 기판(120a)을 준비한다. 제1 예비 반도체 기판(120a)은 예를 들면, 실리콘 기판과 같은 통상의 반도체 기판일 수 있다. 제1 예비 반도체 기판(120a)은 복수의 반도체 칩을 제조할 수 있는 반도체 웨이퍼일 수 있다. 그러나 설명의 편리성을 위하여 제1 예비 반도체 기판(120a)은 반도체 웨이퍼 중 하나의 반도체 칩이 제조될 수 있는 부분을 지칭하도록 한다. 따라서 복수의 반도체 칩을 제조할 수 있는 반도체 웨이퍼로부터 개별 반도체 칩을 분리하는 단계 등은 생략될 수 있다.
도 7은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 소자를 형성한 모습을 나타내는 단면도이다.
도 7을 참조하면, 제1 예비 반도체 기판(120a)의 제1 면(102)에 제1 반도체 소자(110) 형성한다. 제1 반도체 소자(110)는 반도체 기판을 사용하여 제조할 수 있는 모든 반도체 소자가 다 포함될 수 있다. 제1 반도체 소자(110)는 예를 들면, 메모리 소자, 로직 소직, 발광 소자, 수광 소자 등을 포함할 수 있다.
단 여기에서 제1 반도체 소자(110)는 트랜지스터, 메모리 셀, 저항, 캐패시터 등 단위 소자를 의미하는 것은 아니며, 다수의 단위 소자가 집적되어 제조된 집적회로인 반도체 소자를 의미한다.
도 8은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 예비 관통 전극을 형성한 모습을 나타내는 단면도이다.
도 8을 참조하면, 제1 예비 반도체 기판(120a)의 제1 면(102)으로부터 제1 예비 반도체 기판(120a)의 내부로 삽입되는 제1 예비 관통 전극(115a)을 형성한다. 제1 예비 관통 전극(115a)은 제1 면(102)과 제2 면(104a)을 연결하도록 제1 예비 반도체 기판(120a)을 관통하도록 형성할 수 있다.
또는 제1 예비 반도체 기판(120a)의 제1 면(102)으로부터 제1 예비 반도체 기판(120a)의 내부로 삽입되도록 제1 예비 관통 전극(115a)을 형성하여, 제1 예비 반도체 기판(120a)을 제2 면(104a)으로부터 일부분 제거한 후에 제1 예비 관통 전극(115a) 노출되도록 할 수 있다. 제1 예비 관통 전극(115a)은 제1 반도체 소자(110)와 전기적으로 절연되도록 형성할 수 있다.
도 9는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 후면 연마를 한 모습을 나타내는 단면도이다.
도 8 및 9를 참조하면, 제1 예비 반도체 기판(120a)의 제2 면(104a)을 후면 연마(backgrind)하여 제1 예비 관통 전극(115a)를 노출시킨다. 이 과정에서 제1 예비 관통 전극(115a)의 일부분도 함께 제거될 수 있다. 따라서 후면 연마(backgrind)를 한 결과물을 제1 반도체 기판(120) 및 제1 관통 전극(115)이라 호칭하며, 제1 관통 전극(115)이 노출되는 제1 반도체 기판(120)의 제1 면(102)의 반대측 면을 제2 면(104)이라 호칭한다.
도 10은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 연결부를 부착하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 제1 반도체 기판(120)의 제1 면(102) 상에 제1 패드(122) 및 제1 패드 보호층(124)을 형성한다. 제1 패드(122)는 제1 반도체 소자(110) 또는 제1 관통 전극(115)과 전기적으로 연결될 수 있다. 제1 패드(122)는 제1 패드 보호층(124)에 의하여 일부분이 노출될 수 있으며, 제1 패드(122)의 노출된 부분에 제1 연결부(130)과 부착될 수 있다. 이를 통하여 제1 반도체 칩(100a)을 완성할 수 있다.
도 11은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 인쇄회로기판 상에 부착한 제1 반도체 칩을 개략적으로 나타내는 단면도이다. 구체적으로, 도 11은 도 2에서 제1 반도체 칩(100)을 도 10에서 보인 제1 반도체 칩(100a)으로 나타낸 것이다.
도 11을 참조하면, 제1 반도체 칩(100a)을 제1 인쇄회로기판(10) 상에 부착한다. 이때, 제1 연결부(130)가 제1 반도체 칩(100a)과 제1 인쇄회로기판(10) 사이에 배치되도록 하여, 제1 연결부(130)를 통하여 제1 반도체 칩(100a)과 제1 인쇄회로기판(10)을 연결할 수 있다. 즉, 제1 반도체 칩(100a)의 제1 면(102)이 제1 인쇄회로기판(10)을 향하도록 제1 반도체 칩(100a)을 제1 인쇄회로기판(10) 상에 부착할 수 있다.
이때, 제1 관통 전극(115)과 연결된 제1 연결부(130)는 제1 반도체 칩(100a) 상에 적층될 다른 반도체 칩과 제1 인쇄회로기판(10)을 전기적으로 연결할 수 있다. 또한 제1 관통 전극(115)과 연결되지 않은 나머지 제1 연결부(130)는 제1 반도체 소자(110)와 제1 인쇄회로기판(10)을 전기적으로 연결할 수 있다.
도 12 내지 도 14는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 제조하는 제2 양상을 나타내는 단면도들이다.
도 12는 본 발명의 실시 예에 따른 제1 예비 관통 전극을 형성한 모습을 나타내는 단면도이다. 도 12는 구체적으로, 도 6 및 도 7의 후속 단계를 나타낸다.
도 12을 참조하면, 제1 예비 반도체 기판(120a)의 제1 면(102)으로부터 제1 예비 반도체 기판(120a)의 내부로 삽입되는 제1 예비 관통 전극(115a)을 형성한다. 제1 예비 관통 전극(115a)은 선택적으로 제1 반도체 소자(110)와 전기적으로 절연되도록 형성할 수 있다. 즉, 제1 예비 관통 전극(115a) 중 일부분은 제1 반도체 소자(110)와 전기적으로 연결되고, 나머지 일부분은 제1 반도체 소자(110)와 전기적으로 절연되도록 형성할 수 있다.
따라서 도 12 내지 도 14에서 보이는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩을 제조하는 제2 양상은 도 8 내지 도 10에서 보인 제1 반도체 칩을 제조하는 제1 양상보다 더 많은 제1 예비 관통 전극(115a)이 형성될 수 있다.
도 13은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 후면 연마를 한 모습을 나타내는 단면도이다.
도 12 및 13을 참조하면, 제1 예비 반도체 기판(120a)의 제2 면(104a)을 후면 연마(backgrind)하여 제1 예비 관통 전극(115a)를 노출시킨다. 이 과정에서 제1 예비 관통 전극(115a)의 일부분도 함께 제거될 수 있다. 따라서 후면 연마(backgrind)를 한 결과물을 제1 반도체 기판(120) 및 제1 관통 전극(115)이라 호칭하며, 제1 관통 전극(115)이 노출되는 제1 반도체 기판(120)의 제1 면(102)의 반대측 면을 제2 면(104)이라 호칭한다.
도 14는 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 연결부를 부착하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 제1 반도체 기판(120)의 제2 면(104) 상에 제1 패드(122) 및 제1 패드 보호층(124)을 형성한다. 제1 패드(122)는 제1 관통 전극(115)과 전기적으로 연결될 수 있다. 따라서 제1 패드(122) 중 일부분은 제1 반도체 소자(110)와 전기적으로 연결되고, 나머지 일부분은 제1 반도체 소자(110)와 전기적으로 절연될 수 있다.
제1 패드(122)는 제1 패드 보호층(124)에 의하여 일부분이 노출될 수 있으며, 제1 패드(122)의 노출된 부분에 제1 연결부(130)과 부착될 수 있다. 이를 통하여 제1 반도체 칩(100b)을 완성할 수 있다.
도 15는 본 발명의 실시 예에 따른 위한 제1 인쇄회로기판 상에 부착한 제1 반도체 칩을 개략적으로 나타내는 단면도이다. 구체적으로, 도 15은 도 2에서 제1 반도체 칩(100)을 도 14에서 보인 제1 반도체 칩(100b)으로 나타낸 것이다.
도 15을 참조하면, 제1 반도체 칩(100b)을 제1 인쇄회로기판(10) 상에 부착한다. 이때, 제1 연결부(130)가 제1 반도체 칩(100b)과 제1 인쇄회로기판(10) 사이에 배치되도록 할 수 있다. 즉, 제1 반도체 칩(100b)의 제2 면(104)이 제1 인쇄회로기판(10)을 향하도록 제1 반도체 칩(100b)을 제1 인쇄회로기판(10) 상에 부착할 수 있다.
도 11 및 도 15를 비교하면, 도 4 및 도 5에서 비교한 제2 반도체 칩(200, 200a)의 차이와 유사하다. 따라서 도 11에 보인 제1 반도체 칩(100a)과 도 15에 보인 제1 반도체 칩(100b)은 제1 반도체 칩(100)이라 통칭하여 설명을 하여도 대체하여 사용하는 것이 가능하기 때문에, 대부분의 호칭과 부재번호는 공통적으로 표기하였다.
도 16은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 다른 양상을 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 제1 반도체 칩(100) 상에 2개의 제2 반도체 칩(200-1, 200-2)을 부착하여 적층한다. 이때 2개의 제2 반도체 칩(200-1, 200-2)은 동일한 반도체 칩, 또는 동일한 종류의 반도체 칩일 수 있으나, 다른 종류의 반도체 칩을 부착하여 적층하는 것 또한 가능하다. 물론 도시하지는 않았으나, 제1 반도체 칩(100) 상에 복수개의 제2 반도체 칩을 부착하는 것 또한 가능하다.
또한 2개의 반도체 칩(200-1, 200-2)은 도 4의 제2 반도체 칩(200)과 유사한 형상을 가지고 있으나, 도 5의 제2 반도체 칩(200a)과 유사한 형상을 가지는 것을 부착하여 적층하는 것 또한 가능하며, 도 4 및 도 5의 제2 반도체 칩(200, 200a)을 모두 부착하여 적층하는 것 또한 가능하다.
또한 제1 반도체 칩(100)의 제1 연결부(130) 중 일부는 제1 반도체 칩(100)에 포함된 제1 반도체 소자(미도시)와 제1 인쇄회로기판(10)의 제1 도전 배선(12)을 전기적으로 연결시킬 수 있고, 제1 반도체 칩(100)의 제1 연결부(130) 중 나머지는 제2 반도체 소자들(210-1, 210-2)와 제1 인쇄회로기판(10)의 제1 도전 배선(12)을 전기적으로 연결시킬 수 있다.
도 17은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 또 다른 양상을 개략적으로 나타내는 단면도이다.
도 17을 참조하면, 제1 반도체 칩(100) 상에 제1 반도체 칩(100)의 폭인 제1 폭(W1)보다 넓은 제2 폭(W2)을 가지는 제2 반도체 칩(200W)을 부착한다. 여기에서는 폭만을 도시하였으나, 제1 반도체 칩(100)의 표면(102 또는 104)의 면적, 즉 제1 반도체 칩(100)의 제1 반도체 소자가 형성된 면보다 제2 반도체 칩(200W)의 제2 반도체 소자(210W)가 형성된 면보다 넓은 면적을 가지는 것을 의미한다.
이때, 제1 반도체 칩(100) 및 제2 반도체 칩(200W)은 제1 폭(W1) 및 제2 폭(W2)보다 넓은 폭인 제3 폭(W3)을 갖는 제1 인쇄회로기판(10) 상에 부착될 수 있다. 즉, 제1 반도체 칩(100)의 상기 제1 반도체 소자가 형성된 면 및 제2 반도체 칩(200W)의 제2 반도체 소자(200)가 형성된 면보다 인쇄회로기판(10)의 제1 반도체 칩(100)이 부착되는 면은 더 넓은 면적을 가질 수 있다.
즉, 가장 넓은 면적을 가지는 인쇄회로기판(10) 상에 인쇄회로기판(10)의 면적보다는 작은 면적을 가지는 반도체 칩들이 면적 크기와 상관없이 인쇄회로기판(10) 상에 부착되어 적층될 수 있다.
도 18은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제2 반도체 칩 상에 제2 재배선 패턴 및 제2 보호층을 형성한 모습을 개략적으로 나타내는 단면도이다.
도 18을 참조하면, 제2 반도체 칩(200a)의 제2 반도체 기판(220)의 일면(202) 상에 프린팅 방법으로 제2 재배선 패턴(252) 및 제2 보호층(254)을 형성한다. 상기 프린팅 방법은 예를 들면, 잉크젯 프린팅 방법 또는 스텐실 프린팅 방법일 수 있다.
이때 제2 반도체 칩(200a)은 제2 관통 전극(215) 및 제2 보조 관통 전극(215a)을 포함할 수 있다. 제2 관통 전극(215)은 제2 연결부(230) 및 제2 반도체 소자(210)과 전기적으로 연결될 수 있다. 또한 제2 보조 관통 전극(215a)은 제2 재배선 패턴(252)과 제2 보조 연결부(230a)를 전기적으로 연결할 수 있다.
또한 제2 반도체 칩(200a)은 제2 연결부(230) 및 제2 보조 연결부(232a)를 사이에 두도록 제1 반도체 칩(100) 상에 부착될 수 있다.
제2 재배선 패턴(252) 및 제2 보호층(254)은 도 3에서 설명한 제1 재배선 패턴(152) 및 제1 보호층(154)의 형성 방법과 유사하게 형성할 수 있다. 따라서 자세한 설명은 생략하도록 한다.
이때 노출되는 제2 재배선 패턴(252)을 이용하여, 제1 반도체 칩(100) 상에 부착된 제2 반도체 칩(200)을 테스트할 수 있다. 따라서, 제2 반도체 칩(200)을 제1 반도체 칩(100)에 부착하는 단계에서 발생할 수 있는 제2 반도체 칩(200)의 불량 또는 제2 반도체 칩(200)과 제1 반도체 칩(100) 사이의 접촉 불량 등을 판단할 수 있다. 이를 통하여, 후술할 제3 반도체 칩을 부착하는 단계 이전에 불량품을 제거하여 생산성을 높일 수 있다.
도 19는 본 발명의 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩를 부착한 제1 양상을 나타내는 단면도이다.
도 19를 참조하면, 제2 반도체 칩(200a) 상에 제3 반도체 칩(300)을 부착한다. 제3 반도체 칩(300)은 제3 반도체 기판(320)의 일면(302) 상에 제3 패드(322), 제3 패드 보호층(324) 및 제3 연결부(330)를 포함할 수 있다. 제3 반도체 칩(300)에 포함된 제3 반도체 소자(310)는 제3 패드(322) 및 제3 연결부(330)를 통하여 제2 반도체 소자(210) 또는 제2 보조 관통 전극(215a)과 전기적으로 연결될 수 있다.
또는 제3 반도체 소자(310)는 제2 보조 관통 전극(215a) 및 제2 보조 연결부(230a)를 통하여 제1 반도체 칩(100) 또는 제1 인쇄회로기판(10)과 전기적으로 연결되고, 제2 반도체 소자(210)는 제2 관통 전극(215) 및 제2 연결부(230)를 통하여 제1 반도체 칩(100) 또는 제1 인쇄회로기판(10)과 전기적으로 연결될 수 있다.
또한 도시하지는 않았으나, 도 4 및 도 5에 나타낸 것과 유사하게, 제3 패드(322), 제3 패드 보호층(324) 및 제3 연결부(330)를 제3 반도체 기판(320)의 타면(304) 상에 형성할 수도 있다.
도 20은 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩를 부착한 제2 양상을 나타내는 단면도이다.
도 20을 참조하면, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 부착한다. 도 19은 제2 반도체 칩(200a)의 제2 반도체 소자(210)가 제3 반도체 칩(300)을 향하도록 배치되나, 도 20의 차이는,제2 반도체 칩(200)의 제2 반도체 소자(210)가 제1 반도체 칩(300)을 향하도록 배치되며, 그 외에는 동일하므로 나머지 설명은 생략하도록 한다.
다만, 제2 반도체 소자(210)는 제2 반도체 기판(220)을 관통하는 전극을 사용하지 않고, 제2 연결부(230)와 전기적으로 연결될 수 있고, 제3 반도체 소자(310)는 제2 반도체 기판(220)을 관통하는 제2 보조 관통 전극(215a)을 통하여 제2 보조 연결부(230a)와 전기적으로 연결될 수 있다.
이와 같이, 반도체 기판을 관통하는 관통 전극들은 해당 반도체 기판에 형성된 반도체 소자를 위하여 사용될 수도 있고, 추가로 적층될 다른 반도체 칩에 포함된 반도체 소자를 위하여 사용될 수도 있다. 다만, 용도를 특별히 구분하지 않을 경우에는 이들 모두를 통칭하여 관통 전극이라 사용할 수 있다.
이상에서 설명한 바와 같이, 제1 반도체 칩(100, 100a, 100b), 제2 반도체 칩(200, 200a) 또는 제3 반도체 칩(300)은 각각 포함하는 반도체 소자, 즉 제1 반도체 소자(110), 제2 반도체 소자(210) 또는 제3 반도체 소자(310)가 인쇄회로기판(10)에 가깝도록 배치되거나, 인쇄회로기판(10)으로부터 멀도록 배치될 수 있으며, 이것은 적층되는 각 반도체 칩들의 특성과 연결 특성에 따라서 결정될 수 있다.
도 21 내지 도 25는 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 21은 본 발명의 다른 실시 예에 따른 임시 캐리어에 제1 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 21을 참조하면, 제1 반도체 칩(100)을 접착층(54, glue layer) 및 임시 기판(52)를 포함하는 임시 캐리어(50) 상에 부착한다. 임시 캐리어(50)는 임시 기판(54) 상에 신축성을 가지는 접착층(54)을 형성하여, 제1 반도체 칩(100)을 부착할 수 있다.
이때, 접착층(54)은 신축성을 가지므로, 제1 반도체 칩(100)이 부착될 때, 제1 연결부(130)의 적어도 일부분을 감싸도록 할 수 있다.
도 22는 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 재배선 패턴 및 제1 보호층을 형성한 모습을 개략적으로 나타내는 단면도이다.
도 22를 참조하면, 제1 반도체 칩(100)의 제1 반도체 기판(120)의 일면 상에 프린팅 방법으로 제1 재배선 패턴(152) 및 제1 보호층(154)을 형성하며, 이는 도 3에서 설명한 제1 재배선 패턴(152) 및 제1 보호층(154)의 형성 방법과 유사하게 형성할 수 있다. 따라서 자세한 설명은 생략하도록 한다.
도 23은 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제1 반도체 칩 상에 제2 반도체 칩을 부착한 단계를 나타내는 단면도이다.
도 23을 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 부착한다. 제2 반도체 칩(200)은 제2 반도체 기판(220)의 일면(202) 상에 제2 패드(222), 제2 패드 보호층(224) 및 제2 연결부(230)를 포함할 수 있다. 제2 반도체 칩(200)에 포함된 제2 반도체 소자(210)는 제2 패드(222) 및 제2 연결부(230)를 통하여 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
도 4 및 도 23을 비교하면, 제1 인쇄회로기판(10) 및 임시 캐리어(50) 중 하나를 선택했다는 점을 제외하고는 제1 재배선 패턴(152)과 제1 보호층(154)을 형성하고, 제2 반도체 칩(200)을 부착하는 단계에서 지지 역할을 한다는 점은 동일하다. 따라서 제1 인쇄회로기판(10) 또는 임시 캐리어(50)를 통칭하여 베이스 기판이라 호칭할 수 있다.
도 24는 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 임시 캐리어를 제거한 모습을 나타내는 단면도이다.
도 23 및 도 24를 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 부착한 후, 임시 캐리어(50)를 제거한다. 임시 캐리어(50) 상에 제1 반도체 칩(100)을 부착하도록 하는 접착층(54)은 제1 반도체 칩(100)으로부터 쉽게 분리될 수 있는 물질로 형성될 수 있다.
본 발명의 다른 실시 예에 따른 적층 반도체 패키지 제조 방법은, 제1 반도체 칩(100)을 임시 캐리어(50)에 부착한 후, 후면 연마와 같은 강한 접착력을 요구하는 공정을 진행하지 않을 수 있다. 따라서 접착층(54)은 상대적으로 약한 접착력을 가질 수 있으며, 제1 반도체 칩(100)으로부터 쉽게 분리할 수 있는 물질을 선택하기가 용이하다.
도 25는 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하기 위한 제2 반도체 칩이 부착된 제1 반도체 칩을 제2 인쇄회로기판 상에 부착한 모습을 나타내는 단면도이다.
도 25를 참조하면, 제2 반도체 칩(200)이 부착된 제1 반도체 칩(100)을 제2 인쇄회로기판(20) 상에 부착한다. 이 과정은 도 2에서 설명한 제1 반도체 칩(100)을 제1 인쇄회로기판(10) 상에 부착하는 과정과 거의 유사하므로, 자세한 설명은 생략하도록 한다.
또한 이 후속 공정으로, 도 18 내지 도 20에서 설명한 것과 같이, 제2 재배선 패턴(252) 및 제2 보호층(254)을 형성하고 제3 반도체 칩(300)을 부착하는 과정을 동일하게 진행할 수 있다.
도 26은 본 발명의 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 간략하게 설명하는 흐름도이다. 이하에서는 도 26과 함께, 전술한 도 1 내지 도 20에 대한 설명들을 함께 참조한다.
도 26을 참조하면, 적층 반도체 패키지를 제조하기 위하여 제1 반도체 칩(100)을 준비한다(S100). 제1 반도체 칩(100)을 준비하는 방법은 도 6 내지 10, 도 12 내지 도 14에서 자세히 설명된다. 제1 반도체 칩(100)은 제1 인쇄회로기판(10) 상에 부착한다(S110). 그후 제1 반도체 칩(100) 상에 제1 재배선 패턴(152) 및 제1 보호층(154)을 프린팅 방법으로 형성한다(S120). 제1 재배선 패턴(152)을 이용하여 제1 반도체 칩(100)에 대한 테스트를 선택적으로 할 수 있다(S130). 제1 반도체 칩(100)에 대한 테스트 결과(S130) 불량이 발생한 경우, 적층 반도체 패키지의 제조 방법을 종료할 수 있다.
제1 반도체 칩(100)에서 불량이 발생하지 않은 경우, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 부착하여 적층한다(S140). 이후, 추가로 반도체 칩을 적층할지 여부에 따라서 계속 진행 또는 종료를 한다(S150).
추가 적층을 할 경우, 제2 반도체 칩(200) 상에 제2 재배선 패턴(252) 및 제2 보호층(254)을 프린팅 방법으로 형성한다(S160). 또한 제2 재배선 패턴(252)을 이용하여 제2 반도체 칩(200)에 대한 테스트를 선택적으로 할 수 있다(S170). 제2 반도체 칩(200)에 대한 테스트 결과(S170) 불량이 발생한 경우, 적층 반도체 패키지의 제조 방법을 종료할 수 있다. 다만, 추가로 반도체 칩을 적층하지 않을 경우에도 제2 반도체 칩(200)에 대한 테스트를 위하여 제2 재배선 패턴(252) 및 제2 보호층(254)을 프린팅 방법으로 형성할 수 있다(S160).
제2 반도체 칩(200)에서 불량이 발생하지 않은 경우, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 부착하여 적층한다(S180).
도 27은 본 발명의 다른 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 간략하게 설명하는 흐름도이다. 이하에서는 도 27과 함께, 전술한 도 21 내지 도 25에 대한 설명들을 함께 참조한다.
도 27을 참조하면, 적층 반도체 패키지를 제조하기 위하여 제1 반도체 칩(100)을 준비한다(S200). 제1 반도체 칩(100)은 임시 캐리어(50) 상에 부착한다(S210). 그후 제1 반도체 칩(100) 상에 제1 재배선 패턴(152) 및 제1 보호층(154)을 프린팅 방법으로 형성하고(S220). 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 부착하여 적층한다(S230). 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 부착한 후, 제1 반도체 칩(100)으로부터 임시 캐리어(50)를 제거하고(S240), 제2 반도체 칩(200)이 부착된 제1 반도체 칩(100)을 제2 인쇄회로기판(20) 상에 부착한다(S250).
이후, 추가로 반도체 칩을 적층할지 여부에 따라서 계속 진행 또는 종료를 한다(S260). 추가 적층을 할 경우, 제2 반도체 칩(200) 상에 제2 재배선 패턴(252) 및 제2 보호층(254)을 프린팅 방법으로 형성한다(S270). 이때 제2 재배선 패턴(252)을 이용하여 제2 반도체 칩(200)에 대한 테스트를 선택적으로 할 수 있다(S280). 제2 반도체 칩(200)에 대한 테스트 결과(S280) 불량이 발생한 경우, 적층 반도체 패키지의 제조 방법을 종료할 수 있다. 다만, 추가로 반도체 칩을 적층하지 않을 경우에도 제2 반도체 칩(200)에 대한 테스트를 위하여 제2 재배선 패턴(252) 및 제2 보호층(254)을 프린팅 방법으로 형성할 수 있다(S270).
제2 반도체 칩(200)에서 불량이 발생하지 않은 경우, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 부착하여 적층한다(S290).
도 1 내지 도 27을 통하여 본 발명의 실시 예 및 다른 실시 예에 따른 적층 반도체 패키지를 제조하는 방법을 설명하였다. 이 과정에서 제1 반도체 칩(100)과 제1 인쇄회로기판(10) 또는 제2 인쇄회로기판(20)의 사이 공간, 또는 제1 내지 제3 반도체 칩(100, 200, 300) 각각의 사이 공간에는 필요에 따라서 충진제를 사용하는 공정이 추가로 적용될 수 있으며, 완성된 적층 반도체 패키지 전체를 감싸는 몰딩 수지를 형성하는 공정 또한 추가로 적용될 수 있다.

Claims (10)

  1. 제1 반도체 소자 및 제1 관통전극이 형성되고, 상기 제1 반도체 소자 또는 상기 제1 관통전극과 전기적으로 연결되는 제1 연결부를 포함하는 제1 반도체 칩을 준비하는 단계;
    상기 제1 연결부를 사이에 두고 상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계;
    상기 제1 반도체 칩 상에 상기 제1 관통전극과 전기적으로 연결되는 제1 재배선 패턴 및 상기 제1 재배선 패턴의 일부분을 덮고 나머지 일부분을 노출시키는 제1 보호층을 프린팅 방법으로 형성하는 단계; 및
    제2 반도체 소자를 포함하는 제2 반도체 칩을, 상기 제2 반도체 소자가 상기 제1 재배선 패턴과 전기적으로 연결되도록 상기 제1 반도체 칩 상에 부착하는 단계;를 포함하는 적층 반도체 패키지의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩은 제1 면 및 상기 제1 면의 반대측인 제2 면을 가지며,
    상기 제1 반도체 소자 및 상기 제1 연결부는 상기 제1 면에 형성되며,
    상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계는,
    상기 제1 면이 상기 베이스 기판을 마주보도록 하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅 방법으로 형성하는 단계는,
    상기 제1 재배선 패턴 및 상기 제1 보호층을 상기 제1 반도체 칩의 상기 제2 면에 형성하며,
    상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계는,
    상기 제2 반도체 칩을 상기 제1 반도체 칩의 상기 제2 면 상에 부착하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  4. 제1 항에 있어서,
    상기 베이스 기판은 제1 도전 배선을 포함하는 제1 인쇄회로기판이며,
    상기 제1 반도체 칩을 베이스 기판 상에 부착하는 단계는,
    상기 제1 연결부를 상기 제1 도전 배선과 전기적으로 연결하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  5. 제4 항에 있어서,
    상기 제2 반도체 칩은 상기 제2 반도체 소자와 전기적으로 연결되는 제2 연결부를 더 포함하며,
    상기 제2 반도체 소자는 상기 제2 연결부, 상기 제1 관통전극 및 상기 제1 연결부를 통하여 상기 제1 도전 배선과 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  6. 제4 항에 있어서,
    상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 부착하는 단계 전에,
    상기 제1 인쇄회로기판에 부착된 상기 제1 반도체 칩을 테스트하는 단계;를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅하는 방법은,
    잉크젯 프린팅 방법 또는 스텐실 프린팅 방법인 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  8. 제1 항에 있어서,
    상기 제2 반도체 칩의 상기 제2 반도체 소자가 형성된 면은 상기 제1 반도체 칩의 상기 제1 반도체 소자가 형성된 면보다 넓은 면적을 가지는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  9. 제8 항에 있어서,
    상기 베이스 기판의 상기 제1 반도체 칩이 부착되는 면은 상기 제2 반도체 칩의 상기 제2 반도체 소자가 형성된 면보다 넓은 면적을 가지는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 재배선 패턴 및 상기 제1 보호층을 프린팅 방법으로 형성하는 단계는,
    상기 제1 재배선 패턴 및 상기 제1 보호층이 형성되는 상기 제1 반도체 칩의 면의 가장자리로부터 상기 제1 보호층이 이격되도록 상기 제1 보호층을 형성하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618647B2 (en) * 2011-08-01 2013-12-31 Tessera, Inc. Packaged microelectronic elements having blind vias for heat dissipation
TWI455222B (zh) * 2011-08-25 2014-10-01 Chipmos Technologies Inc 半導體元件堆疊結構測試方法
US9153507B2 (en) * 2012-01-31 2015-10-06 Broadcom Corporation Semiconductor package with improved testability
GB2511087A (en) * 2013-02-22 2014-08-27 Ibm System for electrical testing and manufacturing a 3D chip stack and method
KR20210157781A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 반도체 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294839B1 (en) * 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
US7247517B2 (en) 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4827556B2 (ja) * 2005-03-18 2011-11-30 キヤノン株式会社 積層型半導体パッケージ
JP2008130704A (ja) 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
KR100851108B1 (ko) 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US8502373B2 (en) * 2008-05-05 2013-08-06 Qualcomm Incorporated 3-D integrated circuit lateral heat dissipation

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