JP6770648B2 - 下にあるインターポーザを通じて拡張するヒートスプレッダを有する半導体ダイアセンブリ及び関連技術 - Google Patents

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Description

本技術は半導体ダイアセンブリに関する。
メモリチップ、マイクロプロセッサチップ、及び撮像チップを含む、パッケージ化された半導体ダイは、半導体ベースの集積回路と、ダイを包むプラスチック保護カバーとを含むシンギュレーションされたダイを典型的には含む。ダイは、メモリセル、プロセッサ回路、及び撮像デバイス等の機能的機構を、該機能的機構に電気的に接続されたボンドパッドと共に含む。ボンドパッドは、ダイをより高レベルの回路に接続可能にするために、保護カバーの外側の端子に電気的に接続され得る。幾つかの場合、複数の半導体ダイは単一のパッケージに組み込まれる。マルチプルダイパッケージ内の個別の半導体ダイは、幾つかの専用のパッケージ機構と、パッケージ内の他の半導体ダイと共有されるその他のパッケージ機構とを有し得る。このアプローチは、小さな空間内に含まれ得る処理能力、メモリ等を増加させる。
幾つかのマルチプルダイパッケージは、垂直方向に整列された半導体ダイの単一のスタックを含む。その他のマルチプルダイパッケージは、同じ又は異なる高さで水平方向に相互にずれた半導体ダイを含む。これら又はその他のタイプのマルチプルダイパッケージでは、放熱が重要な設計制約にしばしばなる。マルチプルダイパッケージ内の半導体ダイにより生成される合成熱は、個別のダイをそれらの最大動作温度より上の温度に到達させ得る。合成熱は、ダイ間の電気的相互接続の性能及び信頼性をも減少させ得る。これら及びその他の熱関連の問題は、典型的には、マルチプルダイパッケージ内のダイの密度の増加と共により深刻になる。したがって、マルチプルダイパッケージ内の半導体ダイからの放熱を増強することは、性能を改善し、信頼性を改善し、市場の需要に合致するように更なる小型化を可能にする可能性を有する。
本技術の実施形態に従った半導体ダイアセンブリの側面図である。 図１に示した半導体ダイアセンブリの分解側面図である。 図１に示した半導体ダイアセンブリの分解側面図である。 図１に示した半導体ダイアセンブリの内の下部サブアセンブリの上面図である。 図１に示した半導体ダイアセンブリの内の上部サブアセンブリの上面図である。 本技術の実施形態に従った、図１に示した半導体ダイアセンブリを製造するための方法を説明するフローチャートである。 本技術の実施形態に従った、図１に示した半導体ダイアセンブリを動作するための方法を説明するフローチャートである。 本技術の別の実施形態に従った半導体ダイアセンブリのヒートスプレッダの側面図である。 図８に示したヒートスプレッダの分解側面図である。 図８に示したヒートスプレッダの上面図である。 本技術の別の実施形態に従った半導体ダイアセンブリの下部サブアセンブリの側面図である。 図１１に示した下部サブアセンブリの上面図である。 本技術の実施形態に従った半導体ダイアセンブリを含むシステムの概略図である。
従来のマルチプルダイパッケージでは、異なる高さの半導体ダイ間のインターポーザは、しばしば放熱を妨げる。従来のインターポーザは、殆どの場合、エポキシ樹脂又は別の低熱伝導性材料を主として製造される。それ故、上向きの方向の放熱に代えて、従来のマルチプルダイパッケージ内のこうしたインターポーザの下にある半導体ダイから、該ダイの上及び／又は下にある比較的薄層の材料を介して水平方向に主として熱が放散される。例えば、パッケージ基板と、断熱インターポーザの下にあるダイとの間のキャピラリーアンダーフィル材料は、金属ケース又は別のタイプの外部のヒートスプレッダに向けてダイから離れて熱を輸送するための主経路として役立ち得る。水平方向の放熱に加えて、垂直方向に優先的に放熱することも望ましいであろう。
本技術の実施形態に従った半導体ダイアセンブリ並びに関連するデバイス、システム、及び方法は、従来技術と関連する前述の及び／又はその他の問題を少なくとも部分的に対し得る。本技術の少なくとも幾つかの実施形態に従った半導体ダイアセンブリは、インターポーザの上方のダイに熱的に結合されたキャップと、インターポーザの下方のダイに熱的に結合されたピラーとを有するヒートスプレッダを含む。ピラーは、インターポーザ内の開口部を通じて拡張し得る。この方法では、インターポーザの下方のダイからの垂直方向の放熱が著しく増強され得る。この利点に加えて又は代えて、その他の利点も提供され得る。更に、以下で説明するように、本技術の実施形態に従った半導体ダイアセンブリ並びに関連するデバイス、システム、及び方法は、関連するインターポーザ内の開口部を通過するヒートスプレッダのピラーと関連する機構に加えて又は代わる機構を有し得る。
本技術の幾つかの実施形態に従った半導体ダイアセンブリ並びに関連するデバイス、システム、及び方法の具体的詳細が図１〜図１３を参照しながら本明細書に開示される。これらの実施形態は、ロジック及びメモリコンポーネントを含む複合アセンブリの文脈で主として又は全体として本明細書に開示され得るが、その他の適切な文脈は本技術の範囲内である。例えば、開示の複合アセンブリの適切な機構は、メモリのみのアセンブリの文脈で、又はロジックのみのアセンブリの文脈で実装され得る。更に、本明細書に開示されるデバイス、システム、及び方法に加えてその他のデバイス、システム、及び方法が本技術の範囲内にあると一般的に理解されるべきである。例えば、本技術の実施形態に従ったデバイス、システム、及び方法は、本明細書に開示される構成、コンポーネント、又は手続きとは異なる及び／又はそれらに付加的な構成、コンポーネント、又は手続きを有し得る。更に、本技術の実施形態に従ったデバイス、システム、及び方法は、本技術から逸脱することなく、本明細書に開示される構成、コンポーネント、又は手続き以外である得ることは当業者に理解されるであろう。
図１は、本技術の実施形態に従った半導体ダイアセンブリ１００の側面図であり、図２は、半導体ダイアセンブリ１００の分解側面図である。図１及び図２を共に参照すると、半導体ダイアセンブリ１００は、インターポーザ１０４及びヒートスプレッダ１０６を積載するパッケージ基板１０２を含み得る。図１に示す方位では、パッケージ基板１０２は、インターポーザ１０４により近接の上部主要面１０８と、インターポーザ１０４からより遠方の下部主要面１０９とを有する。また、説明する方位では、インターポーザ１０４は、パッケージ基板１０２からより遠方の上部主要面１１０と、パッケージ基板１０２により近接の下部主要面１１１とを有する。半導体ダイアセンブリ１００は、インターポーザ１０４に電気的に接続される複数の第１のデカップリングコンデンサ１１２（１つにラベルが付されている）と、パッケージ基板１０２に電気的に接続される複数の第２のデカップリングコンデンサ１１３（１つにラベルが付されている）とを含み得る。インターポーザ１０４及びパッケージ基板１０２は、複数の第１のデカップリングコンデンサ１１２
及び複数の第２のデカップリングコンデンサ１１３に動作可能に接続する内部回路（図示せず）を夫々含み得る。
半導体ダイアセンブリ１００は、（その下部主要面１１１に沿って）インターポーザ１０４を（その上部主要面１０８に沿って）パッケージ基板１０２に電気的に結合する、水平方向に離隔した第１のはんだボール相互接続部１１４を更に含み得る。説明する実施形態では、第１のはんだボール相互接続部１１４は、２つの外周行１１６（図２に行１１６ａ、１１６ｂとして個別に識別される）と、行１１６ａと１１６ｂとの間の中央配列１１８（図２）とに配置される。他の実施形態では、第１のはんだボール相互接続部１１４の同等物は、他の適切な配置を有し得る。説明する実施形態では、半導体ダイアセンブリ１００は、パッケージ基板１０２にその下部主要面１０９に沿って電気的に結合される、水平方向に離隔した第２のはんだボール相互接続部１２０（１つにラベルが付されている）を更に含む。第２のはんだボール相互接続部１２０は、半導体ダイアセンブリ１００全体を高レベルの回路（図示せず）に電気的に接続するように構成され得る。
図１及び図２に示すように、半導体ダイアセンブリ１００は、インターポーザ１０４に電気的に結合される複数の第１の半導体ダイ１２２を含み得る。半導体ダイアセンブリ１００は、パッケージ基板１０２に電気的に結合される第２の半導体ダイ１２４を更に含み得る。少なくとも幾つかの場合、複数の第１の半導体ダイ１２２は、インターポーザ１０４の上部主要面１１０と下部主要面１１１との両方に電気的に結合される。例えば、インターポーザ１０４の上部主要面１１０において、半導体ダイアセンブリ１００は、４つの第１の半導体ダイ１２２（第１の半導体ダイ１２２ａ〜１２２ｄとして個別に識別される）を含み得、インターポーザ１０４の下部主要面１１１において、半導体ダイアセンブリ１００は、別の４つの第１の半導体ダイ１２２（第１の半導体ダイ１２２ｅ〜１２２ｈとして個別に識別される）を含み得る。（図１及び図２では、第１の半導体ダイ１２２ｃ、１２２ｄ、１２２ｇ、１２２ｈは、第１の半導体ダイ１２２ａ、１２２ｂ、１２２ｅ、１２２ｆの背後に隠されている）。第１の半導体ダイ１２２ａ〜１２２ｄはある高さで水平方向に相互にずれ得、第１の半導体ダイ１２２ｅ〜１２２ｈは別の高さで水平方向に相互にずれ得る。第１の半導体ダイ１２２ａ〜１２２ｈとインターポーザ１０４との間、及び第２の半導体ダイ１２４とパッケージ基板１０２との間の電気的結合は、説明を明確にするために省略されている。他の実施形態では、半導体ダイアセンブリ１００の同等物は、第１の半導体ダイが関連するインターポーザの２つの主要面の内の１つのみに電気的に結合される等、異なる数及び／又は配置の第１及び第２の半導体ダイを含み得る。
幾つかの場合、第１の半導体ダイ１２２ａ〜１２２ｈの内の幾つか又は全てはメモリダイであり、第２の半導体ダイ１２４はロジックダイである。これら及びその他の場合、半導体ダイアセンブリ１００の通常動作中、第２の半導体ダイ１２４により生成される熱は、複数の第１の半導体ダイ１２２により生成される熱よりも著しく大きいことがある。半導体ダイアセンブリ１００は、半導体ダイアセンブリ１００が説明する方位（例えば、図１のパッケージ基板１０２の水平方位に対して上の方向）にある場合に、第２の半導体ダイ１２４により生成される熱の効率的な垂直方向の放散を容易にする機構を含み得る。図２に示すように、ヒートスプレッダ１０６は、ピラー１２６と、ピラー１２６の周囲に拡張する（例えば、ピラー１２６の外周の少なくとも７５％の周囲に拡張する）キャップ１２８とを含み得る。キャップ１２８は、ある高さで第１の半導体ダイ１２２ａ〜１２２ｄに熱的に結合されるように位置付けられ得、ピラー１２６は、別の高さで第２の半導体ダイ１２４に熱的に結合されるように位置付けられ得る。半導体ダイアセンブリ１００が説明する方位にある場合、キャップ１２８が第１の半導体ダイ１２２ａ〜１２２ｄに熱的に結合される高さはインターポーザ１０４の上方にあり、ピラー１２６が第２の半導体ダイ１２４に熱的に結合される高さはインターポーザ１０４の下方にある。ピラー１２６は、インターポーザ１０４が占める平面を通じて拡張し得る（例えば、ピラー１２６は、イン
ターポーザ１０４内の開口部を通じて拡張し得る）。説明する実施形態では、ピラー１２６及びキャップ１２８はヒートスプレッダ１０６の不可欠なコンポーネントである。他の実施形態では、同等のヒートスプレッダ１０６は、相互に結合された別個のコンポーネントであるか、又は不連続である（例えば、相互に離隔されている）ピラー及びキャップを含み得る。例えば、同等のヒートスプレッダ１０６は、ピラーの外周の少なくとも７５％の周囲にキャップが拡張するように、対応するキャップによって少なくとも部分的に画定される開口部を通じて拡張するピラーを含み得る。その他の不連続な構成も可能である。
図１及び図２を共に再度参照すると、半導体ダイアセンブリ１００は、ヒートスプレッダ１０６が第１の半導体ダイ１２２ａ〜１２２ｄ及び第２の半導体ダイ１２４にそれを通じて熱的に結合されるサーマルインタフェース機構１３０（図２）を更に含み得る。半導体ダイアセンブリ１００が説明される方位にある場合、サーマルインタフェース機構１３０の内の幾つかは、第１の半導体ダイ１２２ａ〜１２２ｄの上面に夫々直接接続され得、キャップ１２８の下面の対応する部分に直接接続され得る。半導体ダイアセンブリ１００が説明される方位にある場合、サーマルインタフェース機構１３０の内の別の１つは、第２の半導体ダイ１２４の上面に直接接続され得、ピラー１２６の下面に直接接続され得る。半導体ダイアセンブリ１００が説明される方位にある場合、キャップ１２８の下面とピラー１２６の下面との間の高さの差が第１の半導体ダイ１２２ａ〜１２２ｄの上面と第２の半導体ダイ１２４の上面との間の高さの差に対応するように、ヒートスプレッダ１０６は成形され得る。サーマルインタフェース機構１３０は、ヒートスプレッダ１０６と第１の半導体ダイ１２２ａ〜１２２ｄとの間、及びヒートスプレッダ１０６と第２の半導体ダイ１２４との間の境界面における空隙を充填し、凹凸を滑らかにするように構成され得る。説明される実施形態では、サーマルインタフェース機構１３０は、熱伝導粒子がドープされたシリコーンベースのグリース等のサーマルインタフェースペーストの塊である。他の実施形態では、サーマルインタフェース機構１３０の内の１つ、幾つか、又は全ての同等物は、サーマルインタフェーステープの断片であり得、又は熱伝導を増強するための、及び／若しくはヒートスプレッダ１０６を第１の半導体ダイ１２２ａ〜１２２ｄ及び第２の半導体ダイ１２４に固定するための別の適切な形態を有し得る。
図３は、半導体ダイアセンブリ１００の別の分解図である。図３に示すように、半導体ダイアセンブリ１００は、ヒートスプレッダ１０６と共に組み立てられるように構成される下部サブアセンブリ１３２及び上部サブアセンブリ１３４を含み得る。下部サブアセンブリ１３２は、パッケージ基板１０２、第２のデカップリングコンデンサ１１３、第２のはんだボール相互接続部１２０、第２の半導体ダイ１２４、及び第２の半導体ダイ１２４と関連するサーマルインタフェース機構１３０を含み得る。上部サブアセンブリ１３４は、インターポーザ１０４、第１のデカップリングコンデンサ１１２、第１のはんだボール相互接続部１１４、複数の第１の半導体ダイ１２２、及び複数の第１の半導体ダイ１２２と関連するサーマルインタフェース機構１３０を含み得る。図４は、下部サブアセンブリ１３２の上面図である。図４に示すように、パッケージ基板１０２は、第１のはんだボール相互接続部１１４と垂直方向に整列されたボンドパッド１３６（１つにラベルが付されている）を含み得る。第２の半導体ダイ１２４は、パッケージ基板１０２上の中央に位置付けられ得る。
図５は、上部サブアセンブリ１３４の上面図である。図５に示すように、下部及び上部のアセンブリ１３２及び１３４が図３に示すように配置される場合、インターポーザ１０４は、第２の半導体ダイ１２４と垂直方向に整列されるように構成される開口部１３８を画定し得る。第１の半導体ダイ１２２ａ、１２２ｃは開口部の片側にあり、第１の半導体ダイ１２２ｂ、１２２ｄは開口部１３８の反対側にある。下部及び上部のサブアセンブリ１３２、１３４とヒートスプレッダ１０６とが組み立てられる場合、ピラー１２６は開口部１３８を通じて拡張し得る。したがって、第１の半導体ダイ１２２ｂ、１２２ｄが反対
方向にピラー１２６から水平方向に離隔されつつ、第１の半導体ダイ１２２ａ、１２２ｃは、ある方向にピラー１２６から水平方向に離隔される。説明される実施形態では、インターポーザ１０４は、長方形の環として成形され、それ故、ピラー１２６の全外周の周囲に拡張する。他の実施形態では、インターポーザ１０４の同等物は、ピラー１２６の外周の全てよりも少ない（例えば、１００％よりも少ないが、７５％よりも大きい）周囲に拡張し得る。一例として、インターポーザ１０４の同等物は、Ｕ字型であり得る。
図６は、本技術の実施形態に従った半導体ダイアセンブリ１００を製造するための方法２００を説明するフローチャートである。図１〜６を共に参照すると、方法２００は、第１の半導体ダイ１２２ａ〜１２２ｈをインターポーザ１０４に電気的に結合すること（ブロック２０２）と、第２の半導体ダイ１２４をパッケージ基板１０２に電気的に結合すること（ブロック２０４）とを含み得る。第１の半導体ダイ１２２ａ〜１２２ｈをインターポーザ１０４に電気的に結合することは、第１の半導体ダイ１２２ａ〜１２２ｄをインターポーザ１０４の上部主要面１１０を介して電気的に結合すること、及び／又は第１の半導体ダイ１２２ｅ〜１２２ｈをインターポーザ１０４の下部主要面１１１を介して電気的に結合することを含み得る。方法２００は、インターポーザ１０４をパッケージ基板１０２に電気的に結合すること（ブロック２０６）と、第１の半導体ダイ１２２ａ〜１２２ｄ及び第２の半導体ダイ１２４の個別の１つと直接接触するサーマルインタフェース機構１３０を配備すること（ブロック２０８）とを更に含み得る。例えば、第１の半導体ダイ１２２ａ〜１２２ｄ及び第２の半導体ダイ１２４の個別の上面に、サーマルインタフェースペーストの塊又はサーマルインタフェーステープの断片が配備され得る。方法２００はまた、インターポーザ１０４に関連してヒートスプレッダ１０６を設置することを含み得、それは、開口部１３８を通じてピラー１２６を拡張すること（ブロック２１０）を含み得る。インターポーザ１０４に関連してヒートスプレッダ１０６を設置することと併せて、方法２００は、対応するサーマルインタフェース機構１３０を介して、第１の半導体ダイ１２２ａ〜１２２ｄにキャップ１２８を熱的に結合すること（ブロック２１２）と、第２の半導体ダイ１２４にピラー１２６を熱的に結合すること（ブロック２１４）とを含み得る。サーマルインタフェース機構１３０がサーマルインタフェースペーストの塊を含む場合、ヒートスプレッダ１０６は、サーマルインタフェースペーストの塊を圧縮し得、水平方向に広げ得る。ヒートスプレッダ１０６が適切に位置付けられた後、サーマルインタフェースペーストの塊は、ヒートスプレッダ１０６を固定するように硬化（例えば、熱硬化）され得る。
図７は、本技術の実施形態に従った半導体ダイアセンブリ１００を動作するための方法３００を説明するフローチャートである。図１〜図５及び図７を共に参照すると、方法３００は、複数の第１の半導体ダイ１２２を動作すること（ブロック３０２）を含み得る。方法３００は、複数の第１の半導体ダイ１２２を動作することにより生成される熱を複数の第１の半導体ダイ１２２から離れて伝達すること（ブロック３０４）を更に含み得る。少なくとも幾つかの場合、第１の半導体ダイ１２２ａ〜１２２ｄを動作することにより生成される熱の内の多く（例えば、少なくとも５０％、又は少なくとも７５％）は、キャップ１２８を通じて放散される。方法３００は、第２の半導体ダイ１２４を動作すること（ブロック３０６）を更に含み得る。第２の半導体ダイ１２４を動作することにより生成される総熱量は、第１の半導体ダイ１２２ａ〜１２２ｈの内の何れか１つを動作することにより生成される総熱量よりも著しく大きく（例えば、少なくとも４倍大きく）なり得る。方法３００は、第２の半導体ダイ１２４を動作することにより生成される熱を第２の半導体ダイ１２４から離れて伝達すること（ブロック３０８）を更に含み得る。少なくとも幾つかの場合、第２の半導体ダイ１２４を動作することにより生成される熱の内の多く（例えば、少なくとも５０％、又は少なくとも７５％）は、ピラー１２６を通じて及び開口部１３８を通じて放散される。ダイの動作の順序は変更してもよく、例えば、複数の第１の半導体ダイ１２２の動作と第２の半導体ダイ１２４の動作とは、逆の順序及び／又は同時
であってもよい。
図８、図９、及び図１０は、本技術の別の実施形態に従った半導体ダイアセンブリのヒートスプレッダ４００の側面図、分解側面図、及び上面図である。図８〜図１０を共に参照すると、ヒートスプレッダ４００は、ピラー４０２と、ピラー４０２の周囲に拡張する（例えば、ピラー４０２の外周の少なくとも７５％の周囲に拡張する）開口部４０８（破線で示される）を有するキャップ４０４とを含み得る。ヒートスプレッダ４００は、ピラー４０２により積載されるフィン４０６を更に含み得る。フィン４０６は、第２の半導体ダイ１２４により生成される熱を対流によって伝達するように構成され得る。ヒートスプレッダ１０６のピラー１２６及びキャップ１２８（図１〜図３）とは異なり、ヒートスプレッダ４００のピラー４０２及びキャップ４０４は不連続であり得る。例えば、ピラー４０２とキャップ４０４との間に小さな間隙“ｇ”があるように、ピラー４０２は開口部４０８（図１０）を通じて拡張する。説明される実施形態では、ヒートスプレッダ４００は、キャップ４０４により積載されるフィンを含まない。間隙は、例えば、製造を容易にするのに、及び／又はキャップ４０４とピラー４０２との間の熱分離を提供するのに有用であり得る。他の実施形態では、ヒートスプレッダ４００の同等物は、ピラー４０２により積載されるフィン４０６に加えて又は代えて、キャップ４０４の同等物により積載されるフィンを含み得る。更に、他の実施形態では、フィンの代わりに、ロッド又はその他のタイプの対流強化構造が使用され得る。
図１１は、本技術の別の実施形態に従った半導体ダイアセンブリの下部サブアセンブリ５００の側面図であり、図１２は、下部サブアセンブリ５００の上面図である。図１１及び図１２を共に参照すると、下部サブアセンブリ５００は、パッケージ基板１０２の上部主要面１０８に熱伝達材料５０２を含み得る。少なくとも幾つかの場合、熱伝達材料５０２は、パッケージ基板１０２の上にある金属フィルムである。熱伝達材料５０２は、ボンドパッド１３６の周囲に切り欠き部５０４（図１２）を含み得る。下部サブアセンブリ５００は、熱伝達材料５０２の上にある付加的なサーマルインタフェース機構１３０（例えば、サーマルインタフェーステープの断片又はサーマルインタフェースペーストの塊）を更に含み得る。図３、図１１、及び図１２を共に参照すると、下部サブアセンブリ５００は、上部サブアセンブリ１３４及びヒートスプレッダ１０６と共に組み立てられ得る。そのように組み立てられる場合、第１の半導体ダイ１２２ｅ〜１２２ｈは、付加的なサーマルインタフェース機構１３０を介して熱伝達材料５０２に熱的に結合され得る。熱伝達材料５０２は、第１の半導体ダイ１２２ｅ〜１２２ｈを動作することにより生成される熱の多く（例えば、少なくとも５０％又は少なくとも７５％）を第１の半導体ダイ１２２ｅ〜１２２ｈから離れて伝達するための主経路を画定し得る。伝達された熱は、インターポーザ１０４の端部を越えて水平方向に拡張する熱伝達材料５０２の外周部分でその後放散され得る。説明される実施形態では、下部サブアセンブリ５００は、その外周部分において対流強化構造を含まない。他の実施形態では、下部サブアセンブリ５００の同等物は、熱伝達材料５０２の外周部分及び／又は別の適切な場所においてフィン、ピラー、又はその他の対流強化構造を含み得る。これら及びその他の実施形態では、熱伝達材料５０２は、ヒートスプレッダ１０６無しに使用され得る。
図１〜図１２を参照しながら上で説明した半導体ダイアセンブリの内の何れか１つは、より大きな及び／又はより多くの無数の複合システムの内の何れかに組み込まれ得、その代表的な例は、図１３に概略的に示すシステム６００である。システム６００は、半導体ダイアセンブリ６０２、電源６０４、ドライバ６０６、プロセッサ６０８、及び／又はその他のサブシステム若しくはコンポーネント６１０を含み得る。半導体ダイアセンブリ６０２は、上で説明した半導体ダイアセンブリの機構と概して同様の機構を含み得、それ故、関連するインターポーザにより画定される開口部を通過する熱拡散ピラーを含み得る。もたらされるシステム６００は、メモリ格納、データ処理、及び／又はその他の適切な機
能等の多種多様な機能の内の何れかを実施し得る。したがって、代表的なシステム６００は、携帯型デバイス（例えば、携帯電話、タブレット、デジタルリーダ、及びデジタルオーディオプレーヤ）、コンピュータ、並びに電化製品を非制限的に含み得る。システム６００のコンポーネントは、単一のユニット内に収容されてもよく、又は（例えば、通信ネットワークを通じて）相互接続される複数のユニットに渡って分散されてもよい。システム６００のコンポーネントは、遠隔デバイスと、多種多様なコンピュータ可読媒体の内の何れかとをも含み得る。
この開示は、網羅的であること、又は本明細書に開示された正確な形式に本技術を制限することを意図しない。説明の目的で特定の実施形態が本明細書に開示されているが、当業者に明らかであるように、本技術から逸脱することなく様々な同等の変更が可能である。幾つかの場合、本技術の実施形態の説明を不必要に不明瞭にすることを避けるために、周知の構造及び機能は詳細には図示及び／又は説明されていない。本明細書には特定の順序で方法のステップが提示され得るが、代替的な実施形態では、該ステップは適切な別の順序を有し得る。同様に、特定の実施形態の文脈で開示された本技術の幾つかの側面は、他の実施形態では組み合わせられ得、又は省略され得る。更に、幾つかの実施形態と関連する利点がそれらの実施形態の文脈で開示されているが、その他の実施形態もそうした利点を示し得、本技術の範囲内に収まるために、本明細書に開示されたそうした利点又はその他の利点を全ての実施形態が必ずしも示す必要はない。
この開示全体を通じて、単数の用語“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明確に示さない限り複数の指示物を含む。同様に、単語“又は（ｏｒ）”が、２つ以上の項目のリストに関してその他の項目を除外して単一の項目のみを意味すると明白に限定しない限り、こうしたリストにおける“又は（ｏｒ）”の使用は、（ａ）リスト中の何れか１つの項目、（ｂ）リスト中の項目の全て、又は（ｃ）リスト中の項目の任意の組み合わせを含むものと解釈されるべきである。また、用語“含む（ｃｏｍｐｒｉｓｉｎｇ）”及び同類の用語は、任意のより多数の同じ機構及び／又は１つ以上の付加的なタイプの機構が排除されないように、少なくとも列挙された機構を含むことを意味するように、本明細書では使用され得る。“上部（ｕｐｐｅｒ）”、“下部（ｌｏｗｅｒ）”、“前方（ｆｒｏｎｔ）”、“後方（ｂａｃｋ）”、“垂直方向（ｖｅｒｔｉｃａｌ）”、“水平方向（ｈｏｒｉｚｏｎｔａｌ）”等の方向性の用語は、様々な要素間の関係を表現及び明確にするために本明細書では使用され得る。こうした用語は絶対方位を表さないと理解されるべきである。“一実施形態”、“実施形態”、又は同様の定型表現への本明細書での言及は、実施形態に関連して説明される特定の機構、構造、動作、又は特徴が本技術の少なくとも１つの実施形態に含まれ得ることを意味する。したがって、本明細書のこうした語句又は定型表現の出現は、全てが同じ実施形態に言及しているわけではない。更に、様々な特定の機構、構造、動作、又は特徴は、任意の適切な方法で本技術の１つ以上の実施形態に組み合わせられ得る。

Claims (33)

  1. 第１の半導体ダイと、
    半導体ダイアセンブリが所定の方位にある場合に前記第１の半導体ダイの下にあるパッケージ基板と、
    前記パッケージ基板と前記第１の半導体ダイとの間のインターポーザと、
    前記パッケージ基板と前記インターポーザとの間の第２の半導体ダイと、
    前記第１及び前記第２の半導体ダイから離れて熱を伝達するように構成されるヒートスプレッダであって、ここで、前記ヒートスプレッダは、
    前記半導体ダイアセンブリが前記所定の方位にある場合に前記第１の半導体ダイに第１の高さで熱的に結合されるキャップと、
    前記半導体ダイアセンブリが前記所定の方位にある場合に前記第２の半導体ダイに前記第１の高さとは異なる第２の高さで熱的に結合されるピラーであって、ここで、前記インターポーザは、前記第１の高さと前記第２の高さの間の平面内に前記ピラーの外周の少なくとも７５％の周囲に拡張する、前記ピラーと
    を含む、前記ヒートスプレッダと
    を含む、半導体ダイアセンブリ。
  2. 前記インターポーザは開口部を画定し、
    前記ピラーは前記開口部を通じて拡張する、
    請求項１に記載の半導体ダイアセンブリ。
  3. 前記インターポーザは、前記第１の高さと前記第２の高さとの間の前記平面内に長方形の環として成形される、請求項１に記載の半導体ダイアセンブリ。
  4. 前記第１の半導体ダイはメモリダイであり、
    前記第２の半導体ダイはロジックダイである、
    請求項１に記載の半導体ダイアセンブリ。
  5. 前記ヒートスプレッダは、対流により熱を伝達するように構成されるフィンを含み、
    前記フィンは、前記半導体ダイアセンブリが前記所定の方位にある場合に前記ピラーの上方にある、
    請求項１に記載の半導体ダイアセンブリ。
  6. 前記キャップ及び前記ピラーは前記ヒートスプレッダの連続的なコンポーネントである、請求項１に記載の半導体ダイアセンブリ。
  7. 前記第１の半導体ダイは、前記インターポーザに電気的に結合される、複数の第１の半導体ダイの内の第１の１つであり、
    前記複数の第１の半導体ダイの内の前記第１の１つは、前記ピラーから第１の方向に水平方向に離隔し、
    前記半導体ダイアセンブリは、前記複数の第１の半導体ダイの内の第２の１つを更に含み、
    前記複数の第１の半導体ダイの内の前記第２の１つは、前記ピラーから前記第１の方向とは反対の第２の方向に水平方向に離隔する、
    請求項１に記載の半導体ダイアセンブリ。
  8. 前記キャップ及び前記ピラーは前記ヒートスプレッダの不連続なコンポーネントである、請求項１に記載の半導体ダイアセンブリ。
  9. 前記キャップは、前記ピラーの外周の少なくとも７５％の周囲に前記第１の高さで拡張する、請求項８に記載の半導体ダイアセンブリ。
  10. 前記キャップが前記第１の半導体ダイに前記第１の高さでそれを通じて熱的に結合される第１のサーマルインタフェース機構と、
    前記ピラーが前記第２の半導体ダイに前記第２の高さでそれを通じて熱的に結合される第２のサーマルインタフェース機構と
    を更に含む、請求項１に記載の半導体ダイアセンブリ。
  11. 前記第１及び前記第２のサーマルインタフェース機構は夫々、サーマルインタフェーステープの第１及び第２の断片である、請求項１０に記載の半導体ダイアセンブリ。
  12. 前記第１及び前記第２のサーマルインタフェース機構は夫々、サーマルインタフェースペーストの第１及び第２の塊である、請求項１０に記載の半導体ダイアセンブリ。
  13. 前記第１の半導体ダイは、前記インターポーザに電気的に結合される、複数の第１の半導体ダイの内の第１の１つであり、
    前記インターポーザは、
    第１の主要面と、
    その第１の主要面とは反対の第２の主要面と
    を有し、
    前記第２の半導体ダイは、前記インターポーザの前記第１の主要面よりも前記インターポーザの前記第２の主要面により近接し、
    前記複数の第１の半導体ダイの内の前記第１の１つは、前記インターポーザの前記第１の主要面を介して前記インターポーザに電気的に結合され、
    前記半導体ダイアセンブリは、前記複数の第１の半導体ダイの内の第２の１つを更に含み、
    前記複数の第１の半導体ダイの内の前記第２の１つは、前記インターポーザの前記第２の主要面を介して前記インターポーザに電気的に結合される、
    請求項１に記載の半導体ダイアセンブリ。
  14. 前記パッケージ基板は、
    第１の主要面と、
    その第１の主要面とは反対の第２の主要面と
    を有し、
    前記第１の半導体ダイは、前記パッケージ基板の前記第２の主要面よりも前記パッケージ基板の前記第１の主要面により近接し、
    前記半導体ダイアセンブリは、前記パッケージ基板の前記第１の主要面に熱伝達材料を更に含み、
    前記熱伝達材料は、前記複数の第１の半導体ダイの内の前記第２の１つに熱的に結合される、
    請求項１３に記載の半導体ダイアセンブリ。
  15. 前記熱伝達材料は、前記半導体ダイアセンブリが前記所定の方位にある場合に前記パッケージ基板の上にある金属フィルムである、請求項１４に記載の半導体ダイアセンブリ。
  16. 前記熱伝達材料は、前記半導体ダイアセンブリが前記所定の方位にある場合に前記インターポーザの端部を越えて水平方向に拡張する周辺部分を含み、
    前記半導体ダイアセンブリは、前記熱伝達材料の前記周辺部分において前記熱伝達材料に熱的に結合されるフィンを更に含み、
    前記フィンは対流により熱を伝達するように構成される、
    請求項１４に記載の半導体ダイアセンブリ。
  17. 前記熱伝達材料が前記第１の半導体ダイにそれを通じて熱的に結合されるサーマルインタフェース機構を更に含む、請求項１４に記載の半導体ダイアセンブリ。
  18. 前記サーマルインタフェース機構はサーマルインタフェーステープの断片である、請求項１７に記載の半導体ダイアセンブリ。
  19. 前記サーマルインタフェース機構はサーマルインタフェースペーストの塊である、請求項１７に記載の半導体ダイアセンブリ。
  20. 第１の半導体ダイをインターポーザに電気的に結合することと、
    第２の半導体ダイをパッケージ基板に電気的に結合することと、
    前記インターポーザを前記パッケージ基板に電気的に結合することと、
    前記第１の半導体ダイにヒートスプレッダのキャップを熱的に結合することであって、ここで、前記ヒートスプレッダは、前記キャップを介して前記第１の半導体ダイから離れて熱を伝達するように構成されることと、
    前記インターポーザがピラーの外周の少なくとも７５％の周囲に拡張するように前記インターポーザに関連して前記ヒートスプレッダの前記ピラーを設置することであって、ここで、前記ヒートスプレッダは、前記ピラーを介して前記第２の半導体ダイから離れて熱を伝達するように構成されることと、
    前記ピラーを前記第２の半導体ダイに熱的に結合することと
    を含む、半導体ダイアセンブリを製造するための方法。
  21. 前記インターポーザは開口部を画定し、
    前記インターポーザに関連して前記ピラーを設置することは、前記ピラーを前記開口部を通じて拡張することを含む、
    請求項２０に記載の方法。
  22. 前記第１の半導体ダイは、前記インターポーザに電気的に結合される、複数の第１の半導体ダイの内の第１の１つであり、
    前記複数の第１の半導体ダイの内の前記第１の１つを前記インターポーザに電気的に結合することは、前記ピラーから第１の方向に水平方向に離隔される前記インターポーザの部分において、前記複数の第１の半導体ダイの内の前記第１の１つを前記インターポーザに電気的に結合することを含み、
    前記方法は、前記第１の方向とは反対の第２の方向に水平方向に前記ピラーから離隔される前記インターポーザの部分において、前記複数の第１の半導体ダイの内の第２の１つを前記インターポーザに電気的に結合することを更に含む、
    請求項２０に記載の方法。
  23. 前記第１の半導体ダイと直接接触する第１のサーマルインタフェース機構を配備することと、
    前記第２の半導体ダイと直接接触する第２のサーマルインタフェース機構を配備することとを更に含み、ここで、
    前記第１の半導体ダイに前記キャップを熱的に結合することは、前記第１のサーマルインタフェース機構を介して前記第１の半導体ダイに前記キャップを熱的に結合することを含み、
    前記ピラーを前記第２の半導体ダイに熱的に結合することは、前記第２のサーマルインタフェース機構を介して前記ピラーを前記第２の半導体ダイに熱的に結合することを含む
    、
    請求項２０に記載の方法。
  24. 前記第１及び前記第２のサーマルインタフェース機構を配備することは、サーマルインタフェーステープの第１及び第２の断片を夫々付着することを含む、請求項２３に記載の方法。
  25. 前記第１及び前記第２のサーマルインタフェース機構を配備することは、サーマルインタフェースペーストの第１及び第２の塊を夫々沈着することを含む、請求項２３に記載の方法。
  26. 前記インターポーザは、
    第１の主要面と、
    その第１の主要面とは反対の第２の主要面と
    を有し、
    前記第２の半導体ダイは、前記インターポーザの前記第１の主要面よりも前記インターポーザの前記第２の主要面により近接し、
    前記第１の半導体ダイは、前記インターポーザに電気的に結合される、複数の第１の半導体ダイの内の第１の１つであり、
    前記複数の第１の半導体ダイの内の前記第１の１つを前記インターポーザに電気的に結合することは、前記インターポーザの前記第１の主要面を介して前記複数の第１の半導体ダイの内の前記第１の１つを前記インターポーザに電気的に結合することを含み、
    前記方法は、前記インターポーザの前記第２の主要面を介して前記複数の第１の半導体ダイの内の第２の１つを前記インターポーザに電気的に結合することを更に含む、
    請求項２０に記載の方法。
  27. 前記パッケージ基板は、
    第１の主要面と、
    その第１の主要面とは反対の第２の主要面と
    を有し、
    前記第１の半導体ダイは、前記パッケージ基板の前記第２の主要面よりも前記パッケージ基板の前記第１の主要面により近接し、
    前記方法は、前記複数の第１の半導体ダイの内の前記第２の１つに熱伝達材料を熱的に結合することを更に含み、
    前記熱伝達材料は、前記パッケージ基板の前記第１の主要面にある、
    請求項２６に記載の方法。
  28. 前記複数の第１の半導体ダイの内の前記第２の１つと直接接触するサーマルインタフェース機構を配備することを更に含み、ここで、前記複数の第１の半導体ダイの内の前記第２の１つに前記熱伝達材料を熱的に結合することは、前記サーマルインタフェース機構を介して前記複数の第１の半導体ダイの内の前記第２の１つに前記熱伝達材料を熱的に結合することを含む、請求項２７に記載の方法。
  29. 前記サーマルインタフェース機構を配備することは、サーマルインタフェーステープの断片を付着することを含む、請求項２８に記載の方法。
  30. 前記サーマルインタフェース機構を配備することは、サーマルインタフェースペーストの塊を沈着することを含む、請求項２８に記載の方法。
  31. 半導体ダイアセンブリを動作するための方法であって、
    インターポーザに電気的に結合される第１の半導体ダイを動作することと、
    パッケージ基板に電気的に結合される第２の半導体ダイを動作することと、
    前記第１の半導体ダイに熱的に結合されるヒートスプレッダのキャップを介して、前記第１の半導体ダイを動作することにより生成される総熱量の内の少なくとも５０％を前記第１の半導体ダイから離れて伝達することと、
    前記第２の半導体ダイに熱的に結合される前記ヒートスプレッダのピラーを介して、及び前記インターポーザにより画定される開口部を介して、前記第２の半導体ダイを動作することにより生成される総熱量の内の少なくとも５０％を前記第２の半導体ダイから離れて伝達することであって、ここで、前記ピラーは前記開口部を通じて拡張することと
    を含む、方法。
  32. 前記第１の半導体ダイを動作することにより生成される前記総熱量は、前記第２の半導体ダイを動作することにより生成される前記総熱量の最大２５％である、請求項３１に記載の方法。
  33. 前記第１の半導体ダイは、前記インターポーザに電気的に結合される、複数の第１の半導体ダイの内の第１の１つであり、
    前記インターポーザは、
    第１の主要面と、
    その第１の主要面とは反対の第２の主要面と
    を有し、
    前記第２の半導体ダイは、前記インターポーザの前記第１の主要面よりも前記インターポーザの前記第２の主要面により近接し、
    前記パッケージ基板は、
    第１の主要面と、
    その第１の主要面とは反対の第２の主要面と
    を有し、
    前記複数の第１の半導体ダイの内の前記第１の１つは、前記パッケージ基板の前記第２の主要面よりも前記パッケージ基板の前記第１の主要面により近接し、
    前記複数の第１の半導体ダイの内の前記第１の１つは、前記インターポーザの前記第１の主要面を介して前記インターポーザに電気的に結合され、
    前記方法は、
    前記インターポーザの前記第２の主要面を介して前記インターポーザに電気的に結合される、前記複数の第１の半導体ダイの内の第２の１つを動作することと、
    前記複数の第１の半導体ダイの内の前記第２の１つに熱的に結合される熱伝達材料を介して、前記複数の第１の半導体ダイの内の前記第２の１つを動作することにより生成される総熱量の内の少なくとも５０％を前記複数の第１の半導体ダイの内の前記第２の１つから離れて伝達することと
    を更に含み、
    前記熱伝達材料は、前記パッケージ基板の前記第１の主要面にある、
    請求項３１に記載の方法。
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