KR20060044756A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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엘피다 메모리, 아이엔씨.
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Abstract

반도체 장치의 제조에 있어서, 웨이퍼의 이면에 제1 게터링층을 형성하고, 그 다음에 칩의 이면과 측면 상에 제2 게터링층들을 형성하는 것에 의해, 이 게터링층들이 이면 연삭 후에 조립 공정에서 발생하는 금속 오염에 대한 포획 사이트로서 기능할 수 있게 한다.
게터링층, 이면 연삭, 금속 오염, 산소 농도, 열처리

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 종래 장치의 조립 공정 흐름도.
도 2는 이면 연삭의 이미지를 도시하는 도면.
도 3은 연삭면의 이미지를 도시하는 도면.
도 4는 실시예 1의 조립 공정 흐름도.
도 5는 실시예 1에서의 레이저 빔 조사를 도시하는 도면.
도 6은 실시예 1에서의 이면 최고 온도의 레이저 파워 의존성을 도시하는 그래프.
도 7은 실시예 1에서의 기판 온도의 깊이 방향 의존성을 도시하는 그래프.
도 8은 실시예 1에서의 산소 농도 분포를 도시하는 그래프.
도 9는 실시예 1에서의 열처리 후의 연삭면의 이미지를 도시하는 도면.
도 10은 실시예 1에서의 칩의 이면 가열 방법을 도시하는 도면.
도 11은 실시예 1에서의 특성 열화율을 도시하는 그래프.
도 12는 실시예 2의 조립 공정 흐름도.
도 13은 실시예 2에서의 구리 농도의 분포를 도시하는 그래프.
도 14는 실시예 2에서의 특성 열화율을 도시하는 그래프.
도 15는 실시예 3의 조립 공정 흐름도.
도 16은 실시예 3에서의 특성 열화율을 도시하는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 반도체 기판의 주 표면
3 : 전자 디바이스
4 : 배선
5 : 층간 절연막
6 : 반도체 기판의 이면
7 : 전위
8 : 스크래치(크랙)
9 : 산화막
10 : 산소 석출
11 : 반도체 기판의 이면
12 : 레이저 빔
13 : 가열 금속
14 : 석영
15 : 칩
[특허 문헌1] 일본 특개평1-067922호 공보
본 출원은 일본특허출원 제2004-88308의 우선권을 주장하며, 그 개시 내용은 본 명세서에 참고로서 포함되어 있다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판의 주 표면에 원하는 디바이스, 배선 및 절연막을 형성한 후의 이면 연삭 공정 및 패키지 조립 공정에서 발생하는 금속 오염에 기인한 특성 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치는 이하와 같이 제조된다. 도 1에 도시한 공정 흐름도에 따라, 실리콘 기판(1)의 표면에, 전자 디바이스(3), 배선(4), 층간 절연막(5) 등을 형성한 후, 기판이 원하는 두께를 갖도록 기판 이면(6)을 연삭하고 있다. 그 후, 기판을 칩들로 다이싱한 후, TSOP 조립 공정에서는 LOC 테이프 부착의 리드 프레임과 칩을 LOC 테이프를 통해 접착한다. 그 다음에, 와이어 본딩 후에 수지 밀봉이 수행된다.
일본 특개평1-67922에 기재된 바와 같이, 종래의 반도체 장치에서는, 형성 공정에 도입되는 금속 오염에 대해 방해하는 게터링층을 기판의 이면에 형성한 후에, 원하는 전자 디바이스, 배선, 절연막 등을 형성하였다.
종래의 반도체 장치에서는, 이하와 같은 문제점이 있다. 도 2에 도시한 바 와 같이 이면을 연삭하면, 연삭면은 전위(dislocations)(7)나 손상(크랙)(8)과 같은 연삭 손상을 받게되고, 또한 연삭 손상 영역에 금속 오염이 도입된다. 또한, 후속하는 다이싱 공정에서는, 칩의 측면에 연삭 손상과 유사한 다이싱 손상이 도입되어, 칩의 측면에도 금속 오염이 도입된다.
또한, LOC 테이프를 통해 리드 프레임과 칩을 접착한 후, 그 다음에는 상술한 상태의 칩은 베이킹(150℃에서 30분, 및 230℃에서 90분)과 수지 밀봉(180℃에서 수십분)에 의한 열 공정에 노출된다. 따라서, 연삭이나 다이싱 공정 중에 도입된 금속은, 조립 공정에서 열 공정에 의해 영향을 받아, 연삭면에 부착된 금속이 기판의 주 표면에 형성된 전자 디바이스까지 도달한다. 예를 들면, 상기 TSOP 조립 공정에서는, 수지 밀봉의 경우, 180℃에서 수십분의 열 공정이 칩에 가해진다. 따라서, 구리 등의 금속이 연삭면에 부착되어 있는 경우, 기판(실리콘) 내의 확산 길이는, 수100㎛로 된다. 또한, 이면 연삭 후의 칩의 두께도 또한 수100㎛이기 때문에, 금속은 기판의 주 표면에 형성된 전자 디바이스까지 용이하게 도달할 수 있다.
이상과 같이, 기판의 주 표면의 전자 디바이스까지 오염 금속이 도달하면, 다양한 문제가 현재화되게 된다. 예를 들면, 오염 금속에 소스·드레인 접합의 공핍층까지 도달하면, 표면 상태를 생성하여 접합 누설 전류를 발생시킨다. 또한, 오염 금속이 게이트 절연막까지 도달하면, 절연막의 누설 전류가 증가한다. 이러한 누설 전류의 증가때문에, 전자 디바이스의 특성이 열화된다. 이러한 문제는, 특히, 최근에는, 100㎛ 정도의 감소된 두께의 칩들이 적층되는 멀티칩 패키지가 상 업되어 있기 때문에, 보다 심각하게 되고 있다.
종래의 일본 특개평1-67922에 기재된 반도체 장치에 형성된 이면 게터링층은, 전자 디바이스 등의 형성 프로세스에서 도입되는 금속 오염에 대하여 게터링 효과를 갖는다. 그러나, 패키지 조립체로 조립하기 이전에는, 웨이퍼 상태의 기판의 이면을 연삭하여 원하는 두께를 갖고 있기 때문에, 연삭에 의해 게터링층은 제거된다. 따라서, 게터링층은 이면 연삭과 패키지 조립에서 도입되는 금속 오염에 대하여 게터링 능력이 없어지게 된다. 이면 게터링층은 이면 연삭에 의해 제거되기 때문에, 이면 연삭 후에 도입되는 금속 오염에 의한 특성 열화를 방지할 수 없다.
그럼에도 불구하고, 이면이 이면 연삭에 의해 야기된 연삭 손상을 받기 때문에, 게터링 능력을 오직 약간만 남게 발생시킨다. 그래도, 연삭 손상층에 의해 생성된 게터링 능력은 충분하지 않아서, 상술한 특성 열화를 억제할 수는 없다. 최근 특히, 이면 연삭 후의 멀티칩 패키지 등의 칩 두께는 100㎛ 정도까지로, 칩 두께가 얇아지고 있기 때문에, 이면으로부터 주 표면측에의 금속 오염의 영향은 점점 심각한 문제로 되고 있다.
본 발명의 목적은, 이들 문제점을 해결하고, 이면 연삭, 다이싱 및 패키지 조립 중에 발생하는 금속 오염에 의한 특성 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 있어서, 불순물을 포함하는 분위기에서, 이면 연삭 손상층 또는 다이싱 손상층에 열처리를 행하여, 오염 금속을 포획하기 위한 게터링층을 형성한다. 또한, 오염 금속을 정게 포함하는 재료를 사용하고, 오염 금속을 세정하는 것에 의해, 오염 금속의 농도가 감소됨으로써, 이면 연삭 및 패키지 조립에서 발생하는 금속 오염에 기인한 특성 열화를 방지할 수 있는 반도체 장치 제조 방법 및 반도체 장치를 얻는 것이다.
이하, 본 발명의 반도체 장치 및 그 제조 방법에 대하여, 도면을 참조하여 상세히 기술한다.
[실시예 1]
다음으로, 본 발명의 실시예들에 대하여, 도 4 내지 도 11에 도시한 반도체 장치의 TSOP 조립을 예로 들어 상세히 설명한다. 본 발명의 조립 흐름도에서는 웨이퍼의 이면에 대한 레이저 빔 조사와, 칩의 이면에 대한 고온 재료 강압의 공정이 추가되어 있다.
우선, 도 4의 조립 흐름도에 도시한 바와 같이, 반도체 장치들이 통상적인 방법으로 제조되어 있는 실리콘 웨이퍼의 표면을 보호 시트로 보호하고, 웨이퍼의 이면을 연삭한다. 이 연삭 공정 중에는, 처음의 러프한 연삭으로서 #300 정도의 거칠기로 웨이퍼의 구께가 750㎛와 300㎛ 사이가 될 때까지 연삭이 수행되고, 그 다음에, 최종 연삭으로서 #2000 정도의 거칠기로 웨이퍼 두께가 280㎛가 될 때까지 연삭이 수행된다. 그 후, 연삭 시에 연삭면에 부착된 먼지를 제거하기 위해, 표면측의 보호 시트를 떼어 낸 후, 수세한다.
게터링층을 형성하기 위해, 도 5에 도시한 바와 같이, 이면(11)이 산소를 포 함하는 분위기에 노출된 상태에서, 웨이퍼의 이면(11)에 레이저 빔(12)을 조사한다. 레이저 빔은, 선형 빔이며, 그 빔 직경은 0.2㎜이고, 레이저 파워는 9W 내지 18W의 범위이다. 이 빔을 1㎜/s의 주사 속도로 조사한다. 이 때, 이면의 최고 온도는, 도 6에 도시한 바와 같이, 파워로 제어할 수 있으며, 300℃, 약 10초와 900℃, 약 0.01초 사이가 바람직하다. 산소를 포함하는 분위기란 산소만의 분위기이어도 되고, 또는 공기 중이어도 되며, 산소를 기판에 공급할 수 있기 위해 적어도 1%의 산소를 함유한 분위기이면 된다.
본 실시예에서는, 최고 온도가 800℃로 설정되도록 하였다. 실효적인 열처리 시간은 0.1초이다. 이 열처리에 의해, 이면 연삭 중에 발생된 전위 및 스크래치(크랙)에, 충분한 산소가 공급되기 때문에, 게터링 능력이 커진다. 도 8에 도시한 바와 같이, 열처리하지 않은 종래 장치의 산소 농도는, 이면 근방에서는 2×1021/㎤이고, 연삭 손상층의 평균 깊이에서는 2×1018/㎤로 직선적으로 감소하고 있다.
본 발명의 산소 농도는, 이면 근방에서는 2×1021/㎤이지만, 고농도 영역 1020∼1021/㎤ 부분은, 종래 장치와 유사한 산소 분포를 가지지만 조금씩 산소 확산이 진행되고 있다. 그러나 다음의 농도 영역은 1019∼1020/㎤ 사이의 불순물 확산된 영역을 가지며, 이 영역은 본 발명의 열처리에 의해, 매우 완만한 경사를 갖는다. 그 깊이보다 더 깊은 영역에서는, 급격히 농도가 저하되어, 실리콘 기판에 본래 포 함되어 있는 산소 농도로 된다.
본 발명의 농도 분포는, 종래의 농도 분포에, 도입된 불순물의 분포가 더 추가됨으로써 얻어진다. 매우 완만한 농도 구배를 가진 불순물 확산 영역은, 불순물 도입의 열처리에 의해 불순물이 도입된 영역으로, 게터링 불순물 도입 영역으로 부른다. 본 실시예에서는, 게터링 불순물 도입 영역의 농도는 종래 장치의 약 10배인 2×1019/㎤ 이상이었다. 처리 온도가 높아질수록, 또는 처리 시간이 길어질수록 농도는 더욱 높아진다. 이면과 2×1019/㎤ 이상의 농도를 갖는 영역 사이의 영역과, 게터링 불순물 도입 영역은 주된 게터링층으로서 작용한다.
이면 연삭의 손상층에서는, 불순물은 전위, 결함, 크랙을 따라 용이하게 확산되어, 고체 용융도 이상의 농도 2×1019/㎤를 갖게 된다. 그러나 연삭 손상층보다 깊은 정상적인 실리콘 기판 영역에서는, 고체 용융도 이상의 농도로 불순물이 확산하는 것은 불가능하여, 급격하게 농도 저하하여, 실리콘 기판에 본래 포함되어 있는 산소 농도로 된다. 이 때문에, 게터링층의 깊이와, 이면 연삭 시의 연삭 손상층의 평균 깊이는 실질적으로 동일하다고 할 수 있다. 또한, 게터링층은 최대 고체 용융도(예를 들면, 산소는 2×1018/㎤) 이상의 산소 농도를 갖고, 이들 산소는 산화막, 불완전한 산화막(Si-O), 혹은, 산소 석출 등의 형태로 존재하여, 오염 금속에 대한 게터링 핵으로 작용한다.
따라서, 종래 장치에 비해, 본 예는 게터링 불순물 도입 영역의 추가에 의 해, 더욱 높은 산소 농도를 가지게 되며, 손상층은 결정 결함, 전위, 적층 결함을 발생시켜, 오염 금속을 고착시키는 포획 사이트가 충분하게 형성되는 게터링층으로 된다. 여기서, 연삭 손상층은, 결함이나 스크래치(크랙)가 발생하고 있는 영역을 의미한다. 연삭 손상층의 평균 깊이란, 적어도 어느 하나의 결함이나 스크래치(크랙)가 연속하여 생상되어, 각각의 결함과 스크래치(크랙)의 크기에 대등한 거리 이내의 결함이나 스크래치(크랙)가 근접하고 있는 영역의 깊이이다.
연삭 손상층의 농도 분포는 이면 근방에서 최대 농도로 되며, 이면보다 깊은 영역에서는(전자 디바이스측의 표면측에 근접한 영역) 서서히 농도가 낮아지고 있다는 점을 유의한다. 통상적으로, 농도 분포는, 2차 이온 질량 분석법으로 측정할 수 있다. 그러나 이 방법에서는, 이면과 10㎚ 깊이 사이의 영역에서는, 그 여역이 계면에 의해 영향을 받아, 이상한 분석 결과로 되게 된다. 따라서, 상기 연삭 손상층의 이면 근방의 농도는, 이면에서의 계면의 영향을 받지 않는, 이면으로부터 10㎚ 이상의 깊이에서 분석되는 농도로서 나타내고 있다. 또한 연삭 손상층의 농도는 실리콘 결정 내의 산소의 최대 고체 용융도인 2×1018/㎤ 이상의 농도를 나타낸다.
도 9는 열처리 후의 이면 상태의 이미지를 도시한다. 산소를 포함하는 분위기에서 연삭 손상층의 열처리를 수행함으로써, 손상층의 스크래치(8)의 계면이 산화되어 산화막(9)을 형성하거나, 손상층의 전위(7)에 산소를 석출(10)시키거나, 적층 결함 등의 결정 결함을 발생시키는 것이 가능하게 된다. 산화막(9), 산소 석출 (10) 및 결정 결합들은 오염 금속을 고착시켜, 오염 금속의 포획 사이트로서 작용한다. 연삭 손상층에서는, 손상층의 결함이나 스크래치(크랙)를 따라 산소가 삼입(soak)하기 때문에, 손상층의 깊이와, 고농도의 산소가 분포하고 있는 영역의 깊이는 실질적으로 동일하다. 따라서 연삭 손상층의 평균 깊이와 게터링층의 깊이는 동일하다.
또한, 이 때, 이면으로부터의 온도 분포는, 도 7에 도시한 바와 같이 되며, 기판 주 표면의 온도는 150℃ 정도이다. 따라서, 기판 주 표면에서는 저온의 열처리만 가해지기 때문에, 전자 디바이스의 특성 변화는 전혀 발생하지 않는다. 그러나, 300℃ 이상에서 수십초의 열 처리가 가해지면, 결함을 종단하고 있는 수소가 이탈하기 때문에 주의가 필요하다. 이 수소 이탈이 진행되면, 접합 누설 전류가 증가하고, 트랜지스터의 임계값이 변동되기도 하기 때문에, 특성이 변동되는 결과를 발생시킨다. 따라서, 기판 표면의 온도를 300℃ 정도 이하로 유지하도록, 레이저 빔의 조사 조건을 선택할 필요가 있다.
다음으로, 다이싱용의 보호 시트를 웨이퍼의 이면에 접착한 상태에서 웨이퍼를 칩으로 다이싱한다. 이 때 접착 온도는 150℃로 설정되었다. 다이싱된 칩의 측면은 기계적으로 손상되어 있고, 이것은 칩의 측면에 칩의 이면의 연삭 손상과 유사한 다이싱 손상이 도입된다는 것을 의미한다.
다이싱 종료 후, 제2 게터링층을 형성한다. 도 10에 도시한 바와 같이 산소를 포함하는 분위기에서, 칩에 300℃, 10초 정도 내지, 900℃, 0.01초 정도의 고온 열처리를 수행한다. 본 실시예에서는, 600℃에 금속(13)이 가열되어 석영 코팅 (14)된 부분에, 칩(15)의 이면을 0.5초 강압하였다. 이에 의해, 이면의 게터링 능력이 더욱 증가됨과 함께, 칩 측면의 다이싱면의 손상층에도 산소가 공급되어, 열처리됨으로써, 게터링층이 형성된다. 다이싱 후의 칩에 게터링층을 형성함으로써, 칩의 표면이 패시베이션층에 의해 보호되며, 이면 및 측면은 게터링층을 구비하게 되어, 금속 오염에 대하여 게터링 능력을 가져, 특성 열화를 방지할 수 있다.
이 때, 이면 손상층의 산소 농도는, 이면 근방은 2×1021/㎤이고, 이면 손상층의 평균 깊이의 산소 농도는, 충분한 산소 공급이 없을 때의 농도 2×1018/㎤의 20배 정도인 4×1019/㎤로 된다. 또한, 칩의 측면의 산소 분포는, 계면 근방에서는 2×1021/㎤이고, 다이싱 손상층의 평균 깊이에서는 2×1019/㎤이다.
도 8에 도시한 바와 같이 이들 연삭 손상층의 평균 깊이에서의 농도는, 이면의 이면 게터링층의 농도는 제1 게터링층의 농도에 제2 게터링층의 농도가 중첩되어, 2배인 4×1019/㎤로 되며, 칩의 측면의 측면 게터링층에서의 농도는 제2 게터링층만의 농도인 2×1019/㎤이다. 제1 게터링 후에, 농도는 2×1019/㎤이 되며(도 8의 (a), (b) 및 (g) 참조), 제2 게터링 후에는 농도가 4×1019/㎤이 된다(도 8의 (c) 참조). 또한, 처리 온도를 높게할수록, 처리 시간을 길게 할수록, 농도는 더욱 고농도가 된다. 이면 근방에서의 농도는 측정 오류의 상술한 문제에 기인하여 거의 균일하다. 상술한 바와 같이, 열 처리 온도가 높아지고, 처리 시간이 길어질수록 고농도의 게터링층을 형성할 수 있다는 것은 명백하다. 측면에서의 다이싱 손상층은, 연삭 손상층의 것과 마찬가지의 농도 분포 형상을 나타낸다. 따라서, 게터링층의 깊이와, 다이싱 중의 다이싱 손상층의 평균 깊이는 실질적으로 동일하다고 할 수 있다.
또한, 다이싱 후에는, 칩의 이면과 측면 모두에 게터링층이 형성되기 때문에, 제1 게터링층을 형성하는 레이저 빔을 조사하는 것은 생략될 수 있거나, 또는 오직 제1 게터링층만을 형성할 수도 있다. 제1 게터링층 및 제2 게터링층으 형성 공정들을 각각 독립된 공정으로서 간주할 수도 있다. 따라서, 제1 게터링층만, 제2 게터링층만, 또는 제1 및 제2 게터링층의 2개 모두 설치할 수도 있다.
그 후에, LOC 테이프를 갖는 리드 프레임에 칩을 접착하고, 150℃에서 30분 동안 및 230℃에서 90분 동안 베이킹한다. 베이킹한 후에, 150℃에서 와이어를 본딩하고, 180℃로 고온 유지된 금속제의 캐비티로 칩을 넣는다. 그 후에 캐비티로 수지를 유입시킨다. 여기서 이용하는 수지는 열 경화성 수지이기 때문에, 180℃의 온도는 수지를 완전히 경화시킬 만큼 충분히 높다. 수지가 경화된 후에, 반도체 장치의 조립 공정은 완료된다.
도 11은 본 발명의 게터링층을 갖는 반도체 장치의 예로서, DRAM의 리프레시 특성 열화율을 도시한다. 도 11에는, 게터링층이 없는 종래의 장치로서의 칩과, (a) 본 발명에서 제1 게터링층을 형성한 방법으로서 레이저 빔을 조사한 경우의 결과와, (b) 본 발명에서 제2 게터링층을 형성한 방법으로서 고온 재료에의 칩 이면 강압의 경우의 결과와, (c) 본 발명에서 제1 및 제2 게터링층을 모두 형성한 방법 에서 레이저 빔을 조사하고 또한 고온 재료에 칩 강압을 행한 경우의 결과를 각각 나타내고 있다. 종래 장치의 열화율은 약 3%이고, 본 발명의 열화율은 0.5% 이하로 감소되었다. 레이저 빔을 조사하는 것과 고온 재료에 대해 칩을 강압하는 것 둘다를 수행하는 것이 가장 효과적인 경우이며, 이 경우에 열화율은 0.2%까지 저감할 수 있었다. 두번째로 효과가 있는 경우는, 고온 재료에 대해 칩을 강압한 경우이다. 이 경우에는, 열화율이 0.3%이다. 레이저 조사한 경우에, 열화율은 0.5%이다. 따라서, 금속 오염에 대한 포획 사이트로 기능하는 게터링층을 형성함으로써, 이면 연삭 및 패키지 조립 중에 발생되는 금속 오염에 기인한 특성 열화를 방지할 수 있다.
본 실시예에서는, 게터링층을 형성하는 불순물로서 산소를 예로 들어 설명하였다. 그러나, 불순물로서는 산소, 아르곤, 탄소, 질소, 붕소, 인, 비소, 안티몬 등, 혹은 이들 화합물을 포함하는 어느 것이라도 되며, 열처리를 가함으로써 연삭 손상층의 결정에 전위나 적층 결함을 발생시키는 불순물이면 된다. 그러나, 게터링층을 형성하기 위한 장치의 사용의 용이성만을 필요로 하기 때문에, 산소, 아르곤, 탄소, 및 질소가 바람직하다.
본 실시예에서는, 이면 연삭 후에, 웨이퍼의 이면에 제1 게터링층을 형성하고, 각 칩의 이면 및 측면에 제2 게터링층들을 형성함으로써, 이 제2 게터링층들이 이면 연삭 공정 후의 조립 플로우에서의 금속 오염에 대한 포획 사이트로 동작할 수 있게 한다. 그 결과, 이면 연삭과 패키지 조립 중에 금속 오염이 발생한다고 해도, 조립 공정의 열 공정에 의해 형성된, 상술한 오염 금속의 포획 사이트가 있 기 때문에 기판의 주 표면에 형성된 전자 디바이스까지 도달하는 것을 방지할 수 있다. 따라서, 이면 연삭 및 패키지 조립에 도입되는 금속 오염에 의한 특성 열화를 방지할 수 있다.
[실시예 2]
다음으로, 본 발명의 실시예 2에 대하여, 도 12 내지 도 14에 도시한 반도체 장치의 FBGA 조립을 예로 들어 상세히 설명한다.
우선, 도 12에 도시한 조립 흐름도에서와 같이, 통상의 방법에 의해 제조된 반도체 장치가 형성되어 있는 실리콘 웨이퍼의 표면측을 보호 시트로 보호한 상태에서 웨이퍼의 이면을 연삭한다. 이 연삭 공정 중에는, 처음에 러프한 연삭으로서 #300 정도의 거칠기로 웨이퍼의 두께가 약 750㎛와 200㎛ 사이가 될 때까지 연삭하고, 그 다음에, 최종 연삭으로서 #2000 정도의 거칠기로 웨이퍼의 두께가 180㎛가 될 때까지 연삭한다. 여기서, 통상의 이면 연삭기를 이용하여 연삭한 경우와, 본 발명에서의 이하의 경우들 중에서 비교를 행한다:
구리 오염이 없는 반송 시스템, 연삭칼(grinding blade) 및 연삭수로 이면 연삭을 행하는 경우 (d);
연삭 공정의 최종 연삭을 연삭칼과 연삭 휠의 접착에 구리를 포함하지 않은 접착제를 이용하여 수행하는 경우 (e);
각각의 연삭 공정 전에 연삭면 상의 구리를 세정하고, 연삭칼과 연삭 휠의 접착에 구리를 포함하지 않는 접착제를 이용하는 경우 (f).
연삭 공정에서는 구리 오염에 대하여 고려하지 않았기 때문에, 종래의 연삭 공정이 수행된다. 따라서 본 발명에서는, 반송 시스템, 연삭칼 및 연삭수 등이 구리 오염이 없는 상태로 하여 연삭 공정을 행하였다. 또한, 연삭칼과 연삭 휠의 접착에 사용되는 접착제에는 접착력을 강화하기 위해 수10%의 구리가 포함된 것이 사용되고 있으며, 최종 연삭 후에는, 연삭 손상층에 1×1012/㎠ 정도의 구리가 포함되어 있다. 도 13에 도시한 바와 같이 구리 농도는, 종래 공정에서는 연삭 손상층의 표면 근방에서 약 1×1017/㎤로 높다. 한편, 구리를 포함하지 않은 접착제(구리 농도 1% 이하)를 이용한 경우에는, 연삭 손상층에 1×1011/㎠ 미만의 구리가 포함되고, 그 표면 근방의 구리의 농도는 1×1016/㎤ 이하이고, 연삭마다 다소 구리 농도가 변동된다. 또한, 연삭 손상층에 구리가 도입되어 연삭 공정 중에 손상이 형성되었기 때문에, 상술한 접착제에 구리가 포함되어 있지 않아도 반송 시스템 등으로부터 구리 오염이 발생할 가능성이 있다. 따라서, 연삭 전에 구리 오염을 세정하면, 구리를 포함하지 않은 접착제 이용의 효과가 높아진다. 여기서, 구리 오염의 세정은, 순수 세정만으로 행하였지만, 희질산(diluted nitric acid)으로 세정할 수도 있다. 연삭 손상층은 고농도(1×1018/㎤ 이상)의 산소를 포함하고 있음을 유의한다.
다음으로, 웨이퍼를 칩들로 다이싱한 후에, FBGA 기판에 접착 테이프를 개재하여 칩을 180℃에서 접착한다. 그 후, 180℃에서 와이어 본딩을 수행하고, 칩을 수지 밀봉하며, 180℃에서 7시간 정도 베이킹을 행한다. 여기서, 180℃에서 칩에 열 공정이 여러번 가해지며, 따라서 연삭 손상층의 산소에 의해 결함이나 스크래치(크랙)가 산화되어, 칩에 금속 오염에 대한 게터링 효과를 제공한다. 동시에, 게터링되지 않은 오염 금속은 기판의 표면으로 확산된다. 구리가 빠르게 확산되기 때문에, 주 표면에는 구리가 최초로 도달한다. 본 발명과 같이, 연삭 손상층에 포함된 구리를 1×1016/㎤ 이하로 유지하면, 대부분의 구리는 산화된 결함과 스크래치(크랙)에 의해 게터링되기 때문에, 기판의 주 표면측에 도달하는 구리는 거의 없다. 따라서, 최후의 땜납볼을 250℃의 리플로우에 의해 부착한다.
도 14는 본 발명에서 손상층의 구리 농도를 저감한 반도체 장치의 예로서, DRAM의 리프레시 특성 열화율을 도시한다. 종래의 연삭 공정을 이용한 경우, 열화율은 3% 정도이다. 한편, 구리 오염이 없는 반송 시스템, 연삭칼 및 연삭수 등으로 이면 연삭을 행하는 본 발명의 경우 (d)는, 열화율을 1%까지 저감할 수 있었다. 또한, 본 발명의 연삭 공정의 최종 연삭에 사용된 연삭칼과 연삭 휠이 구리를 포함하지 않은 접착제를 이용하여 접착하는 본 발명의 경우 (e)는 열화율을 0.5%까지 저감할 수 있다. 각각의 연삭 공정 전에 연삭면의 구리를 세정하고(수세, 또는 희질산 세정과 수세) 연삭칼과 연삭 휠의 접착에 구리를 포함하지 않은 접착제를 이용하는 경우(f)에서는 열화율은 0.3% 정도까지 저감된다. 또한, 본 실시예와 상술한 실시예 1을 조합함으로써, 열화율을 더욱 저감할 수 있는 것은 자명하다.
실시예 2는, 반도체 장치의 특성 열화를 방지하기 위해, 조립 공정 중에 오염 금속을 사용하지 않고, 세정에 의해 오염 금속을 제거함으로써, 연삭 손상층에 특별한 열처리를 가하지 않는 것을 보여준다. 본 발명에서는, 연삭칼과 연삭 휠의 접착용의 접착제에 사용되는 구리를 오염 금속의 대표로서 설명하였다. 그러나, 그 밖의 금속들, 예를 들면 반도체 장치의 제조 장치에 자주 사용되고 있는 철, 니켈, 크롬 등도 당연히 반도체 장치의 특성 열화를 야기하기 때문에, 그러한 금속들의 농도율을 1×1016/㎤ 이하로 하는 것이 필요한 것은 물론이다.
[실시예 3]
다음으로, 본 발명의 실시예 3에 대하여, 상세히 설명한다. 본 실시예에서는, 실시예 1에 기술된 게터링층의 형성을 플라즈마 처리에 의해 실시하는 것이다.
도 15의 흐름도에서, 실시예 1과 마찬가지로, 웨이퍼의 이면이 연삭된 후에, 제1 플라즈마 처리에 의해 웨이퍼의 이면 상에 제1 게터링층을 형성하고, 웨이퍼를 다이싱한 후에 제2 플라즈마 처리에 의해 제2 게터링층을 형성한다. 제1 및 제2 플라즈마 처리들 모두는 불순물을 포함하는 분위기에서 수행된다. 이 플라즈마 처리들은, 예를 들면, 플라즈마 장치를 이용하여, 플라즈마 파워를 2KW, 기판 온도는 150℃에서, 불순물로서의 산소를 포함하는 희석 가스를 사용하여, 압력을 1Torr로 하고, 처리 시간을 60초로 하여 수행된다. 이면 연삭, 다이싱, LOC 테이프와 칩의 접착, 와이어 본딩, 수지 밀봉의 공정들은 실시예 1과 마찬가지이기 때문에 설명을 생략한다.
플라즈마 처리의 경우에는, 상기한 바와 같이 예를 들면 150℃의 저온에서도 게터링층을 형성할 수 있다. 이 온도는 조립 공정의 온도(LOC 테이프와 칩과 접착 후 베이킹 온도는 230℃)에 비해서도 저온으로, 반도체 장치의 표면을 보호하는 패시베이션막의 수소 이탈을 발생시키지 않는다. 따라서, 이 온도에서는 플라즈마 처리 시간을 연장된 시간 동안 수행될 수 있게 하고, 높은 농도의 도입된 불순물을 얻을 수 있게 하는 이점을 갖는다. 또한, 처리 온도가 다이싱용의 보호 시트의 내열 온도 이하이기 때문에, 보호 시트를 사용하여 플라즈마 처리를 행할 수 있다. 따라서, 이것은 제조 공정에서 웨이퍼들을 자유롭게 반송하고 취급하는 것을 더욱 자유롭게 행할 수 있다는 점에서 이익이 있다.
도 16은 본 실시예에서 제2 플라즈마 처리에 의해 제2 게터링층만을 형성하는 경우 (g)의 신규한 반도체 장치로서의 DRAM의 리프레시 특성 열화율을 도시한다. 게터링층을 형성하지 않은 종래 장치에서의 열화율은 3% 정도인 반면에, 본 실시예의 열화율은 0.3%까지 저감할 수 있었다. 또한, 고온 재료에 칩이 강압되었던 실시예 1에서의 경우와 마찬가지로, 이면 표면 근방에서와 연삭 손상층의 평균 깊이에서의 산소 농도는, 각각 2×1021/㎤ 및 2×1019/㎤이었다(도 8 참조). 제1 플라즈마 처리에 의한 제1 게터링층의 형성과, 제2 플라즈마 처리에 의한 제2 게터링층의 형성은 각각 독립적으로 처리된다. 따라서, 제1 게터링층만, 제2 게터링층만, 혹은 제1 및 제2 게터링층의 2개 모두 설치할 수도 있다.
플라즈마 처리의 바람직한 조건으로서는, 불순물로서는 산소, 아르곤, 탄소, 붕소, 인, 비소, 안티몬, 또는 이들의 화합물 중 어느 하나를 포함하는 것이며, 기판 온도는 100℃∼500℃, 플라즈마 파워는 1∼5 KW, 압력은 1∼10Torr, 처리 시간 은 0.1∼200초가 바람직하다. 또한 기판 온도는 100℃∼300℃가 더욱 바람직한데, 그 이유는 이 온도의 범위에서 수소 이탈의 영향이 적기 때문이다.
실시예 1과 마찬가지로, 이면 연삭 후에, 제1 게터링층을 웨이퍼 이면에 형성하고, 제2 게터링층을 각 칩의 이면 및 측면 둘다에 형성함으로써, 이 게터링층들이 이면 연삭 공정 이후의 조립 플로우에서 금속 오염에 대한 포획 사이트로서 기능할 수 있게 한다. 그 결과, 이면 연삭 및 패키지 조립에서 금속 오염이 있어도, 조립 공정의 열 부하에 의해 형성된, 상기 오염 금속의 포획 사이트가 있기 때문에 기판의 주 표면에 형성된 전자 디바이스까지 도달하는 것을 방지할 수 있다. 따라서, 이면 연삭 및 패키지 조립에서 발생되는 금속 오염에 의한 특성 열화를 방지할 수 있다.
이상 본원 발명을 실시예들에 기초하여 구체적으로 설명하였다. 그러나, 본 발명은 이들 실시예들에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양한 방식으로 변경 가능한 것은 물론이다.
본원 발명은, 이면 연삭 손상층, 또는 다이싱 손상층에 대하여 불순물을 포함하는 분위기에서 열처리함으로써, 게터링층을 형성하여, 오염 금속을 포획시킨다. 또한 오염 금속을 적게 한 재료의 사용, 오염 금속을 세정함으로써 오염 금속 농도를 낮게 하여, 이면 연삭 및 패키지 조립에서의 금속 오염에 의한 특성 열화를 방지할 수 있는 반도체 장치의 제조 방법 및 반도체 장치가 얻어진다.

Claims (19)

  1. 이면 연삭된 칩이 탑재되어 있는 반도체 장치로서,
    상기 칩의 이면에 불순물에 의해 얻어진 게터링층(gettering layer)을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 칩의 측면에 불순물을 도입하는 것에 의한 게터링층을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 게터링층의 깊이는, 손상층의 평균 깊이와 실질적으로 동일한 반도체 장치.
  4. 제1항에 있어서,
    상기 불순물은 산소, 아르곤, 탄소, 질소, 붕소, 인, 비소, 안티몬, 또는 이들의 화합물 중 어느 하나를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 게터링층의 깊이 부분의 산소 농도는 1×1019/㎤ 이상, 1×1022/㎤ 이하인 반도체 장치.
  6. 제1항에 있어서,
    상기 게터링층 내의 최대 금속 농도는 1×1016/㎤ 이하인 반도체 장치.
  7. 반도체 장치의 제조 방법으로서,
    이면 연삭 단계; 및
    상기 이면 연삭 단계에서 이면 연삭된 웨이퍼의 이면에 제1 게터링층을 형성하는 제1 게터링 단계 - 상기 제1 게터링 단계에서, 상기 제1 게터링층은 상기 웨이퍼의 상기 이면에 분순물을 도입함으로써 형성됨 -
    를 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 게터링 단계에서, 상기 제1 게터링층은, 불순물을 포함하는 분위기에서, 이면 온도가 300℃ 내지 900℃의 범위에서, 처리 시간을 0.01초 이상, 10초 이하로 하여, 상기 웨이퍼의 연삭된 이면에 열 처리를 행하는 것에 의해 형성되는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 열 처리는 상기 칩의 상기 이면에 레이저 빔을 조사하는 처리인 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 게터링 단계에서, 상기 제1 게터링층은 불순물을 포함하는 분위기에서, 이면 온도가 100℃ 내지 500℃의 범위에서, 처리 시간을 0.1초 이상, 100초 이하로 하여, 상기 웨이퍼의 상기 연삭된 이면에 플라즈마 처리를 행하는 것에 의해 형성되는 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 불순물은 산소, 아르곤, 탄소, 질소, 붕소, 인, 비소, 안티몬, 또는 이들의 화합물 중 어느 하나를 포함하는 반도체 장치의 제조 방법.
  12. 반도체 장치의 제조 방법에 있어서,
    이면 연삭 단계;
    다이싱 단계; 및
    다이싱된 칩의 이면 및 측면 상에 제2 게터링층들을 형성하기 위한 제2 게터링 단계 - 상기 제2 게터링 단계에서, 상기 제2 게터링층들은 상기 칩의 상기 이면 및 측면에 불순물을 도입함으로써 형성됨 -
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 게터링 단계에서, 상기 제2 게터링층들은 불순물을 포함하는 분위기에서, 이면 온도가 300℃ 내지 900℃의 범위에서, 처리 시간을 0.01초 이상, 10초 이하로 하여, 상기 칩의 상기 이면 및 측면에 열 처리를 행하여 형성되는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 열 처리는 상기 칩의 이면을 고온 재료에 대해 강압하여 수행되는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제2 게터링 단계에서, 상기 제2 게터링층들은 불순물을 포함하는 분위기에서, 이면 온도가 100℃ 내지 500℃의 범위에서, 처리 시간을 0.1초 이상, 100초 이하로 하여, 상기 칩의 상기 이면 및 측면에 플라즈마 처리를 행하여 형성되는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 불순물은 산소, 아르곤, 탄소, 질소, 붕소, 인, 비소, 안티몬, 또는 이 들의 화합물 중 어느 하나를 포함하는 반도체 장치의 제조 방법.
  17. 제7항에 있어서,
    상기 이면 연삭 단계는, 연삭 장치에 사용되는 반송 시스템, 연삭칼(grinding blade) 및 연삭수에 금속 오염이 없는 상태에서 연삭을 수행하는 반도체 장치의 제조 방법.
  18. 제7항에 있어서,
    상기 이면 연삭 단계는, 적어도 상기 연삭 공정들의 최종 연삭을, 연삭칼과 연삭 휠의 접착에 구리를 포함하지 않은 접착제를 이용한 상태에서 수행하는 반도체 장치의 제조 방법.
  19. 제7항에 있어서,
    상기 이면 연삭 단계는, 복수의 연삭 공정에서 각각의 연삭 전에 연삭면의 구리를 제거하는 세정을 행한 후, 연삭칼과 연삭 휠의 접착에 구리를 포함하지 않은 접착제를 이용한 상태에서 수행하는 반도체 장치의 제조 방법.
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