JPS63108728A - 半導体基板の裏面歪付け方法 - Google Patents
半導体基板の裏面歪付け方法Info
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- JPS63108728A JPS63108728A JP25431186A JP25431186A JPS63108728A JP S63108728 A JPS63108728 A JP S63108728A JP 25431186 A JP25431186 A JP 25431186A JP 25431186 A JP25431186 A JP 25431186A JP S63108728 A JPS63108728 A JP S63108728A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の裏面歪付は方法に関し、１；
特に表面に素子が形成される半導体基板の裏面上歪場を
導入することによりて半導体基板内部の重金属等の汚染
物質を基板裏面に集中して捕獲しようとするゲッタリン
グの方法に関する。
導入することによりて半導体基板内部の重金属等の汚染
物質を基板裏面に集中して捕獲しようとするゲッタリン
グの方法に関する。
従来、この糧のゲッタリングにおける半導体基板への歪
付けは、基板製造過程において裏面にアルミナ（Ａｔ、
Ｏｓ）またはシリカ（Ｓｉｎ、）等の細粒を打ちつけ基
板裏面を機械的に損傷させることによって歪を導入する
方法が多くとられていた。これらの方法では微粒子によ
る基板の汚染が半導体口レーザゲッタリング法が開発さ
れた。レーザーゲッタリング法はＮｄ−ＹＡＧレーザを
半導体基板裏面に照射し基板裏面の表面部分を溶融凝固
させ歪を導入するものである。
付けは、基板製造過程において裏面にアルミナ（Ａｔ、
Ｏｓ）またはシリカ（Ｓｉｎ、）等の細粒を打ちつけ基
板裏面を機械的に損傷させることによって歪を導入する
方法が多くとられていた。これらの方法では微粒子によ
る基板の汚染が半導体口レーザゲッタリング法が開発さ
れた。レーザーゲッタリング法はＮｄ−ＹＡＧレーザを
半導体基板裏面に照射し基板裏面の表面部分を溶融凝固
させ歪を導入するものである。
半導体結晶中に結晶欠陥が存在すると、リーク電流等の
発生原因となる半導体基板内部の重金属等の汚染物質が
、これらの欠陥に捕獲されるというゲッタリング効果の
ため回路素子製品の良品率が向上することが知られてい
る。半導体基板裏面に歪が導入されると半導体回路素子
製造過程における熱処理によって基板裏面層に積層欠陥
、転位等の結晶欠陥が誘起される。これらの結晶欠陥の
ゲッタリング効果によ１シ半導体回路素子製造過程で基
板内部に入シ込む汚染物質は基板裏面に捕獲され、半導
体回路素子が形成される基板表面側の汚染物質は低減さ
れる。このように基板裏面への歪の導入は半導体回路素
子製造過程における良品率向上のために必要不可欠と考
えられる。一方歪付けの手段としては、歪付は時に基板
汚染の無いこと、歪付けの工程を加えることによシ半導
体回路素子製造工程が複雑にならないこと、歪付けによ
シ半導体基板に物理的、化学的な悪影響を与えないこと
、生産性が良いことなどが条件としてあげられる。
発生原因となる半導体基板内部の重金属等の汚染物質が
、これらの欠陥に捕獲されるというゲッタリング効果の
ため回路素子製品の良品率が向上することが知られてい
る。半導体基板裏面に歪が導入されると半導体回路素子
製造過程における熱処理によって基板裏面層に積層欠陥
、転位等の結晶欠陥が誘起される。これらの結晶欠陥の
ゲッタリング効果によ１シ半導体回路素子製造過程で基
板内部に入シ込む汚染物質は基板裏面に捕獲され、半導
体回路素子が形成される基板表面側の汚染物質は低減さ
れる。このように基板裏面への歪の導入は半導体回路素
子製造過程における良品率向上のために必要不可欠と考
えられる。一方歪付けの手段としては、歪付は時に基板
汚染の無いこと、歪付けの工程を加えることによシ半導
体回路素子製造工程が複雑にならないこと、歪付けによ
シ半導体基板に物理的、化学的な悪影響を与えないこと
、生産性が良いことなどが条件としてあげられる。
Ｎｄ−ＹＡＧレーザによる歪付けは歪付は時、微粒子の
発生などがないので基板汚染の点に関しては問題がない
。回路素子製造工程中に歪付けする時も特に回路素子形
成領域を保護する必要がないので回路素子製造工程を複
雑にしない。またレーザ照射により半導体回路素子特性
に影響を与えない。このような長所をもつレーザゲッタ
リング法であるが、赤外領域のレーザであるＮｄ−ＹＡ
Ｇレーザを用いた場合Ｓｉ半導体基板に対し透過率が大
きく、十分なゲッタリング効果を発生させる歪を形成す
るためにはレーザエネルギー密度を上げる必要がある。
発生などがないので基板汚染の点に関しては問題がない
。回路素子製造工程中に歪付けする時も特に回路素子形
成領域を保護する必要がないので回路素子製造工程を複
雑にしない。またレーザ照射により半導体回路素子特性
に影響を与えない。このような長所をもつレーザゲッタ
リング法であるが、赤外領域のレーザであるＮｄ−ＹＡ
Ｇレーザを用いた場合Ｓｉ半導体基板に対し透過率が大
きく、十分なゲッタリング効果を発生させる歪を形成す
るためにはレーザエネルギー密度を上げる必要がある。
そのためレーザ溶融痕は不均一に深く形成され、深さ５
０μｍ以上までにおよぶものがあり、照射後の基板の反
りが大きく半導体回路素子形成に支障をきたす。また回
路素子製造工程における熱処理の繰り返しにより、不均
一に深く形成された溶融度からクラックを発生するなど
の欠点がある。ｔたＮｄ−ＡＹＧレーザではビーム径が
小さく半導体基板全面に歪付けするためには長時間の照
射を必要とし、生産性が低いという欠点がある。
０μｍ以上までにおよぶものがあり、照射後の基板の反
りが大きく半導体回路素子形成に支障をきたす。また回
路素子製造工程における熱処理の繰り返しにより、不均
一に深く形成された溶融度からクラックを発生するなど
の欠点がある。ｔたＮｄ−ＡＹＧレーザではビーム径が
小さく半導体基板全面に歪付けするためには長時間の照
射を必要とし、生産性が低いという欠点がある。
本発明の半導体基板の裏面歪性は方法は、表面に素子が
形成される半導体基板の裏面にエキシマレーザを窒素あ
るいは酸素を含むガス雰囲気中で照射する工程を有して
いる。
形成される半導体基板の裏面にエキシマレーザを窒素あ
るいは酸素を含むガス雰囲気中で照射する工程を有して
いる。
大面積、大体積のレーザ励起が可能なエキシマレーザを
用いることによシ短時間で一様の照射を行うことができ
、不均一なレーザ痕に起因するクラック等の基板損傷を
抑えることができる。このことはＮｄ−ＹＡＧレーザに
比べ生産性、制御性を著しく改善するものである。また
紫外領域のエキシマ・レーザを用いればＳｉ半導体基板
に対し透過力が極めて小さいことからそのエネルギーは
照射表面の浅い領域に閉じ込められ溶融凝固にともなう
基板の反りをほとんど発生させない。加えて窒素あるい
は酸素を含むガス雰囲気中でレーザ照射を行うことによ
り、励起されたＳｉ原子とＮ原子又はＳｉ原子と０原子
を結びつけ表面層近くにＮ原子、０原子を固定させるこ
とができる。このようＫＳｉ単結晶中に取り込まれ九Ｎ
原子、０原子は結晶格子を歪ませ、熱的に極めて安定な
歪場を形成する。この歪場は半導体基板素子製造過程に
おける熱処理の繰夛返しにも緩和されにくく、ゲッタリ
ング効果を長期にわたり保つことができる。
用いることによシ短時間で一様の照射を行うことができ
、不均一なレーザ痕に起因するクラック等の基板損傷を
抑えることができる。このことはＮｄ−ＹＡＧレーザに
比べ生産性、制御性を著しく改善するものである。また
紫外領域のエキシマ・レーザを用いればＳｉ半導体基板
に対し透過力が極めて小さいことからそのエネルギーは
照射表面の浅い領域に閉じ込められ溶融凝固にともなう
基板の反りをほとんど発生させない。加えて窒素あるい
は酸素を含むガス雰囲気中でレーザ照射を行うことによ
り、励起されたＳｉ原子とＮ原子又はＳｉ原子と０原子
を結びつけ表面層近くにＮ原子、０原子を固定させるこ
とができる。このようＫＳｉ単結晶中に取り込まれ九Ｎ
原子、０原子は結晶格子を歪ませ、熱的に極めて安定な
歪場を形成する。この歪場は半導体基板素子製造過程に
おける熱処理の繰夛返しにも緩和されにくく、ゲッタリ
ング効果を長期にわたり保つことができる。
次に１本発明について図面を参照して説明する。
（第１の実施例）
第１図は本発明の第１の実施例の主な工程を示す断面図
である。第１図（ａ）に示すようにインゴットから切り
出し粗研層した比抵抗１０Ω・謂のｎ型（１００）Ｓｉ
基板１を使用し、次に第１図（ｂ）に示すように、この
基板１の裏面にレーザエネルギー密度５Ｊ／ｌのＡｒＦ
エキシｆｆ １１ Ｖ−ザ２をＮ。
である。第１図（ａ）に示すようにインゴットから切り
出し粗研層した比抵抗１０Ω・謂のｎ型（１００）Ｓｉ
基板１を使用し、次に第１図（ｂ）に示すように、この
基板１の裏面にレーザエネルギー密度５Ｊ／ｌのＡｒＦ
エキシｆｆ １１ Ｖ−ザ２をＮ。
ガス中で照射し、この後第１図（ｃ）に示すように表面
側は鏡面研磨して仕上げＳｉ半導体基板３を製造した。
側は鏡面研磨して仕上げＳｉ半導体基板３を製造した。
Ｓｉ半導体基板３の裏面には深さ１〜５μｍに及ぶ損傷
４が得られた。同様の製造工程で０、中でエキシマレー
ザを照射した基板も製造した。裏面の損傷部分にはＮ、
中でレーザ照射した場合はＳｉ窒化物が、０２中でレー
ザ照射した場合はＳｉ酸化物が形成されたことが確認で
きた。
４が得られた。同様の製造工程で０、中でエキシマレー
ザを照射した基板も製造した。裏面の損傷部分にはＮ、
中でレーザ照射した場合はＳｉ窒化物が、０２中でレー
ザ照射した場合はＳｉ酸化物が形成されたことが確認で
きた。
これらの半導体基板に１，１５０℃２時間の酸化処理を
施すとともに裏面に積層欠陥及び転位からなる結晶欠陥
が１０７〜１０”ｖ−程度発生した。これら半導体基板
のＳｉｍ化膜をＨＦで除去し、再び１，１５０℃２時間
の酸化を行りた。この工程を３回縁シ返したところＮ、
中でレーザ照射した半導体基板では積層欠陥密度が１０
’〜１０６個／−程度にな）、０．中でレーザ照射した
半導体基板では１０４個ＺｃＩＩ台であシ、このように
熱処理、酸化を繰ヤ返した後においても汚染不純物のゲ
ッタリングに充分有効な結晶欠陥の存在が確認された。
施すとともに裏面に積層欠陥及び転位からなる結晶欠陥
が１０７〜１０”ｖ−程度発生した。これら半導体基板
のＳｉｍ化膜をＨＦで除去し、再び１，１５０℃２時間
の酸化を行りた。この工程を３回縁シ返したところＮ、
中でレーザ照射した半導体基板では積層欠陥密度が１０
’〜１０６個／−程度にな）、０．中でレーザ照射した
半導体基板では１０４個ＺｃＩＩ台であシ、このように
熱処理、酸化を繰ヤ返した後においても汚染不純物のゲ
ッタリングに充分有効な結晶欠陥の存在が確認された。
さらに本発明によるこれらの半導体基板をともに６４に
ビットスタティックランダムアクセスメモリ素子製造１
糧に投入したところ従来基板に比べＮ。
ビットスタティックランダムアクセスメモリ素子製造１
糧に投入したところ従来基板に比べＮ。
中でレーザ照射した半導体基板では１７〜２０ｃＡＯ２
中でレーザ照射した半導体基板では１３〜１５％良品率
が向上した。
中でレーザ照射した半導体基板では１３〜１５％良品率
が向上した。
（第２の実施例）
比抵抗１２０１１画のＰ型（１００）Ｓｉ基板を第１の
実施例と同様の製造過程によってＮ、中でレーザ照射し
たものとＯ７中でレーザ照射したものと二種類作成した
。これらは１，１５０℃の酸化後８層欠陥と転位からな
る結晶欠陥が１０’〜１０８個／ｄ程度発生した。これ
らを２５６にビットダイナミックランダム・アクセスメ
モリ素子製造工程に投入したところ従来基板に比べＮ、
中でレーザ照射した基板では２０％程度、Ｏｆ中でレー
ザ照射したものは１５％程度の良品率の向上が得られた
。
実施例と同様の製造過程によってＮ、中でレーザ照射し
たものとＯ７中でレーザ照射したものと二種類作成した
。これらは１，１５０℃の酸化後８層欠陥と転位からな
る結晶欠陥が１０’〜１０８個／ｄ程度発生した。これ
らを２５６にビットダイナミックランダム・アクセスメ
モリ素子製造工程に投入したところ従来基板に比べＮ、
中でレーザ照射した基板では２０％程度、Ｏｆ中でレー
ザ照射したものは１５％程度の良品率の向上が得られた
。
（第３の実施例）
比抵抗１２Ω・−のＰ型（１００）のＳｉ従来基板を２
５６にビットダイナミックランダムアクセスメモリ素子
製造工程に投入した。第２図は本発明の第３の実施例に
おける主な工程を示す断面図である。
５６にビットダイナミックランダムアクセスメモリ素子
製造工程に投入した。第２図は本発明の第３の実施例に
おける主な工程を示す断面図である。
このメモリ素子を構成するｎチャネルＭＯ８ＦＥＴを半
導体基板表面に形成するにあたって、第２図（ａ）に示
すようにＰ型Ｓｉ基板５にＳｉ酸化膜６と８３窒化膜７
を形成し所定のパターンを残して除去した後、素子分離
用チャネルストッパーとなるＰ＋型不純物層８を形成す
る。続いて第２図（ｂ）に示すようＫＰ＋型不純物領域
８を選択酸化して素子分離用の厚い酸化膜９を形成した
後Ｓｉ窒化膜７とＳｉ酸化膜６を除去する。ここで再び
酸化を行うと素子領域となるＰ型Ｓｉ基板表面１０上に
Ｓｉ酸化Ｈ１１が形成される。Ｓｉ酸化膜１１は工程汚
染〈よる不純物を含んでいる。Ｓｉ酸化膜１１を形成し
た後、第２図（ｃ）Ｋ示すようにＰ型Ｓｉ基板５の裏面
Ｋ Ｋ ｒ Ｆ エキシマレーザ１２ｔＮ！ガス中で一
様に照射し裏面に歪を導入する。この後Ｓｉ酸化膜１１
を除去し再度酸化を行い、第２図（ｄ）におけるゲート
酸化膜１３が形成される。さらに第２図（ｅ）に示すよ
うに多結晶シリコンゲート電極１４、酸化保護膜１５、
ソース領域１６、ドレイン領域エフ、絶縁膜１８を設け
る。最後に第２図げ）に示すように配線１９，２０、絶
縁膜カバー２１を形成してｎチャネルＭＯ８ＦＥＴがで
きる。
導体基板表面に形成するにあたって、第２図（ａ）に示
すようにＰ型Ｓｉ基板５にＳｉ酸化膜６と８３窒化膜７
を形成し所定のパターンを残して除去した後、素子分離
用チャネルストッパーとなるＰ＋型不純物層８を形成す
る。続いて第２図（ｂ）に示すようＫＰ＋型不純物領域
８を選択酸化して素子分離用の厚い酸化膜９を形成した
後Ｓｉ窒化膜７とＳｉ酸化膜６を除去する。ここで再び
酸化を行うと素子領域となるＰ型Ｓｉ基板表面１０上に
Ｓｉ酸化Ｈ１１が形成される。Ｓｉ酸化膜１１は工程汚
染〈よる不純物を含んでいる。Ｓｉ酸化膜１１を形成し
た後、第２図（ｃ）Ｋ示すようにＰ型Ｓｉ基板５の裏面
Ｋ Ｋ ｒ Ｆ エキシマレーザ１２ｔＮ！ガス中で一
様に照射し裏面に歪を導入する。この後Ｓｉ酸化膜１１
を除去し再度酸化を行い、第２図（ｄ）におけるゲート
酸化膜１３が形成される。さらに第２図（ｅ）に示すよ
うに多結晶シリコンゲート電極１４、酸化保護膜１５、
ソース領域１６、ドレイン領域エフ、絶縁膜１８を設け
る。最後に第２図げ）に示すように配線１９，２０、絶
縁膜カバー２１を形成してｎチャネルＭＯ８ＦＥＴがで
きる。
２５６にビット２／ダムアクセスメモリ素子製造工程に
おいて上述のように本発明の裏面歪材けを適用した場合
、従来工程に比べ良品率が１７〜２０％向上した。
おいて上述のように本発明の裏面歪材けを適用した場合
、従来工程に比べ良品率が１７〜２０％向上した。
以上説明したように本発明はＳｉ半導体基板の製造過程
においてエキシマレーザを窒素あるいは酸素を含むガス
雰囲気中で照射し裏面歪材けをすることにより種々の半
導体回路素子製造工程に対し再現性のよい安定した良品
率を与える半導体基板を供給できるという効果がある。
においてエキシマレーザを窒素あるいは酸素を含むガス
雰囲気中で照射し裏面歪材けをすることにより種々の半
導体回路素子製造工程に対し再現性のよい安定した良品
率を与える半導体基板を供給できるという効果がある。
裏面歪材けの程度が照射レーザのエネルギーのみで決定
されるため再現性よく一定品質の半導体基板が得られる
こと照射時間が短いので高スループツトが期待できるこ
と等その工業的価値は大きい。
されるため再現性よく一定品質の半導体基板が得られる
こと照射時間が短いので高スループツトが期待できるこ
と等その工業的価値は大きい。
また半導体回路素子製造過程途中で基板裏面にエキシマ
レージ照射を行うことによシ半導体回路素子の特性を安
定させ良品率を向上させることができる効果がある。裏
面レーザ照射によシ半導体回路素子特性を劣化させるこ
とはない。半導体回路素子製造過程においてゲッタリン
グ効果をもたらすような高温熱処理の前にレーザ照射を
行うことが適切である。
レージ照射を行うことによシ半導体回路素子の特性を安
定させ良品率を向上させることができる効果がある。裏
面レーザ照射によシ半導体回路素子特性を劣化させるこ
とはない。半導体回路素子製造過程においてゲッタリン
グ効果をもたらすような高温熱処理の前にレーザ照射を
行うことが適切である。
第１図（ａ）〜（Ｃ）は本発明による半導体基板の製造
過程の裏面歪材は工程を示す断面図である。第２図（ａ
）〜（ｆ）は本発明の第３の実施例によるｎ−チャネル
ＭＯ８ＦＥＴ製造過程を示す断面図である。 １・・・・・・粗研磨済半導体基板、２・・・・・・エ
キシマレーザ、３・・・・・・半導体基板、４・・・・
・・損傷、５・・・・・・Ｐ型Ｓｉ基板、６・・・・・
−８ｉ酸化膜、７・・・・・・Ｓｉ窒化膜、８・・・・
・・Ｐ＋型不純物層、９・・・・・・Ｓｉ酸化膜、１０
・・・・・・Ｐ ｍ Ｓ ｉ基板表面、１１・・・・・
・Ｓｉ酸化膜、１２・・・・・・エキシマレーザ、１３
・・・・・・ゲート酸化膜、１４・・・・・・ゲート電
極、１５・・・・・・酸化膜、１６・・・・・・ソース
領域、１７・・・・・・ドレイン領域、１８・・・・・
・絶縁膜、１９・・・・−・配線、２０・・・・・・配
線、２１・・・・・・絶縁膜カバー。 ２エヘジマ レーデ 第１図
過程の裏面歪材は工程を示す断面図である。第２図（ａ
）〜（ｆ）は本発明の第３の実施例によるｎ−チャネル
ＭＯ８ＦＥＴ製造過程を示す断面図である。 １・・・・・・粗研磨済半導体基板、２・・・・・・エ
キシマレーザ、３・・・・・・半導体基板、４・・・・
・・損傷、５・・・・・・Ｐ型Ｓｉ基板、６・・・・・
−８ｉ酸化膜、７・・・・・・Ｓｉ窒化膜、８・・・・
・・Ｐ＋型不純物層、９・・・・・・Ｓｉ酸化膜、１０
・・・・・・Ｐ ｍ Ｓ ｉ基板表面、１１・・・・・
・Ｓｉ酸化膜、１２・・・・・・エキシマレーザ、１３
・・・・・・ゲート酸化膜、１４・・・・・・ゲート電
極、１５・・・・・・酸化膜、１６・・・・・・ソース
領域、１７・・・・・・ドレイン領域、１８・・・・・
・絶縁膜、１９・・・・−・配線、２０・・・・・・配
線、２１・・・・・・絶縁膜カバー。 ２エヘジマ レーデ 第１図
Claims (1)
- 表面に素子が形成される半導体基板の裏面に、窒素ある
いは酸素を含むガス雰囲気中で、エキシマー・レーザを
照射する工程を含むことを特徴とする半導体基板の裏面
歪付け方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25431186A JPS63108728A (ja) | 1986-10-24 | 1986-10-24 | 半導体基板の裏面歪付け方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25431186A JPS63108728A (ja) | 1986-10-24 | 1986-10-24 | 半導体基板の裏面歪付け方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108728A true JPS63108728A (ja) | 1988-05-13 |
Family
ID=17263229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25431186A Pending JPS63108728A (ja) | 1986-10-24 | 1986-10-24 | 半導体基板の裏面歪付け方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2629321A1 (en) * | 2012-02-14 | 2013-08-21 | Excico France | Method for forming a gettering layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134430A (ja) * | 1982-02-04 | 1983-08-10 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS58197717A (ja) * | 1982-05-13 | 1983-11-17 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-10-24 JP JP25431186A patent/JPS63108728A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134430A (ja) * | 1982-02-04 | 1983-08-10 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS58197717A (ja) * | 1982-05-13 | 1983-11-17 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2629321A1 (en) * | 2012-02-14 | 2013-08-21 | Excico France | Method for forming a gettering layer |
| WO2013120867A1 (en) * | 2012-02-14 | 2013-08-22 | Excico France | Method for forming a gettering layer |
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