JPH11330436A - Ｓｏｉ製造方法 - Google Patents
Ｓｏｉ製造方法Info
- Publication number
- JPH11330436A JPH11330436A JP11072637A JP7263799A JPH11330436A JP H11330436 A JPH11330436 A JP H11330436A JP 11072637 A JP11072637 A JP 11072637A JP 7263799 A JP7263799 A JP 7263799A JP H11330436 A JPH11330436 A JP H11330436A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- layer
- material layer
- bonding material
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 235000012431 wafers Nutrition 0.000 claims abstract description 83
- 239000010410 layer Substances 0.000 claims abstract description 74
- 239000000463 material Substances 0.000 claims abstract description 37
- 150000002500 ions Chemical class 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000002344 surface layer Substances 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 11
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 239000012212 insulator Substances 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000000137 annealing Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 229910021645 metal ion Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/976—Temporary protective layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 接合物質層の不純物イオンが外部へ拡散され
ることと、ウェーハと半導体製造装置が汚染されること
とを防止するＳＯＩ製造方法を提供する。 【解決手段】 不純物イオンが含まれる接合物質層１０
６を間に置いて第１ウェーハ１００と第２ウェーハ１０
２とを接合するが、前記接合物質層１０６と前記第１ウ
ェーハ１００との間には前記不純物イオンが第１ウェー
ハ１００へ拡散されることを防止する第１拡散防止膜１
０４が形成されている工程と、前記不純物イオンが外部
へ拡散されることを防止するため少なくとも接合物質層
１０６の両側表面を覆うように第２拡散防止膜１０８を
形成する工程と、前記接合されたウェーハ１００，１０
２の接合力を増加させるため前記接合されたウェーハ１
００，１０２を熱処理する工程と、第１ウェーハ１００
の表面層を研磨して素子層を形成する工程とを含むこと
を特徴とする。
ることと、ウェーハと半導体製造装置が汚染されること
とを防止するＳＯＩ製造方法を提供する。 【解決手段】 不純物イオンが含まれる接合物質層１０
６を間に置いて第１ウェーハ１００と第２ウェーハ１０
２とを接合するが、前記接合物質層１０６と前記第１ウ
ェーハ１００との間には前記不純物イオンが第１ウェー
ハ１００へ拡散されることを防止する第１拡散防止膜１
０４が形成されている工程と、前記不純物イオンが外部
へ拡散されることを防止するため少なくとも接合物質層
１０６の両側表面を覆うように第２拡散防止膜１０８を
形成する工程と、前記接合されたウェーハ１００，１０
２の接合力を増加させるため前記接合されたウェーハ１
００，１０２を熱処理する工程と、第１ウェーハ１００
の表面層を研磨して素子層を形成する工程とを含むこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、より具体的には接合物質層の不純物イオン
が拡散されて発生される汚染を防止するＳＯＩ製造方法
に関する。
方法に係り、より具体的には接合物質層の不純物イオン
が拡散されて発生される汚染を防止するＳＯＩ製造方法
に関する。
【０００２】
【従来の技術】接合物質層を間に置いてウェーハを接合
してＳＯＩ（Silicon On Insulator）を形成する製品に
おいて、近来に最も多い使用されている方法として、Ｂ
ＰＳＧ（Boron Phosphorus Silicate Glass）層が接合
物質層として使用されて約８５０℃以下の条件で二つの
ウェーハが接合されることが挙げられる。しかし、この
ＳＯＩ製造方法においては、二つのウェーハがボンディ
ングされた後、二つのウェーハの接合力を強化させるた
め遂行されるアニーリング工程で半導体製造装置とウェ
ーハの汚染される問題点が発生される。
してＳＯＩ（Silicon On Insulator）を形成する製品に
おいて、近来に最も多い使用されている方法として、Ｂ
ＰＳＧ（Boron Phosphorus Silicate Glass）層が接合
物質層として使用されて約８５０℃以下の条件で二つの
ウェーハが接合されることが挙げられる。しかし、この
ＳＯＩ製造方法においては、二つのウェーハがボンディ
ングされた後、二つのウェーハの接合力を強化させるた
め遂行されるアニーリング工程で半導体製造装置とウェ
ーハの汚染される問題点が発生される。
【０００３】図１は、従来のＳＯＩを示す断面図であ
る。
る。
【０００４】図１を参照すると、ＳＯＩは、後続工程で
半導体素子が形成される素子層が形成されるプロセシン
グ（processing）ウェーハ１０、ハンドリング（handli
ng）ウェーハ１２、接合物質層のＢＰＳＧ層１４、そし
てＢＰＳＧ層の成分のＢ，Ｐイオンが界面からプロセシ
ングウェーハ１０へ拡散されることをせき止めるシリコ
ン窒化膜１３で構成される。
半導体素子が形成される素子層が形成されるプロセシン
グ（processing）ウェーハ１０、ハンドリング（handli
ng）ウェーハ１２、接合物質層のＢＰＳＧ層１４、そし
てＢＰＳＧ層の成分のＢ，Ｐイオンが界面からプロセシ
ングウェーハ１０へ拡散されることをせき止めるシリコ
ン窒化膜１３で構成される。
【０００５】アニーリング工程の約９５０℃温度で接合
物質層１４として使用されるＢＰＳＧ層１４の成分のＢ
及びＰイオンが接合物質層両側（図１の点線円として表
記される）へ拡散されてウェーハ１０，１２を汚染させ
て、後続工程も汚染されたウェーハ１０，１２が供給さ
れる他の半導体製造装置又汚染させる。そしてイオンに
より半導体装置のチューブが汚染され、続ける後続工程
でチューブ（tube）に供給されるウェーハも汚染され
る。
物質層１４として使用されるＢＰＳＧ層１４の成分のＢ
及びＰイオンが接合物質層両側（図１の点線円として表
記される）へ拡散されてウェーハ１０，１２を汚染させ
て、後続工程も汚染されたウェーハ１０，１２が供給さ
れる他の半導体製造装置又汚染させる。そしてイオンに
より半導体装置のチューブが汚染され、続ける後続工程
でチューブ（tube）に供給されるウェーハも汚染され
る。
【０００６】このような理由のため汚染の原因の接合物
質層１４を他の物質で代替し、半導体製造装置とウェー
ハが汚染されることを防止するＳＯＩ製造方法が提案さ
れた。接合物質層１４にＵＳＧを使用して二つのウェー
ハ１０，１２を接合する方法であるこのＳＯＩ製造方法
においては、接合物質層１４の不純物イオンが外部へ拡
散されて発生される汚染は防止できるが新たな問題点が
発生される。
質層１４を他の物質で代替し、半導体製造装置とウェー
ハが汚染されることを防止するＳＯＩ製造方法が提案さ
れた。接合物質層１４にＵＳＧを使用して二つのウェー
ハ１０，１２を接合する方法であるこのＳＯＩ製造方法
においては、接合物質層１４の不純物イオンが外部へ拡
散されて発生される汚染は防止できるが新たな問題点が
発生される。
【０００７】ＳＯＩ製造方法においては、１０００℃以
上の温度で接合工程が遂行されるので、ウェーハ１０，
１２の接合界面が不良になり、接合領域にボイド（voi
d）が発生される。その結果後続工程中にウェーハが壊
れ、収率が保障されない問題点が発生される。
上の温度で接合工程が遂行されるので、ウェーハ１０，
１２の接合界面が不良になり、接合領域にボイド（voi
d）が発生される。その結果後続工程中にウェーハが壊
れ、収率が保障されない問題点が発生される。
【０００８】
【発明が解決しようとする課題】本発明の目的は、低温
で接合されたウェーハのアニーリング工程で、接合物質
層の不純物イオンが外部へ拡散されることが防止でき、
ウェーハと半導体製造装置が汚染されることが防止でき
るＳＯＩ製造方法を提供することにある。
で接合されたウェーハのアニーリング工程で、接合物質
層の不純物イオンが外部へ拡散されることが防止でき、
ウェーハと半導体製造装置が汚染されることが防止でき
るＳＯＩ製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前述した目的を達成する
ため提案された本発明の特徴によると、ＳＯＩ製造方法
は、不純物イオンが含まれる接合物質層を間に置いて第
１ウェーハと第２ウェーハを接合するが、接合物質層と
第１ウェーハとの間には不純物イオンが第１ウェーハへ
拡散されることを防止する第１拡散防止膜が形成されて
いる工程と、不純物イオンが外部へ拡散されることを防
止するため少なくとも接合物質層両側表面を覆うように
第２拡散防止膜を形成する工程と、前記接合されたウェ
ーハの接合力を増加させるため接合されたウェーハを熱
処理する工程と、第１ウェーハの表面層を研磨して素子
層を形成する工程とを含む。
ため提案された本発明の特徴によると、ＳＯＩ製造方法
は、不純物イオンが含まれる接合物質層を間に置いて第
１ウェーハと第２ウェーハを接合するが、接合物質層と
第１ウェーハとの間には不純物イオンが第１ウェーハへ
拡散されることを防止する第１拡散防止膜が形成されて
いる工程と、不純物イオンが外部へ拡散されることを防
止するため少なくとも接合物質層両側表面を覆うように
第２拡散防止膜を形成する工程と、前記接合されたウェ
ーハの接合力を増加させるため接合されたウェーハを熱
処理する工程と、第１ウェーハの表面層を研磨して素子
層を形成する工程とを含む。
【００１０】前述した目的を達成するため提案された本
発明の他の特徴によると、不純物イオンが含まれる接合
物質層を間に置いて第１ウェーハと第２ウェーハとを接
合して、接合物質層と第１ウェーハとの間には不純物イ
オンが第１ウェーハへ拡散されることを防止する第１拡
散防止膜が形成されている工程と、不純物イオンが拡散
されることを防止するため少なくとも接合物質層を含ん
で接合されたウェーハの全表面を覆うように第２拡散防
止膜を形成する工程と、接合されたウェーハの接合力を
増加させるため接合されたウェーハを熱処理する工程
と、第１ウェーハの表面層を研磨して素子層を形成する
工程とを含む。
発明の他の特徴によると、不純物イオンが含まれる接合
物質層を間に置いて第１ウェーハと第２ウェーハとを接
合して、接合物質層と第１ウェーハとの間には不純物イ
オンが第１ウェーハへ拡散されることを防止する第１拡
散防止膜が形成されている工程と、不純物イオンが拡散
されることを防止するため少なくとも接合物質層を含ん
で接合されたウェーハの全表面を覆うように第２拡散防
止膜を形成する工程と、接合されたウェーハの接合力を
増加させるため接合されたウェーハを熱処理する工程
と、第１ウェーハの表面層を研磨して素子層を形成する
工程とを含む。
【００１１】本発明の一態様による新たなＳＯＩ製造方
法は、不純物イオンが含まれる接合物質層を間に置いて
第１ウェーハと第２ウェーハが接合される。不純物イオ
ンが外部へ拡散されることを防止するため少なくとも接
合物質層の両側表面を覆うように第２拡散防止膜が形成
される。このようなＳＯＩ製造方法により、低温で接合
されたウェーハのアニーリング工程で、接合物質層の不
純物イオンが外部へ拡散されることが防止される拡散防
止膜が形成されることにより、ウェーハと半導体製造装
置が汚染されることが防止できる。
法は、不純物イオンが含まれる接合物質層を間に置いて
第１ウェーハと第２ウェーハが接合される。不純物イオ
ンが外部へ拡散されることを防止するため少なくとも接
合物質層の両側表面を覆うように第２拡散防止膜が形成
される。このようなＳＯＩ製造方法により、低温で接合
されたウェーハのアニーリング工程で、接合物質層の不
純物イオンが外部へ拡散されることが防止される拡散防
止膜が形成されることにより、ウェーハと半導体製造装
置が汚染されることが防止できる。
【００１２】
【発明の実施の形態】以下、図２乃至図５を参照して本
発明の実施形態を詳細に説明する。
発明の実施形態を詳細に説明する。
【００１３】図２乃至図５は、本発明の実施形態による
ＳＯＩ製造工程を順次に示す断面図である。
ＳＯＩ製造工程を順次に示す断面図である。
【００１４】図２を参照すると、素子層が形成されるプ
ロセシングウェーハ１００とウェーハ１００を支えるハ
ンドリングウェーハ１０２とを接合するための接合物質
層１０６のＢＰＳＧ層が形成される前に、ＢＰＳＧ層１
０６の不純物イオンであるＢ，Ｐが第１ウェーハ１００
へ拡散されることを防止する第１拡散防止膜１０４のシ
リコン窒化膜１０４が先ずプロセシングウェーハ１００
上に形成される。
ロセシングウェーハ１００とウェーハ１００を支えるハ
ンドリングウェーハ１０２とを接合するための接合物質
層１０６のＢＰＳＧ層が形成される前に、ＢＰＳＧ層１
０６の不純物イオンであるＢ，Ｐが第１ウェーハ１００
へ拡散されることを防止する第１拡散防止膜１０４のシ
リコン窒化膜１０４が先ずプロセシングウェーハ１００
上に形成される。
【００１５】この場合約７８０℃の温度条件でＮＨ3＋
ＤＣＳガスが使用されるＬＰＣＶＤ工程でシリコン窒化
膜１０４が７０〜２０００オングストロームの厚さ範囲
を有して形成される。シリコン窒化膜１０４上にＢＰＳ
Ｇ層１０６ａが４２０℃の温度条件で形成される。ＢＰ
ＳＧ層１０６ａは４．８ｗｔ％の濃度を有するＢと７．
２ｗｔ％の濃度を有するＰを含む。
ＤＣＳガスが使用されるＬＰＣＶＤ工程でシリコン窒化
膜１０４が７０〜２０００オングストロームの厚さ範囲
を有して形成される。シリコン窒化膜１０４上にＢＰＳ
Ｇ層１０６ａが４２０℃の温度条件で形成される。ＢＰ
ＳＧ層１０６ａは４．８ｗｔ％の濃度を有するＢと７．
２ｗｔ％の濃度を有するＰを含む。
【００１６】ハンドリングウェーハ１０２上にＢＰＳＧ
層１０６ｂが形成方法と形成条件に形成される。接合能
力を向上させるためプロセシングウェーハ１００とハン
ドリングウェーハ１０２は９００℃の温度条件として窒
素雰囲気で約３０分間熱処理される。この場合、ＢＰＳ
Ｇ層１０６ｂはＢＳＧ層やＰＳＧ層として代替できる。
層１０６ｂが形成方法と形成条件に形成される。接合能
力を向上させるためプロセシングウェーハ１００とハン
ドリングウェーハ１０２は９００℃の温度条件として窒
素雰囲気で約３０分間熱処理される。この場合、ＢＰＳ
Ｇ層１０６ｂはＢＳＧ層やＰＳＧ層として代替できる。
【００１７】図３を参照すると、プロセシングウェーハ
１００とハンドリングウェーハ１０２が特別に考案され
た真空接合装置（図示せず）が使用され、１０-3Ｔｏｒ
ｒの気圧として実温で接合される。シリコン窒化膜１０
４上とハンドリングウェーハ１０２上との二つのＢＰＳ
Ｇ層１０６ａ，１０６ｂを合わせて一つの約３５００オ
ングストロームの厚さを有する一つのＢＰＳＧ層１０６
が形成される。
１００とハンドリングウェーハ１０２が特別に考案され
た真空接合装置（図示せず）が使用され、１０-3Ｔｏｒ
ｒの気圧として実温で接合される。シリコン窒化膜１０
４上とハンドリングウェーハ１０２上との二つのＢＰＳ
Ｇ層１０６ａ，１０６ｂを合わせて一つの約３５００オ
ングストロームの厚さを有する一つのＢＰＳＧ層１０６
が形成される。
【００１８】図４を参照すると、接合されたウェーハ１
００，１０２の表面層と、ＢＰＳＧ層１０６とシリコン
窒化膜１０４の両側表面に（図４に点線円として表記さ
れる）第２拡散防止膜１０８のＳＩＮ及びＳＩＯＮ膜の
中いずれか一つ膜が７８０℃の温度条件でＮＨ3＋ＤＣ
Ｓガスが使用されてＬＰＣＶＤ工程で形成される。この
場合第２拡散防止膜の厚さは７０〜２０００オングスト
ロームの厚さを有する。これは後続アニーリング工程で
ＢＰＳＧ層１０６の不純物イオンＢ，Ｐが外部へ拡散さ
れることをせき止めるためである。
００，１０２の表面層と、ＢＰＳＧ層１０６とシリコン
窒化膜１０４の両側表面に（図４に点線円として表記さ
れる）第２拡散防止膜１０８のＳＩＮ及びＳＩＯＮ膜の
中いずれか一つ膜が７８０℃の温度条件でＮＨ3＋ＤＣ
Ｓガスが使用されてＬＰＣＶＤ工程で形成される。この
場合第２拡散防止膜の厚さは７０〜２０００オングスト
ロームの厚さを有する。これは後続アニーリング工程で
ＢＰＳＧ層１０６の不純物イオンＢ，Ｐが外部へ拡散さ
れることをせき止めるためである。
【００１９】又、接合物質層１０６が金属イオンのＮａ
等に汚染された場合も、ＳＩＯＮ膜及びＳＩＮ膜を使用
して金属イオンが拡散されることが防止できる。接合物
質層１０６がＰＳＧ膜の場合には第２拡散防止膜１０８
はポリ層やＨＴＯ層として代替できる。
等に汚染された場合も、ＳＩＯＮ膜及びＳＩＮ膜を使用
して金属イオンが拡散されることが防止できる。接合物
質層１０６がＰＳＧ膜の場合には第２拡散防止膜１０８
はポリ層やＨＴＯ層として代替できる。
【００２０】図５を参照すると、約９５０℃の温度条件
として窒素雰囲気で約３０分間二つのウェーハ１００，
１０２の接合力を増加させるためのアニーリング工程が
遂行され、プロセシングウェーハ１００の表面層が研磨
されて素子の形成される素子層１００ａが形成される。
として窒素雰囲気で約３０分間二つのウェーハ１００，
１０２の接合力を増加させるためのアニーリング工程が
遂行され、プロセシングウェーハ１００の表面層が研磨
されて素子の形成される素子層１００ａが形成される。
【００２１】
【発明の効果】前述したように、従来のＳＯＩの製造工
程では二つのウェーハの接合力を増加させるためのアニ
ーリング工程で接合物質層の不純物イオンが外部へ拡散
され、半導体製造装置とウェーハが汚染されるという問
題点があったが、接合物質層の両側表面に拡散防止膜が
形成されることにより、不純物イオンが外部へ拡散され
ることを防止して半導体製造装置とウェーハが汚染され
ることが防止できる。
程では二つのウェーハの接合力を増加させるためのアニ
ーリング工程で接合物質層の不純物イオンが外部へ拡散
され、半導体製造装置とウェーハが汚染されるという問
題点があったが、接合物質層の両側表面に拡散防止膜が
形成されることにより、不純物イオンが外部へ拡散され
ることを防止して半導体製造装置とウェーハが汚染され
ることが防止できる。
【図１】 従来のＳＯＩを示す断面図である。
【図２】 本発明の実施形態によるＳＯＩ製造工程を順
次に示す断面図である。
次に示す断面図である。
【図３】 図２と同様の図である。
【図４】 図２と同様の図である。
【図５】 図２と同様の図である。
１０，１００ プロセシングウェーハ １２，１０２ ハンドリングウェーハ １３，１０４，１０８ 拡散防止膜 １４，１０６ 接合物質層 １００ａ 素子層
Claims (7)
- 【請求項１】 不純物イオンが含まれる接合物質層を間
に置いて第１ウェーハと第２ウェーハとを接合するが、
前記接合物質層と前記第１ウェーハとの間には前記不純
物イオンが第１ウェーハへ拡散されることを防止する第
１拡散防止膜が形成されている工程と、 前記不純物イオンが外部へ拡散されることを防止するた
め少なくとも接合物質層の両側表面を覆うように第２拡
散防止膜を形成する工程と、 前記接合されたウェーハの接合力を増加させるため前記
接合されたウェーハを熱処理する工程と、 第１ウェーハの表面層を研磨して素子層を形成する工程
とを含むことを特徴とするＳＯＩ製造方法。 - 【請求項２】 前記接合物質層は、ＢＰＳＧ層、ＰＳＧ
層、そしてＢＳＧ層の中いずれか一つであることを特徴
とする請求項１に記載のＳＯＩ製造方法。 - 【請求項３】 前記接合物質層は、ＰＳＧ層であり、第
２拡散防止膜はポリ膜及びＨＴＯ膜の中いずれか一つで
あることを特徴とする請求項１に記載のＳＯＩ製造方
法。 - 【請求項４】 前記接合物質層は、ＢＰＳＧ層及びＢＳ
Ｇ層の中いずれか一つであり、第２拡散防止膜はＳＩＮ
及びＳＩＯＮ膜の中いずれか一つであることを特徴とす
る請求項１に記載のＳＯＩ製造方法。 - 【請求項５】 第１拡散防止膜及び第２拡散防止膜は、
７０〜２０００オングストロームの厚さ範囲を有するこ
とを特徴とする請求項１に記載のＳＯＩ製造方法。 - 【請求項６】 前記熱処理工程は、約９５０℃の温度条
件として、窒素雰囲気で約３０分間遂行されることを特
徴とする請求項１に記載のＳＯＩ製造方法。 - 【請求項７】 不純物イオンが含まれる接合物質層を間
に置いて第１ウェーハと第２ウェーハを接合するが、前
記接合物質層と前記第１ウェーハとの間には前記不純物
イオンが第１ウェーハへ拡散されることを防止する第１
拡散防止膜が形成されている工程と、 前記不純物イオンが拡散されることを防止するため少な
くとも接合物質層を含んで前記接合されたウェーハの全
表面を覆うように第２拡散防止膜を形成する工程と、 前記接合されたウェーハの接合力を増加させるため前記
接合されたウェーハを熱処理する工程と、 第１ウェーハの表面層を研磨して素子層を形成する工程
とを含むことを特徴とするＳＯＩ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199810988 | 1998-03-30 | ||
| KR1019980010988A KR100304197B1 (ko) | 1998-03-30 | 1998-03-30 | 소이제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330436A true JPH11330436A (ja) | 1999-11-30 |
Family
ID=19535559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072637A Pending JPH11330436A (ja) | 1998-03-30 | 1999-03-17 | Ｓｏｉ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6214702B1 (ja) |
| JP (1) | JPH11330436A (ja) |
| KR (1) | KR100304197B1 (ja) |
| TW (1) | TW402752B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020060457A (ko) * | 2001-01-11 | 2002-07-18 | 송오성 | 에스오아이 기판의 제조방법 |
| US6737337B1 (en) * | 2001-04-27 | 2004-05-18 | Advanced Micro Devices, Inc. | Method of preventing dopant depletion in surface semiconductor layer of semiconductor-on-insulator (SOI) device |
| KR100476901B1 (ko) | 2002-05-22 | 2005-03-17 | 삼성전자주식회사 | 소이 반도체기판의 형성방법 |
| KR100854077B1 (ko) * | 2002-05-28 | 2008-08-25 | 페어차일드코리아반도체 주식회사 | 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 |
| FR2880184B1 (fr) | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
| US8114070B2 (en) * | 2005-06-24 | 2012-02-14 | Angiodynamics, Inc. | Methods and systems for treating BPH using electroporation |
| DE102006000687B4 (de) * | 2006-01-03 | 2010-09-09 | Thallner, Erich, Dipl.-Ing. | Kombination aus einem Träger und einem Wafer, Vorrichtung zum Trennen der Kombination und Verfahren zur Handhabung eines Trägers und eines Wafers |
| US7888197B2 (en) * | 2007-01-11 | 2011-02-15 | International Business Machines Corporation | Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer |
| GB0717997D0 (en) * | 2007-09-14 | 2007-10-24 | Isis Innovation | Substrate for high frequency integrated circuit |
| KR101096142B1 (ko) * | 2008-01-24 | 2011-12-19 | 브레우어 사이언스 인코포레이션 | 캐리어 기판에 디바이스 웨이퍼를 가역적으로 장착하는 방법 |
| US8252665B2 (en) | 2009-09-14 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection layer for adhesive material at wafer edge |
| US8852391B2 (en) | 2010-06-21 | 2014-10-07 | Brewer Science Inc. | Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate |
| US9263314B2 (en) | 2010-08-06 | 2016-02-16 | Brewer Science Inc. | Multiple bonding layers for thin-wafer handling |
| FR2969373B1 (fr) * | 2010-12-20 | 2013-07-19 | St Microelectronics Crolles 2 | Procede d'assemblage de deux plaques et dispositif correspondant |
| US9406508B2 (en) | 2013-10-31 | 2016-08-02 | Samsung Electronics Co., Ltd. | Methods of forming a semiconductor layer including germanium with low defectivity |
| US9224696B2 (en) * | 2013-12-03 | 2015-12-29 | United Microelectronics Corporation | Integrated semiconductor device and method for fabricating the same |
| WO2016071064A1 (en) * | 2014-11-07 | 2016-05-12 | Abb Technology Ag | Semiconductor device manufacturing method using a sealing layer for sealing of a gap between two wafers bonded to each other |
| DE102015102535B4 (de) * | 2015-02-23 | 2023-08-03 | Infineon Technologies Ag | Verbundsystem und Verfahren zum haftenden Verbinden eines hygroskopischen Materials |
| US9859305B2 (en) | 2015-10-14 | 2018-01-02 | Samsung Display Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| CN110943066A (zh) * | 2018-09-21 | 2020-03-31 | 联华电子股份有限公司 | 具有高电阻晶片的半导体结构及高电阻晶片的接合方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
| US5750000A (en) * | 1990-08-03 | 1998-05-12 | Canon Kabushiki Kaisha | Semiconductor member, and process for preparing same and semiconductor device formed by use of same |
| US5276338A (en) * | 1992-05-15 | 1994-01-04 | International Business Machines Corporation | Bonded wafer structure having a buried insulation layer |
| KR0168348B1 (ko) * | 1995-05-11 | 1999-02-01 | 김광호 | Soi 기판의 제조방법 |
| JPH0964170A (ja) * | 1995-08-25 | 1997-03-07 | Ube Ind Ltd | 複合半導体基板 |
| KR100195243B1 (ko) * | 1996-09-05 | 1999-06-15 | 윤종용 | 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 |
-
1998
- 1998-03-30 KR KR1019980010988A patent/KR100304197B1/ko not_active IP Right Cessation
- 1998-11-11 TW TW087118743A patent/TW402752B/zh not_active IP Right Cessation
-
1999
- 1999-03-17 JP JP11072637A patent/JPH11330436A/ja active Pending
- 1999-03-26 US US09/277,088 patent/US6214702B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6214702B1 (en) | 2001-04-10 |
| KR19990076227A (ko) | 1999-10-15 |
| TW402752B (en) | 2000-08-21 |
| KR100304197B1 (ko) | 2001-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11330436A (ja) | Ｓｏｉ製造方法 | |
| KR100698981B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| TW452929B (en) | Method for improving adhesion to copper | |
| JP2980052B2 (ja) | 半導体装置の製造方法 | |
| JPS63116469A (ja) | 接合型半導体基板の製造方法 | |
| US6384483B1 (en) | Manufacturing method for semiconductor device | |
| TW452923B (en) | Diffusion preventing barrier layer in integrated circuit inter-metal layer dielectrics | |
| JPH10116899A (ja) | 半導体装置の製造方法 | |
| WO1997018585A1 (en) | Tri-layer pre-metal interlayer dielectric compatible with advanced cmos technologies | |
| JP3570530B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| JP3484961B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP3172307B2 (ja) | 半導体装置の製造方法 | |
| KR0135706B1 (ko) | 반도체 소자의 비.피.에스.지 막 제조방법 | |
| JPH0878528A (ja) | 半導体装置の配線形成方法 | |
| JPH07335513A (ja) | 半導体基板の製造方法 | |
| JPH01305516A (ja) | 半導体素子の製造方法 | |
| JPH0817926A (ja) | 半導体装置の製造方法 | |
| JPH0567607A (ja) | 半導体装置の絶縁膜の平坦化方法 | |
| JP3191346B2 (ja) | 貼り合わせ基板の製造方法 | |
| JPS60171722A (ja) | 半導体素子の製造方法 | |
| JPS63278323A (ja) | 半導体装置の製造方法 | |
| JPH06232383A (ja) | 固体撮像素子及びその製造方法 | |
| JPH03184343A (ja) | 半導体装置の製造方法 | |
| JPH03105916A (ja) | 半導体装置の製造方法 | |
| JPH08213578A (ja) | Ｓｏｉ基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071120 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071126 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081219 |